JP2003045722A - インダクタ素子、および、インダクタ素子を用いた集積回路 - Google Patents
インダクタ素子、および、インダクタ素子を用いた集積回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
-
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
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-
- H—ELECTRICITY
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- H01F27/00—Details of transformers or inductances, in general
- H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
Abstract
(57)【要約】
【課題】 高周波抵抗を低減させ、いわゆるＱ値を良好
にしたインダクタ素子を提供する。 【解決手段】 第１導体１１と第２導体１２とを平面方
向に平行な状態を維持するようにして、平面内において
螺旋状に巻回することにより、インダクタ素子を形成す
る。この場合に、所定の位置において、第１導体１１と
第２導体１２とを交差させ、その位置を入れ換えること
により、第１導体１１と第２導体１２の長さを近づける
ようにし、損失の少ない、Ｑ値の高いインダクタ素子を
形成する。
にしたインダクタ素子を提供する。 【解決手段】 第１導体１１と第２導体１２とを平面方
向に平行な状態を維持するようにして、平面内において
螺旋状に巻回することにより、インダクタ素子を形成す
る。この場合に、所定の位置において、第１導体１１と
第２導体１２とを交差させ、その位置を入れ換えること
により、第１導体１１と第２導体１２の長さを近づける
ようにし、損失の少ない、Ｑ値の高いインダクタ素子を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば、移動体
通信機器などの電子機器で使用する集積回路に搭載され
る平面上に形成するインダクタ素子、および、このイン
ダクタ素子を用いた集積回路に関する。
通信機器などの電子機器で使用する集積回路に搭載され
る平面上に形成するインダクタ素子、および、このイン
ダクタ素子を用いた集積回路に関する。
【０００２】
【従来の技術】半導体集積回路内に平面上のインダクタ
素子を形成して、目的とする回路を構成するようにする
ことが行なわれるようになってきている。例えば、図１
１に示す半導体集積回路として形成される増幅器１００
の場合には、この増幅器１００の一部を構成する整合回
路１０１、１０２には、インダクタ素子１０３、１０４
が搭載するようにされている。
素子を形成して、目的とする回路を構成するようにする
ことが行なわれるようになってきている。例えば、図１
１に示す半導体集積回路として形成される増幅器１００
の場合には、この増幅器１００の一部を構成する整合回
路１０１、１０２には、インダクタ素子１０３、１０４
が搭載するようにされている。
【０００３】整合回路１０１、１０２に用いられるイン
ダクタ素子１０３、１０４は、増幅器１００の特性を良
好に保ち、また、消費電力が大きくなることが無いよう
にするためには、損失が少ないものでなければならな
い。すなわち、インダクタ素子１０３、１０４は、いわ
ゆるＱ値の高いものでなければならない。
ダクタ素子１０３、１０４は、増幅器１００の特性を良
好に保ち、また、消費電力が大きくなることが無いよう
にするためには、損失が少ないものでなければならな
い。すなわち、インダクタ素子１０３、１０４は、いわ
ゆるＱ値の高いものでなければならない。
【０００４】このような半導体集積回路に用いられるイ
ンダクタ素子としては、例えば、特開２０００−３５７
７７４号特許公開公報に開示されたものがある。当該特
許公開公報に開示されたインダクタ素子は、例えば、図
１２に示すように、基板上において、平面方向に平行な
導体１１１、１１２を配置して形成したものであり、端
子部１１４と端子部１１５において２本の導体が１本に
まとめられて形成されたものである。
ンダクタ素子としては、例えば、特開２０００−３５７
７７４号特許公開公報に開示されたものがある。当該特
許公開公報に開示されたインダクタ素子は、例えば、図
１２に示すように、基板上において、平面方向に平行な
導体１１１、１１２を配置して形成したものであり、端
子部１１４と端子部１１５において２本の導体が１本に
まとめられて形成されたものである。
【０００５】この図１２に示すインダクタ素子は、導体
に流れる高周波電流の電流密度が、導体の端部で高くな
る表皮効果に着目し、例えば、２本の導体１１１、１１
２を用いるというように、複数の導体を用いることで、
導体の高周波抵抗を低減することができるようにしたも
のである。すなわち、複数の導体を用いることにより、
導体の高周波抵抗を少なくなるようにするという効果を
奏するものである。
に流れる高周波電流の電流密度が、導体の端部で高くな
る表皮効果に着目し、例えば、２本の導体１１１、１１
２を用いるというように、複数の導体を用いることで、
導体の高周波抵抗を低減することができるようにしたも
のである。すなわち、複数の導体を用いることにより、
導体の高周波抵抗を少なくなるようにするという効果を
奏するものである。
【０００６】
【発明が解決しようとする課題】ところが、図１２に示
したように、平面方向に平行な複数の導体を例えば螺旋
状に巻回することにより（同じ向きに何度も曲げるよう
にして）インダクタ素子を形成した場合、内側に位置す
るようにされた導体よりも、外側に位置するようにされ
た導体の方が長くなる。導体の長さが長い分、外側に位
置する導体の高周波抵抗が高くなり、外側の導体である
第１導体１１１に流れる電流は減少する。
したように、平面方向に平行な複数の導体を例えば螺旋
状に巻回することにより（同じ向きに何度も曲げるよう
にして）インダクタ素子を形成した場合、内側に位置す
るようにされた導体よりも、外側に位置するようにされ
た導体の方が長くなる。導体の長さが長い分、外側に位
置する導体の高周波抵抗が高くなり、外側の導体である
第１導体１１１に流れる電流は減少する。
【０００７】図１２に示したインダクタ素子についての
電磁界解析シミュレーションの結果を図１３に示す。図
１３において、第１導体１１１上、および、第２導体１
１２上にある小さな矢印の長さが、電流密度を表してい
る。
電磁界解析シミュレーションの結果を図１３に示す。図
１３において、第１導体１１１上、および、第２導体１
１２上にある小さな矢印の長さが、電流密度を表してい
る。
【０００８】この図１３に示したように、外側の導体で
ある第１導体１１１上に示した電流密度を示す矢印の長
さは、隣接する内側の導体である第２導体１１２上に示
した電流密度を示す矢印よりも短くなっている部分が多
く、第１導体に流れる電流は、第２導体に流れる電流に
比べて少ないことが分かる。
ある第１導体１１１上に示した電流密度を示す矢印の長
さは、隣接する内側の導体である第２導体１１２上に示
した電流密度を示す矢印よりも短くなっている部分が多
く、第１導体に流れる電流は、第２導体に流れる電流に
比べて少ないことが分かる。
【０００９】したがって、図１２、図１３に示したイン
ダクタ素子の場合には、２本の導体を用いているにも拘
わらず、高周波抵抗の低減効果を十分に発揮できず、結
果として、当該インダクタ素子を用いた集積回路の消費
電力が大きくなってしまうなどの問題が生じる場合あ
る。
ダクタ素子の場合には、２本の導体を用いているにも拘
わらず、高周波抵抗の低減効果を十分に発揮できず、結
果として、当該インダクタ素子を用いた集積回路の消費
電力が大きくなってしまうなどの問題が生じる場合あ
る。
【００１０】以上のことにかんがみ、この発明は、上記
問題点を一掃し、高周波抵抗を低減させ、損失が少な
く、いわゆるＱ値を良好にしたインダクタ素子、およ
び、このインダクタ素子を用いて形成する集積回路を提
供することを目的とする。
問題点を一掃し、高周波抵抗を低減させ、損失が少な
く、いわゆるＱ値を良好にしたインダクタ素子、およ
び、このインダクタ素子を用いて形成する集積回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、請求項１に記載の発明のインダクタ素子は、基板上
において、平面方向に平行な状態を保つようにした複数
本の導体を、螺旋状に平面内で巻回させるようにして形
成し、前記複数本の導体のそれぞれに同相の高周波電流
を流して高周波線路として用いるようにするインダクタ
素子であって、所定位置において前記複数本の導体のそ
れぞれを交差させることにより、前記複数本の導体の内
側と外側の位置を入れ換えるようにする少なくとも１箇
所以上の交差部を設けることを特徴とする。
め、請求項１に記載の発明のインダクタ素子は、基板上
において、平面方向に平行な状態を保つようにした複数
本の導体を、螺旋状に平面内で巻回させるようにして形
成し、前記複数本の導体のそれぞれに同相の高周波電流
を流して高周波線路として用いるようにするインダクタ
素子であって、所定位置において前記複数本の導体のそ
れぞれを交差させることにより、前記複数本の導体の内
側と外側の位置を入れ換えるようにする少なくとも１箇
所以上の交差部を設けることを特徴とする。
【００１２】この請求項１に記載の発明のインダクタ素
子によれば、平面にインダクタ素子を形成する場合に
は、平行に配置するようにされる複数本の導体を例えば
平面内において巻回して形成するなどするために、平行
に配置するようにされる複数本の導体の長さが結果的に
異なってしまう。
子によれば、平面にインダクタ素子を形成する場合に
は、平行に配置するようにされる複数本の導体を例えば
平面内において巻回して形成するなどするために、平行
に配置するようにされる複数本の導体の長さが結果的に
異なってしまう。
【００１３】このため、平行に配置するようにされる複
数本の導体について、所定の位置で外側の導体と内側の
導体とを交差させる交差部を設け、導体の位置を途中で
入れ換えることにより、各導体の長さが同じ長さに近づ
くようにしてインダクタ素子が形成される。
数本の導体について、所定の位置で外側の導体と内側の
導体とを交差させる交差部を設け、導体の位置を途中で
入れ換えることにより、各導体の長さが同じ長さに近づ
くようにしてインダクタ素子が形成される。
【００１４】これにより、複数本の導体それぞれの抵抗
値を近づけ、複数本の導体のそれぞれに流れる電流の電
流密度をできるだけ均一になるようにすることができ
る。このように、複数本の導体に流れる電流の電流密度
をできるだけ均一になるようにすることにより、損失が
少なく、いわゆるＱ値の高い、特性のよいインダクタ素
子を実現することができる。
値を近づけ、複数本の導体のそれぞれに流れる電流の電
流密度をできるだけ均一になるようにすることができ
る。このように、複数本の導体に流れる電流の電流密度
をできるだけ均一になるようにすることにより、損失が
少なく、いわゆるＱ値の高い、特性のよいインダクタ素
子を実現することができる。
【００１５】また、請求項２に記載の発明のインダクタ
素子は、請求項１に記載のインダクタ素子であって、当
該インダクタ素子は、対称形に形成されるものであり、
当該インダクタ素子の対称形を保つ位置に前記交差部を
設けることを特徴とする。
素子は、請求項１に記載のインダクタ素子であって、当
該インダクタ素子は、対称形に形成されるものであり、
当該インダクタ素子の対称形を保つ位置に前記交差部を
設けることを特徴とする。
【００１６】この請求項２に記載の発明のインダクタ素
子によれば、各種の差動回路などにおいては、対称形の
インダクタ素子が要求されるが、対称形のインダクタ素
子を形成する場合であっても、外側の導体と内側の導体
とを入れ換える交差部を設けることにより、外側の導体
と内側の導体との長さが近くなるようにする。このと
き、交差部を設けることにより、インダクタ素子の対称
形が損なわれることが無いように、対称形を保つ位置に
交差部を設けるようにする。
子によれば、各種の差動回路などにおいては、対称形の
インダクタ素子が要求されるが、対称形のインダクタ素
子を形成する場合であっても、外側の導体と内側の導体
とを入れ換える交差部を設けることにより、外側の導体
と内側の導体との長さが近くなるようにする。このと
き、交差部を設けることにより、インダクタ素子の対称
形が損なわれることが無いように、対称形を保つ位置に
交差部を設けるようにする。
【００１７】これにより、対称形を保ちながら、外側の
導体と内側の導体の長さを近づけ、外側の導体と内側の
導体の電流密度が均一に近づくようにし、Ｑ値が高く、
対称形を保ったインダクタ素子を構成することができる
ようにされる。
導体と内側の導体の長さを近づけ、外側の導体と内側の
導体の電流密度が均一に近づくようにし、Ｑ値が高く、
対称形を保ったインダクタ素子を構成することができる
ようにされる。
【００１８】また、請求項３に記載の発明の集積回路
は、基板上において、平面方向に平行な状態を保つよう
にした複数本の導体を、螺旋状に平面内で巻回させるよ
うにして形成し、前記複数本の導体のそれぞれに同相の
高周波電流を流して高周波線路として用いるようにする
インダクタ素子を用いた集積回路であって、前記インダ
クタ素子は、所定の位置において前記複数本の導体のそ
れぞれを交差させることにより、前記複数本の導体の内
側と外側の位置を入れ換える少なくとも１箇所以上の交
差部を設けるようにしたものであることを特徴とする。
は、基板上において、平面方向に平行な状態を保つよう
にした複数本の導体を、螺旋状に平面内で巻回させるよ
うにして形成し、前記複数本の導体のそれぞれに同相の
高周波電流を流して高周波線路として用いるようにする
インダクタ素子を用いた集積回路であって、前記インダ
クタ素子は、所定の位置において前記複数本の導体のそ
れぞれを交差させることにより、前記複数本の導体の内
側と外側の位置を入れ換える少なくとも１箇所以上の交
差部を設けるようにしたものであることを特徴とする。
【００１９】この請求項３に記載の集積回路によれば、
当該集積回路に用いられるインダクタ素子は、平面内に
おいて平行に配置するようにされ、例えば螺旋状に巻回
するようにされる複数本の導体を所定の位置で交差させ
る交差部を設けることにより、外側に位置する導体と、
内側に位置する導体との位置を入れ換え、複数の導体の
長さが近づくように考慮したものである。
当該集積回路に用いられるインダクタ素子は、平面内に
おいて平行に配置するようにされ、例えば螺旋状に巻回
するようにされる複数本の導体を所定の位置で交差させ
る交差部を設けることにより、外側に位置する導体と、
内側に位置する導体との位置を入れ換え、複数の導体の
長さが近づくように考慮したものである。
【００２０】このようにすることにより、インダクタ素
子を構成する複数本の導体の抵抗値を近づけ、電流密度
が均一で、損失が少なく、Ｑ値の高いものにすることに
よって、流す電流が少なくても、目的に合致した特性の
よい集積回路を実現することができる。
子を構成する複数本の導体の抵抗値を近づけ、電流密度
が均一で、損失が少なく、Ｑ値の高いものにすることに
よって、流す電流が少なくても、目的に合致した特性の
よい集積回路を実現することができる。
【００２１】また、請求項４に記載の発明の集積回路
は、請求項３に記載の集積回路であって、前記インダク
タ素子は、対称形に形成されるものであり、対称形を保
つ位置に前記交差部を設けるようにしたものであること
を特徴とする。
は、請求項３に記載の集積回路であって、前記インダク
タ素子は、対称形に形成されるものであり、対称形を保
つ位置に前記交差部を設けるようにしたものであること
を特徴とする。
【００２２】この請求項４に記載の発明の集積回路は、
例えば、差動回路などの対称形の要求されるものであ
り、これに搭載されるインダクタ素子についても対称形
が要求される。このため、集積回路に搭載するインダク
タ素子も対称形となるように形成するが、完全な対称形
を維持するために、平行に配置するようにされる複数本
の導体を交差させる交差部についても対称となる位置に
設けるようにする。
例えば、差動回路などの対称形の要求されるものであ
り、これに搭載されるインダクタ素子についても対称形
が要求される。このため、集積回路に搭載するインダク
タ素子も対称形となるように形成するが、完全な対称形
を維持するために、平行に配置するようにされる複数本
の導体を交差させる交差部についても対称となる位置に
設けるようにする。
【００２３】これにより、差動回路などの対称形の集積
回路にも、損失が少なく、Ｑ値の高いインダクタ素子を
用い、流す電流が少なくても、目的に合致した高特性の
集積回路を実現することができる。
回路にも、損失が少なく、Ｑ値の高いインダクタ素子を
用い、流す電流が少なくても、目的に合致した高特性の
集積回路を実現することができる。
【００２４】
【発明の実施の形態】以下、図を参照しながら、この発
明による平面上に形成するようにするインダクタ素子、
および、インダクタ素子を用いた集積回路の一実施の形
態について説明する。
明による平面上に形成するようにするインダクタ素子、
および、インダクタ素子を用いた集積回路の一実施の形
態について説明する。
【００２５】［第１の実施の形態］図１は、この実施の
形態のインダクタ素子１０を説明するための平面図であ
る。図１に示すように、この第１の実施の形態のインダ
クタ素子１０は、第１導体１１と、第２導体１２とを平
面方向に平行に配置するようにし、これを平面内におい
て螺旋状に巻回させて形成するものである。
形態のインダクタ素子１０を説明するための平面図であ
る。図１に示すように、この第１の実施の形態のインダ
クタ素子１０は、第１導体１１と、第２導体１２とを平
面方向に平行に配置するようにし、これを平面内におい
て螺旋状に巻回させて形成するものである。
【００２６】そして、図１に示すように、インダクタ素
子１０は、交差部１３において、第１導体１１と第２導
体１２とを交差させ、その位置を入れ換え、外側の第１
導体１１を内側に、内側の第２導体を外側にすることに
より、第１導体１１と第２導体１２の長さが近くなるよ
うにしている。また、図１に示すように、第１導体１１
と第２導体１２とは、第１端子部１４および第２端子部
１５において一本にまとめた構成としている。
子１０は、交差部１３において、第１導体１１と第２導
体１２とを交差させ、その位置を入れ換え、外側の第１
導体１１を内側に、内側の第２導体を外側にすることに
より、第１導体１１と第２導体１２の長さが近くなるよ
うにしている。また、図１に示すように、第１導体１１
と第２導体１２とは、第１端子部１４および第２端子部
１５において一本にまとめた構成としている。
【００２７】図２は、この実施の形態のインダクタ素子
１０の交差部１３付近を拡大して示した図である。この
第１の実施の形態においては、図２に示すように、第２
導体１２が、ＶＩＡ（ビア）１６、１７と、下層の導体
１８によって第１導体１１をジャンプするように立体交
差することによって、第１導体１１と第２導体１２とが
位置を入れ換えるようにしている。
１０の交差部１３付近を拡大して示した図である。この
第１の実施の形態においては、図２に示すように、第２
導体１２が、ＶＩＡ（ビア）１６、１７と、下層の導体
１８によって第１導体１１をジャンプするように立体交
差することによって、第１導体１１と第２導体１２とが
位置を入れ換えるようにしている。
【００２８】交差部１３部分の構造について、図３を用
いてさらに説明する。図３は、図２において点線ａが示
す位置でインダクタ素子１０を切断した場合の切断面を
示す図である。図２において点線ａが示すように斜めの
位置でインダクタ素子１０を切断するようにしたため
に、第１導体１１、第２導体１２の横幅が異なっている
ように見えるが、第１導体１１と第２導体１２とは、
幅、厚さとも同じものである。
いてさらに説明する。図３は、図２において点線ａが示
す位置でインダクタ素子１０を切断した場合の切断面を
示す図である。図２において点線ａが示すように斜めの
位置でインダクタ素子１０を切断するようにしたため
に、第１導体１１、第２導体１２の横幅が異なっている
ように見えるが、第１導体１１と第２導体１２とは、
幅、厚さとも同じものである。
【００２９】そして、図３に示すように、第１導体１１
と第２導体１２とは、絶縁体である第２の層間膜３２の
上に形成され、その表面は表面保護膜３１で覆われてい
る。第２の導体１２と下層のジャンプ用の導体１８との
間は、導電性のＶＩＡ１６とＶＩＡ１７とによって接続
するようにしている。下層の導体１８は、第１の層間膜
３３によってシリコン基板から絶縁するようにしてい
る。
と第２導体１２とは、絶縁体である第２の層間膜３２の
上に形成され、その表面は表面保護膜３１で覆われてい
る。第２の導体１２と下層のジャンプ用の導体１８との
間は、導電性のＶＩＡ１６とＶＩＡ１７とによって接続
するようにしている。下層の導体１８は、第１の層間膜
３３によってシリコン基板から絶縁するようにしてい
る。
【００３０】ここで、各部分の材料についてまとめてお
く。この第１の実施の形態において、第１導体１１、第
２導体１２、および、下層の導体１８は、例えば、Ａｌ
（アルミニューム）、Ａｌ−Ｃｕ（アルミニュームと
銅）、Ａｌ−Ｓｉ−Ｃｕ（アルミニュームとシリコンと
銅）などの合金層にＴｉ／ＴｉＮ（チタン／窒化チタ
ン）の拡散バリア層を上下に積層したＡｌ配線からなる
ものである。
く。この第１の実施の形態において、第１導体１１、第
２導体１２、および、下層の導体１８は、例えば、Ａｌ
（アルミニューム）、Ａｌ−Ｃｕ（アルミニュームと
銅）、Ａｌ−Ｓｉ−Ｃｕ（アルミニュームとシリコンと
銅）などの合金層にＴｉ／ＴｉＮ（チタン／窒化チタ
ン）の拡散バリア層を上下に積層したＡｌ配線からなる
ものである。
【００３１】また、ＶＩＡ１６、ＶＩＡ１７は、例えば
ＡｌまたはＷ（タングステン）の周囲をＴｉＮの拡散バ
リアで覆ったビアプラグであり、前述したように、導体
層間を電気的に接続する。第１の層間膜３３、第２の層
間膜３２は、例えば酸化シリコンの絶縁膜からなる。表
面保護膜３１は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜からなるものである。ま
た、シリコン基板３４は、例えばＰ型シリコン基板であ
る。
ＡｌまたはＷ（タングステン）の周囲をＴｉＮの拡散バ
リアで覆ったビアプラグであり、前述したように、導体
層間を電気的に接続する。第１の層間膜３３、第２の層
間膜３２は、例えば酸化シリコンの絶縁膜からなる。表
面保護膜３１は、例えばＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）膜からなるものである。ま
た、シリコン基板３４は、例えばＰ型シリコン基板であ
る。
【００３２】そして、交差部１３を設けることにより、
第１導体１１と第２導体１２との平面方向における位置
を入れ換えて、第１導体１１と第２導体１２との長さを
近づけるようにしたインダクタ素子１０に高周波電流を
流したときの第１導体１１、第２導体１２における高周
波電流密度を電磁界シミュレーションで求めた結果を図
４に示す。
第１導体１１と第２導体１２との平面方向における位置
を入れ換えて、第１導体１１と第２導体１２との長さを
近づけるようにしたインダクタ素子１０に高周波電流を
流したときの第１導体１１、第２導体１２における高周
波電流密度を電磁界シミュレーションで求めた結果を図
４に示す。
【００３３】この図４の場合にも、導体上の矢印の長さ
が電流密度を示している。そして、この図４と、交差部
を設けていない従来のインダクタ素子についての電磁界
シミュレーションの結果を示す図１２とを比較すると明
らかなように、図４に示したこの第１の実施の形態のイ
ンダクタ素子１０の方が、隣り合う導体同士、すなわ
ち、第１導体１１と第２導体１２との電流密度の差が少
なくなっている。
が電流密度を示している。そして、この図４と、交差部
を設けていない従来のインダクタ素子についての電磁界
シミュレーションの結果を示す図１２とを比較すると明
らかなように、図４に示したこの第１の実施の形態のイ
ンダクタ素子１０の方が、隣り合う導体同士、すなわ
ち、第１導体１１と第２導体１２との電流密度の差が少
なくなっている。
【００３４】このように、交差部１３を設け、第１導体
１１と第２導体１２とを交差させて位置を入れ換えるこ
とにより、第１導体１１と第２導体１２との長さを近づ
けるようにすることによって、高周波抵抗を低減させ、
損失が少なく、Ｑ値の高いインダクタ素子を実現するこ
とができる。
１１と第２導体１２とを交差させて位置を入れ換えるこ
とにより、第１導体１１と第２導体１２との長さを近づ
けるようにすることによって、高周波抵抗を低減させ、
損失が少なく、Ｑ値の高いインダクタ素子を実現するこ
とができる。
【００３５】［第２の実施の形態］図５は、この第２の
実施の形態のインダクタ素子２０を説明するための平面
図である。この第２の実施の形態のインダクタ素子もま
た、第１の実施の形態のインダクタ素子の場合と同様
に、平面上に形成するようにしたものである。
実施の形態のインダクタ素子２０を説明するための平面
図である。この第２の実施の形態のインダクタ素子もま
た、第１の実施の形態のインダクタ素子の場合と同様
に、平面上に形成するようにしたものである。
【００３６】そして、この第２の実施の形態のインダク
タ素子２０は、図５に示すように、点線ｂを基準とし
て、図５において点線ｂの上側部分と、点線ｂの下側部
分とが対称となるように形成したいわゆる対称形のもの
である。シリコン基板を用いた半導体集積回路では、２
つの同じ特性をもったトランジスタなどの回路素子を対
対称的に配置して構成するいわゆる差動回路が用いられ
ることが多いため、図５に示すような対称形のインダク
タ素子が必要になるのである。
タ素子２０は、図５に示すように、点線ｂを基準とし
て、図５において点線ｂの上側部分と、点線ｂの下側部
分とが対称となるように形成したいわゆる対称形のもの
である。シリコン基板を用いた半導体集積回路では、２
つの同じ特性をもったトランジスタなどの回路素子を対
対称的に配置して構成するいわゆる差動回路が用いられ
ることが多いため、図５に示すような対称形のインダク
タ素子が必要になるのである。
【００３７】この第２の実施の形態の対称形インダクタ
素子２０は、前述した第１の実施の形態のインダクタ素
子１０の場合と同様に、第１導体２１と第２導体２２と
の２本の導体を平行に配置するようにし、これを平面内
において巻回させるようにして形成したものである。ま
た、第１導体２１と第２導体２２とは第１端子部２３、
第２端子部２４において、１本にまとめた構成としてい
る。
素子２０は、前述した第１の実施の形態のインダクタ素
子１０の場合と同様に、第１導体２１と第２導体２２と
の２本の導体を平行に配置するようにし、これを平面内
において巻回させるようにして形成したものである。ま
た、第１導体２１と第２導体２２とは第１端子部２３、
第２端子部２４において、１本にまとめた構成としてい
る。
【００３８】そして、対称形とするために、第１端子部
２３と、第２端子部２４とは、同一方向に設ける構成と
しているので、点線ｂ上において、導体が交差する部分
が生じてしまうことになる。この部分について説明する
と、第１端子部２３からの２本の導体と、第２端子部２
４からの２本の導体が交差する部分であり、第１の実施
の形態の交差部１３のように第１導体と第２導体とが交
差する部分ではない。
２３と、第２端子部２４とは、同一方向に設ける構成と
しているので、点線ｂ上において、導体が交差する部分
が生じてしまうことになる。この部分について説明する
と、第１端子部２３からの２本の導体と、第２端子部２
４からの２本の導体が交差する部分であり、第１の実施
の形態の交差部１３のように第１導体と第２導体とが交
差する部分ではない。
【００３９】このように、図５における点線ｂ上の導体
が交差する部分は、導体を巻回することにより必然的に
生じる部分である。そして、このように、図５における
点線ｂ上の導体が交差する部分が生じても、結果とし
て、図１に示した第１の実施の形態のインダクタ素子１
０と同様に、この第２の実施の形態のインダクタ素子２
０もまた導体を螺旋状に巻回させることにより形成した
ものであるといえる。
が交差する部分は、導体を巻回することにより必然的に
生じる部分である。そして、このように、図５における
点線ｂ上の導体が交差する部分が生じても、結果とし
て、図１に示した第１の実施の形態のインダクタ素子１
０と同様に、この第２の実施の形態のインダクタ素子２
０もまた導体を螺旋状に巻回させることにより形成した
ものであるといえる。
【００４０】すなわち、この第２の実施の形態のインダ
クタ素子２０と、図１に示した第１の実施の形態のイン
ダクタ素子１０とは、導体の巻き数、および、対称形か
否かの違いはあるもののほぼ同様に螺旋状に形成したも
のである。
クタ素子２０と、図１に示した第１の実施の形態のイン
ダクタ素子１０とは、導体の巻き数、および、対称形か
否かの違いはあるもののほぼ同様に螺旋状に形成したも
のである。
【００４１】そして、この第２の実施の形態のインダク
タ素子２０の場合には、第１導体２１と、第２導体２２
とを交差させ、第１導体と第２導体との位置を入れ換え
るようにする４箇所の交差部２５、２６、２７、２８を
設けている。
タ素子２０の場合には、第１導体２１と、第２導体２２
とを交差させ、第１導体と第２導体との位置を入れ換え
るようにする４箇所の交差部２５、２６、２７、２８を
設けている。
【００４２】この交差部２５、２６、２７、２８は、２
本ずつの導体がともに交差する点線ｂ上の交差とは異な
るものであり、第１導体と第２導体とを交差させること
により、第１導体と第２導体の位置を入れ換えることに
より（外側の導体と内側の導体を入れ換えることによ
り）、第１導体２１と第２導体２２との長さを近づける
ようにするためのものである。
本ずつの導体がともに交差する点線ｂ上の交差とは異な
るものであり、第１導体と第２導体とを交差させること
により、第１導体と第２導体の位置を入れ換えることに
より（外側の導体と内側の導体を入れ換えることによ
り）、第１導体２１と第２導体２２との長さを近づける
ようにするためのものである。
【００４３】すなわち、交差部２５、２６、２７、２８
は、図２、図３を用いて前述した第１の実施の形態のイ
ンダクタ素子１０の交差部１３と同様に、第１導体２１
と第２導体２２とのうち、一方の導体が他方の導体をジ
ャンプするようにして立体交差するようにした部分であ
る。
は、図２、図３を用いて前述した第１の実施の形態のイ
ンダクタ素子１０の交差部１３と同様に、第１導体２１
と第２導体２２とのうち、一方の導体が他方の導体をジ
ャンプするようにして立体交差するようにした部分であ
る。
【００４４】なお、この第２の実施の形態のインダクタ
素子２０の場合には、対称形を保つように交差部２５、
２６、２７、２８を設けている。図５に示すインダクタ
素子２０の場合には、点線ｂを基準として、点線ｂの上
側部分と、点線ｂの下側部分とが対称となるようにして
いるので、点線ｂの上側部分の交差部２５と、点線ｂの
下側部分の交差部２８とを対称となる位置に設けてい
る。同様に、点線ｂの上側部分の交差部２６と、点線ｂ
の下側部分の交差部２７とを対称となる位置に設けてい
る。
素子２０の場合には、対称形を保つように交差部２５、
２６、２７、２８を設けている。図５に示すインダクタ
素子２０の場合には、点線ｂを基準として、点線ｂの上
側部分と、点線ｂの下側部分とが対称となるようにして
いるので、点線ｂの上側部分の交差部２５と、点線ｂの
下側部分の交差部２８とを対称となる位置に設けてい
る。同様に、点線ｂの上側部分の交差部２６と、点線ｂ
の下側部分の交差部２７とを対称となる位置に設けてい
る。
【００４５】図６は、図５に示したように、第１導体と
第２導体とを交差させた交差部２５、２６、２７、２８
を設けたこの第２の実施の形態の対称形インダクタ素子
２０に高周波電流を流したときの高周波電流密度の様子
を示す図である。また、図７は、平行に配置される隣り
合う２本の導体の交差部を有さない対称形インダクタ素
子に高周波電流を流したときの高周波電流密度の様子を
示す図である。図６、図７において、導体の色の濃淡が
電流密度を示している。
第２導体とを交差させた交差部２５、２６、２７、２８
を設けたこの第２の実施の形態の対称形インダクタ素子
２０に高周波電流を流したときの高周波電流密度の様子
を示す図である。また、図７は、平行に配置される隣り
合う２本の導体の交差部を有さない対称形インダクタ素
子に高周波電流を流したときの高周波電流密度の様子を
示す図である。図６、図７において、導体の色の濃淡が
電流密度を示している。
【００４６】そして、図７の交差部を有さないインダク
タ素子の場合には、外側に位置する導体の色が薄く、内
側に位置する導体の色が濃くなっていることがわかる。
すなわち、図７に示したインダクタ素子の場合には、外
側に位置する導体に流れる電流密度は、内側に流れる電
流密度よりも低いことがわかる。これは、前述もしたよ
うに、外側に位置する導体の方が内側に位置する導体よ
りも長さが長いために、高周波抵抗が大きくなっている
からであり、結果として、このインダクタ素子は、損失
が大きく、Ｑ値の低いものになってしまっている。
タ素子の場合には、外側に位置する導体の色が薄く、内
側に位置する導体の色が濃くなっていることがわかる。
すなわち、図７に示したインダクタ素子の場合には、外
側に位置する導体に流れる電流密度は、内側に流れる電
流密度よりも低いことがわかる。これは、前述もしたよ
うに、外側に位置する導体の方が内側に位置する導体よ
りも長さが長いために、高周波抵抗が大きくなっている
からであり、結果として、このインダクタ素子は、損失
が大きく、Ｑ値の低いものになってしまっている。
【００４７】しかし、図６に示すこの第２の実施の形態
のインダクタ素子２０の場合には、図７に示したインダ
クタ素子の場合のような明らかな濃淡は現れず、第１導
体２１と第２導体２２との電流密度の差が小さくなって
いることが確認できる。
のインダクタ素子２０の場合には、図７に示したインダ
クタ素子の場合のような明らかな濃淡は現れず、第１導
体２１と第２導体２２との電流密度の差が小さくなって
いることが確認できる。
【００４８】このことからも分かるように、第１導体２
１と第２導体２２とを交差させた交差部２５、２６、２
７、２８を設けた対称形インダクタ素子２０の場合にお
いては、第１導体２１と第２導体２２との長さを近づけ
ることにより、第１導体と第２導体との高周波抵抗を近
づけるようにすることができ、損失が少なく、Ｑ値の高
い対称形インダクタ素子を実現することができる。
１と第２導体２２とを交差させた交差部２５、２６、２
７、２８を設けた対称形インダクタ素子２０の場合にお
いては、第１導体２１と第２導体２２との長さを近づけ
ることにより、第１導体と第２導体との高周波抵抗を近
づけるようにすることができ、損失が少なく、Ｑ値の高
い対称形インダクタ素子を実現することができる。
【００４９】次ぎに、図６に示した隣り合う導体同士の
交差部を有するこの発明によるインダクタ素子と、図７
に示した隣り合う導体同士の交差部を有さないインダク
タ素子との差動Ｑ値について説明する。ここで、差動Ｑ
値は、回路インピーダンスを差動信号で測定した場合の
Ｑ値であり、一般的なベクトルネットワークアナライザ
で測定するような単相信号で測定した場合のＱ値とは異
なるものである。
交差部を有するこの発明によるインダクタ素子と、図７
に示した隣り合う導体同士の交差部を有さないインダク
タ素子との差動Ｑ値について説明する。ここで、差動Ｑ
値は、回路インピーダンスを差動信号で測定した場合の
Ｑ値であり、一般的なベクトルネットワークアナライザ
で測定するような単相信号で測定した場合のＱ値とは異
なるものである。
【００５０】例えば、単相の２ポートインピーダンスか
ら差動Ｑ値（Ｑｄｉｆｆ）を求める計算式は、図８に示
す式によって求めることができる。図９は、交差部を有
する本発明によるインダクタ素子の差動Ｑ値と、交差部
を設けないいわば従来型のインダクタ素子の差動Ｑ値と
をプロットしたグラフである。図９において横軸が周波
数（ＧＨｚ）、縦軸が差動Ｑ値の値である。
ら差動Ｑ値（Ｑｄｉｆｆ）を求める計算式は、図８に示
す式によって求めることができる。図９は、交差部を有
する本発明によるインダクタ素子の差動Ｑ値と、交差部
を設けないいわば従来型のインダクタ素子の差動Ｑ値と
をプロットしたグラフである。図９において横軸が周波
数（ＧＨｚ）、縦軸が差動Ｑ値の値である。
【００５１】また、図９に示すように、○（丸印）でプ
ロットしたグラフが、この発明によるインダクタ素子の
差動Ｑ値であり、×（ばつ印）でプロットしたグラフ
が、交差部を設けないインダクタ素子の差動Ｑ値であ
る。そして、図９に示すように、隣り合う導体同士を交
差させる交差部を設けるこの発明によるインダクタ素子
の差動Ｑ値の方が、交差部を設けないインダクタ素子の
差動Ｑ値よりも約１０パーセント高いことが確認でき
る。
ロットしたグラフが、この発明によるインダクタ素子の
差動Ｑ値であり、×（ばつ印）でプロットしたグラフ
が、交差部を設けないインダクタ素子の差動Ｑ値であ
る。そして、図９に示すように、隣り合う導体同士を交
差させる交差部を設けるこの発明によるインダクタ素子
の差動Ｑ値の方が、交差部を設けないインダクタ素子の
差動Ｑ値よりも約１０パーセント高いことが確認でき
る。
【００５２】このように、複数本の導体を用いてインダ
クタ素子を形成した場合に生じてしまう外側に位置する
導体と、内側に位置する導体との高周波電流の電流差を
小さくし、損失の小さな、Ｑ値の高いインダクタ素子を
形成することができる。
クタ素子を形成した場合に生じてしまう外側に位置する
導体と、内側に位置する導体との高周波電流の電流差を
小さくし、損失の小さな、Ｑ値の高いインダクタ素子を
形成することができる。
【００５３】［インダクタ素子を用いた集積回路につい
て］次に、この発明によるインダクタ素子を用いて形成
する集積回路について説明する。まず、図５に示した対
称形インダクタ素子２０を用いて形成する集積回路の一
例について説明する。
て］次に、この発明によるインダクタ素子を用いて形成
する集積回路について説明する。まず、図５に示した対
称形インダクタ素子２０を用いて形成する集積回路の一
例について説明する。
【００５４】図１０は、対称形インダクタ素子２０を用
いて形成することが可能な集積回路の一例である発振回
路４０を説明するための回路図である。図１０に示すよ
うに、発振回路４０は、その構成を回路図で示すと、イ
ンダクタ素子４１１、４１２、コンデンサ４１３からな
る共振部４１と、ＦＥＴ（Ｆｉｅｌｄ−ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）４２１、４２２、電流源４２３と
からなる負性抵抗部４２とを有するものである。
いて形成することが可能な集積回路の一例である発振回
路４０を説明するための回路図である。図１０に示すよ
うに、発振回路４０は、その構成を回路図で示すと、イ
ンダクタ素子４１１、４１２、コンデンサ４１３からな
る共振部４１と、ＦＥＴ（Ｆｉｅｌｄ−ＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）４２１、４２２、電流源４２３と
からなる負性抵抗部４２とを有するものである。
【００５５】そして、図１０において、共振部４１の２
つのインダクタ素子４１１、４１２が示す部分に、１つ
の対称形インダクタ素子２０を用いるようにする。この
ように対称形インダクタ素子を用いた場合、用いた対称
形インダクタ素子のＱ値が低い場合には、電流が流れ難
く、損失が大きくなるために、損失を補う負性抵抗が必
要になるために、多くの電流が必要になる。
つのインダクタ素子４１１、４１２が示す部分に、１つ
の対称形インダクタ素子２０を用いるようにする。この
ように対称形インダクタ素子を用いた場合、用いた対称
形インダクタ素子のＱ値が低い場合には、電流が流れ難
く、損失が大きくなるために、損失を補う負性抵抗が必
要になるために、多くの電流が必要になる。
【００５６】しかし、この発明による第１導体と第２導
体の交差部２５、２６、２７、２８を設けたインダクタ
素子２０の場合には、損失が少なく、Ｑ値が高いので、
電流が流れやすく、負性抵抗を小さくする（０（ゼロ）
に近くする）ことができるので、流す電流が少なくて
も、目的とする発振が可能な集積回路を実現することが
できる。
体の交差部２５、２６、２７、２８を設けたインダクタ
素子２０の場合には、損失が少なく、Ｑ値が高いので、
電流が流れやすく、負性抵抗を小さくする（０（ゼロ）
に近くする）ことができるので、流す電流が少なくて
も、目的とする発振が可能な集積回路を実現することが
できる。
【００５７】このように、図１０に示した発振回路４０
に、この発明によるインダクタ素子を用いるようにした
場合には、流す電流が少なくても、当初の目的を達成可
能な性能のよい（高特性の）発振回路を比較的に容易に
形成することができる。
に、この発明によるインダクタ素子を用いるようにした
場合には、流す電流が少なくても、当初の目的を達成可
能な性能のよい（高特性の）発振回路を比較的に容易に
形成することができる。
【００５８】なお、ここでは、発振回路４０に対称形イ
ンダクタ素子を搭載する場合を説明した。しかし、この
発明による対称形インダクタ素子は、発振回路だけでな
く、増幅回路など、各種の差動回路に搭載することがで
きる。そして、どのような差動回路に搭載された場合で
あっても、この発明によるインダクタ素子は、損失が少
なく、Ｑ値が高いので、少ない電流で正確に動作し、所
定の目的を達成することが可能な集積回路を構成するこ
とができる。
ンダクタ素子を搭載する場合を説明した。しかし、この
発明による対称形インダクタ素子は、発振回路だけでな
く、増幅回路など、各種の差動回路に搭載することがで
きる。そして、どのような差動回路に搭載された場合で
あっても、この発明によるインダクタ素子は、損失が少
なく、Ｑ値が高いので、少ない電流で正確に動作し、所
定の目的を達成することが可能な集積回路を構成するこ
とができる。
【００５９】また、図１０に示した発振回路４０の場合
には、対称形インダクタ素子を用いるようにした。しか
し、例えば、図１１に示した増幅器１００の整合回路に
は、対称形インダクタ素子ではなく、図１に示した第１
の実施の形態のインダクタ素子１０を用いるようにする
ことができる。
には、対称形インダクタ素子を用いるようにした。しか
し、例えば、図１１に示した増幅器１００の整合回路に
は、対称形インダクタ素子ではなく、図１に示した第１
の実施の形態のインダクタ素子１０を用いるようにする
ことができる。
【００６０】増幅器１００の整合回路にこの発明のイン
ダクタ素子を用いるようにした場合には、整合回路にお
いての損失を小さくすることができる。また、増幅回路
１００において、十分な増幅度が得られるとともに、雑
音指数を小さくすることができる。すなわち、高利得で
低雑音の増幅器を構成することができる。
ダクタ素子を用いるようにした場合には、整合回路にお
いての損失を小さくすることができる。また、増幅回路
１００において、十分な増幅度が得られるとともに、雑
音指数を小さくすることができる。すなわち、高利得で
低雑音の増幅器を構成することができる。
【００６１】このように、この発明によるインダクタ素
子を用いることで、従来実現できなかった高特性の集積
回路を容易に形成することができる。
子を用いることで、従来実現できなかった高特性の集積
回路を容易に形成することができる。
【００６２】なお、前述の第１の実施の形態において
は、第１導体と第２導体とを交差させる交差部を１箇所
設け、第２の実施の形態においては、対称形であるの
で、第１の導体と第２の導体とを交差させる交差部を４
箇所設けるようにした。しかし、これに限るものではな
く、インダクタ素子に応じて、設ける交差部の数や場所
を調整するようにしてもよい。
は、第１導体と第２導体とを交差させる交差部を１箇所
設け、第２の実施の形態においては、対称形であるの
で、第１の導体と第２の導体とを交差させる交差部を４
箇所設けるようにした。しかし、これに限るものではな
く、インダクタ素子に応じて、設ける交差部の数や場所
を調整するようにしてもよい。
【００６３】しかし、第１導体と第２導体とを交差させ
るために用いるＶＩＡ１６、１７の素材はタングステン
であり、ＡｌやＣｕなどにより形成する第１、第２の導
体に比べ、抵抗値が大きので、タングステンのＶＩＡを
用いて交差部を作成するようにした場合には、当該イン
ダクタ素子の抵抗値を必要以上に大きくしないようにす
るために、交差部の数は必要最小限にとどめることが望
ましい。
るために用いるＶＩＡ１６、１７の素材はタングステン
であり、ＡｌやＣｕなどにより形成する第１、第２の導
体に比べ、抵抗値が大きので、タングステンのＶＩＡを
用いて交差部を作成するようにした場合には、当該イン
ダクタ素子の抵抗値を必要以上に大きくしないようにす
るために、交差部の数は必要最小限にとどめることが望
ましい。
【００６４】したがって、実際に集積回路に搭載するこ
の発明のインダクタ素子を形成する場合には、形成しよ
うとするインダクタ素子の形状、巻き数、その他の条件
を考慮し、電磁界シミュレーションを行なって、交差部
を設ける位置、設ける交差部の数などを最も適するよう
に決定することにより、所定の目的に使用可能な高品
位、高性能のインダクタ素子を形成することができる。
の発明のインダクタ素子を形成する場合には、形成しよ
うとするインダクタ素子の形状、巻き数、その他の条件
を考慮し、電磁界シミュレーションを行なって、交差部
を設ける位置、設ける交差部の数などを最も適するよう
に決定することにより、所定の目的に使用可能な高品
位、高性能のインダクタ素子を形成することができる。
【００６５】また、前述の実施の形態においては、平行
に配置するようにし、かつ、所定の位置において交差す
るようにする導体は、第１導体と第２導体との２本であ
るものとして説明した。しかし、これに限るものではな
い。例えば、平行に配置するようにし、かつ、所定の位
置において交差させるようにする導体は、３本、４本、
…と言うように２本以上の複数本である場合にこの発明
を適用することができる。
に配置するようにし、かつ、所定の位置において交差す
るようにする導体は、第１導体と第２導体との２本であ
るものとして説明した。しかし、これに限るものではな
い。例えば、平行に配置するようにし、かつ、所定の位
置において交差させるようにする導体は、３本、４本、
…と言うように２本以上の複数本である場合にこの発明
を適用することができる。
【００６６】
【発明の効果】以上説明したように、この発明によれ
ば、外側導体と内側導体の高周波電流の電流差を低減さ
せ、損失の少ない、Ｑ値を向上させたインダクタ素子を
実現することができる。
ば、外側導体と内側導体の高周波電流の電流差を低減さ
せ、損失の少ない、Ｑ値を向上させたインダクタ素子を
実現することができる。
【００６７】また、この発明によるインダクタ素子を用
いて集積回路を構成することにより、消費電流の少な
い、高性能の集積回路を構成することができる。
いて集積回路を構成することにより、消費電流の少な
い、高性能の集積回路を構成することができる。
【図１】この発明のインダクタ素子の一実施の形態を説
明するための図である。
明するための図である。
【図２】図１に示したインダクタ素子に設けられる交差
部１３を説明するための図である。
部１３を説明するための図である。
【図３】図１に示したインダクタ素子に設けられる交差
部１３の構造を説明するための図である。
部１３の構造を説明するための図である。
【図４】図１に示したインダクタ素子の各導体の電流密
度の測定結果を示す図である。
度の測定結果を示す図である。
【図５】この発明によるインダクタ素子の他の実施の形
態を説明するための図である。
態を説明するための図である。
【図６】図５に示したインダクタ素子の各導体の電流密
度の測定結果を示す図である。
度の測定結果を示す図である。
【図７】隣り合う導体の交差部を設けないインダクタ素
子の各導体の電流密度の測定結果を示す図である。
子の各導体の電流密度の測定結果を示す図である。
【図８】差動Ｑ値を算出するための計算式を示す図であ
る。
る。
【図９】この発明によるインダクタ素子の差動Ｑ値と、
隣り合う導体同士の交差部を有さないインダクタ素子の
差動Ｑ値とを示す図である。
隣り合う導体同士の交差部を有さないインダクタ素子の
差動Ｑ値とを示す図である。
【図１０】この発明によるインダクタ素子を用いて形成
する集積回路の一例を説明するための回路図である。
する集積回路の一例を説明するための回路図である。
【図１１】増幅器の構成例を示す回路図である。
【図１２】従来のインダクタ素子の構成例について説明
するための図である。
するための図である。
【図１３】図１２に示したインダクタ素子の各導体の電
流密度の測定結果を示す図である。
流密度の測定結果を示す図である。
１０…インダクタ素子、１１…第１導体、１２…第２導
体、１３…交差部、１４…第１端子部、１５…第２端子
部、１６、１７…ビア（ＶＩＡ）、１８…導体、３１…
表面保護膜、３２…第２の層間膜、３３…第１の層間
膜、３４…シリコン基板、２１…第１導体、２２…第２
導体、２３…第１端子部、２４…第２端子部、２５、２
６…交差部、２７、２８…交差部、４０…発振回路、４
１…共振部、４２…負性抵抗部、４１１、４１２…イン
ダクタ素子、４２３…コンデンサ、４２１，４２２…Ｆ
ＥＴ、４２３…電流源
体、１３…交差部、１４…第１端子部、１５…第２端子
部、１６、１７…ビア（ＶＩＡ）、１８…導体、３１…
表面保護膜、３２…第２の層間膜、３３…第１の層間
膜、３４…シリコン基板、２１…第１導体、２２…第２
導体、２３…第１端子部、２４…第２端子部、２５、２
６…交差部、２７、２８…交差部、４０…発振回路、４
１…共振部、４２…負性抵抗部、４１１、４１２…イン
ダクタ素子、４２３…コンデンサ、４２１，４２２…Ｆ
ＥＴ、４２３…電流源
Claims (4)
- 【請求項１】基板上において、平面方向に平行な状態を
保つようにした複数本の導体を、螺旋状に平面内で巻回
させるようにして形成し、前記複数本の導体のそれぞれ
に同相の高周波電流を流して高周波線路として用いるよ
うにするインダクタ素子であって、 所定位置において前記複数本の導体のそれぞれを交差さ
せることにより、前記複数本の導体の内側と外側の位置
を入れ換えるようにする少なくとも１箇所以上の交差部
を設けることを特徴とするインダクタ素子。 - 【請求項２】請求項１に記載のインダクタ素子であっ
て、 当該インダクタ素子は、対称形に形成されるものであ
り、当該インダクタ素子の対称形を保つ位置に前記交差
部を設けることを特徴とするインダクタ素子。 - 【請求項３】基板上において、平面方向に平行な状態を
保つようにした複数本の導体を、螺旋状に平面内で巻回
させるようにして形成し、前記複数本の導体のそれぞれ
に同相の高周波電流を流して高周波線路として用いるよ
うにするインダクタ素子を用いた集積回路であって、 前記インダクタ素子は、所定の位置において前記複数本
の導体のそれぞれを交差させることにより、前記複数本
の導体の内側と外側の位置を入れ換える少なくとも１箇
所以上の交差部を設けるようにしたものであることを特
徴とする集積回路。 - 【請求項４】請求項３に記載の集積回路であって、 前記インダクタ素子は、対称形に形成されるものであ
り、対称形を保つ位置に前記交差部を設けるようにした
ものであることを特徴とする集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234143A JP2003045722A (ja) | 2001-08-01 | 2001-08-01 | インダクタ素子、および、インダクタ素子を用いた集積回路 |
| US10/208,638 US6798326B2 (en) | 2001-08-01 | 2002-07-30 | Inductor element and integrated circuit employing inductor element |
| KR1020020045217A KR20030013264A (ko) | 2001-08-01 | 2002-07-31 | 인덕터 소자 및 인덕터 소자를 채용한 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234143A JP2003045722A (ja) | 2001-08-01 | 2001-08-01 | インダクタ素子、および、インダクタ素子を用いた集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003045722A true JP2003045722A (ja) | 2003-02-14 |
Family
ID=19065806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234143A Pending JP2003045722A (ja) | 2001-08-01 | 2001-08-01 | インダクタ素子、および、インダクタ素子を用いた集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6798326B2 (ja) |
| JP (1) | JP2003045722A (ja) |
| KR (1) | KR20030013264A (ja) |
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