CN101512724A - 用于片上电感器的设计规则 - Google Patents

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Abstract

提供了亚100纳米半导体器件和用于制造器件特别是电感器的方法以及程序产品，该电感器包括设置在电介质表面上的多个间隔的平行金属线，并且每个金属线具有被确定作为设计规则检查规则的函数的宽度、高度、间距和截面面积。对于一个平整化工艺规则，确定和产生80％金属对20％电介质表面的金属密度比例。在一个示例中，金属线的间距间隙之和小于金属线内部侧壁高度之和。在一个方面，选择线高度、宽度和线间距尺寸中的至少一个，以使芯片成品率、芯片性能、芯片可制造性和电感器Q因子参数中的一个或多个优化。

Description

用于片上电感器的设计规则
技术领域
本发明涉及半导体器件，并且更具体地，涉及片上电感器结构。
背景技术
半导体芯片制造中的更小的尺寸通常使得可用电路板实体和处理速度的相应增加。亚100纳米半导体技术和方法提供了有效和快速的芯片结构，诸如在纳米尺度上制造的电路线和门；例如，通过纳米光刻图案形成的亚100nm结构可以具有在单个原子尺寸和约100nm之间的横向尺寸。
然而，亚100nm半导体技术提出了许多挑战。其中较大的半导体结构可以手工设计，亚100纳米工艺通常需要设计工程师使用精细复杂的电子设计自动化(EDA)工具将方法和工艺算法直接转换为电路结构。并因此，芯片设计人员通常还必须使用EDA工艺确认芯片设计的可制造性和可接受的成品率优化。
设计规则检查(DRC)意指由EDA确定特定的芯片设计是否满足一系列被称为设计规则的推荐参数。DRC的主要目的在于为设计实现高的整体成品率和可靠性。如果违反了设计规则，则设计可能不能实现功能。
然而，传统的芯片设计技术可能并入不在芯片设计人员控制范围内的设计后制造步骤。这些步骤可能会给芯片制造工艺增加额外的成本和时间，使DRC所规定的或者可允许的电感器制造性能和成品率劣化。因此，在设计的物理验证过程中必须运行计算密集的DRC例程以验证芯片性能和成品率。
发明内容
本发明的诸方面致力于解决现有技术的至少一个不足。
根据本发明的一个方面，提供了一种半导体结构以及设计和制造方法，该半导体结构包括多个间隔的亚100纳米平行金属线，该金属线被设置于电介质表面上并且连接第一和第二电感器端口。该线每一均具有宽度和截面面积，每个线与相邻的线由间距间隙隔开，每一均是设计规则检查规则的函数。
在一个方面，设计规则检查规则包括化学机械平整化(planarization)金属比例规则。在另一方面，多个线宽度、截面面积和间距间隙定义了80％金属对20％电介质表面的金属密度比例。
在一个方面，多个线宽度、截面面积和间距间隙在整个电感器长度上是恒定的。在另一方面，电感器是在配置用于10GHz射频的互补金属氧化物半导体的顶部化学机械平整化金属层中形成的。在另一方面，每个线具有侧壁，该侧壁具有侧壁高度，并且其中间距间隙之和小于线内部侧壁高度之和。
在一个示例中，每个线宽度大于或等于约0.8微米并且小于或等于约8微米，并且其中每个间距间隙大于或等于约0.8微米。在另一示例中，多个线具有从第一个最内侧的线到最后的最外侧的线逐渐变大的线宽度。在一个方面，多个线可以进一步包括多个连接器线，每个连接器线连接至少两个间隔的平行的线。
在一个方面，提供了一种通过以下步骤形成半导体电感器的方法：使用电子设计自动化工具将亚100纳米工艺金属线的高度、宽度和线间距尺寸确定作为设计规则检查规则的函数，以及根据规定的尺寸在第一和第二端口之间在电介质基板上形成多个间隔的平行金属线。在一个方面，规定线高度、宽度和线间距尺寸包括选择线高度、宽度和线间距尺寸中的至少一个以使芯片成品率、芯片性能、芯片可制造性和电感器Q因子参数中的一个或多个优化。在一个方面，多个间隔的平行金属线具有侧壁高度，并且线被形成为其中间距间隙之和小于线内部侧壁高度之和。
还提供了一种方法，包括：产生计算机可执行程序代码；将产生的程序代码存储在计算机可读介质上；以及提供待部署(deploy)在计算机系统并且在计算机系统上执行的该程序代码。该程序代码包括指令，当在计算机系统上执行该指令时，该指令使计算机系统将亚100纳米金属线的高度、宽度和线间距尺寸确定作为设计规则检查规则的函数，并且根据规定的高度、宽度和线间距尺寸在基板上形成多个间隔的平行金属线。在一个方面，设计规则检查规则包括化学机械平整化金属比例规则和程序代码，当在计算机上执行该程序代码时，该程序代码使计算机规定多个线宽度、截面面积和间距间隙，以符合金属比例规则。在另一方面，该程序代码使计算机选择线高度、宽度和线间距尺寸中的至少一个以使选自芯片成品率、芯片性能、可制造性和电感器Q因子中的参数优化。
附图说明
现将通过参考附图并仅作为示例描述本发明的实施例，在附图中：
图1是在半导体上形成的传统的现有技术电感器的示意性图示。
图2是根据本发明的高性能RF CMOS结构的示意性侧视图示。
图3和3A是根据本发明的电感器的示意性图示。
图4是沿所示线截取的图3和3A的电感器的截面视图。
图5是根据本发明的另一电感器的一部分的示意性图示。
图6是根据本发明的另一电感器的一部分的示意性图示。
图7是根据本发明的另一电感器的一部分的示意性图示。
图8是适于与本发明一同使用的计算机系统的示意性图示。
本发明可以采用多种元件和元件配置以及多种步骤和步骤配置的形式。附图仅用于示出本发明的典型实施例，不应被视为对本发明范围的限制。而且，附图没有必要依比例绘制，并且仅是示意性的表示，并不用于绘出本发明的具体参数。在附图中，相同的数字表示相同的元件。
具体实施方式
在阅读和理解下面的详细描述之后，本领域的普通技术人员将认识到本发明的进一步的方面。
为了简便起见，本发明的详细描述具有以下部分：
I.一般描述；和
II.计算机化的实现方案
I.一般描述
图1是在第一端口14和第二端口16之间在互补金属氧化物半导体(CMOS)半导体电介质材料层12上由单个线形成的传统的亚100nm电感器10的示意性图示。该电感器是无源元件，通常并入到用于高性能射频(RF)应用的半导体电路结构中。
电感器10的电感值取决于其长度L 40，并且电感器10的品质取决于电感器金属线结构的电阻，该电阻又取决于其宽度20。较大的宽度20通常降低电感器10的电阻。为了提供高的Q因子，通常优选的是，通过提供大的宽度20来降低电感器10的电阻。然而，在某些高性能RF应用中，具有足以产生所需电阻的宽度的实心条状电感器10不能遵守一个或多个DRC设计规则，所述DRC设计规则特别是包括CMP工艺金属比例。
更具体地，为了通过EDA技术设计和生产满足亚100nm芯片制造成品率目标的电感器10，通常需要应用复杂的DRC规则例程。DRC例程可以针对工艺限制修改现有特征、插入新特征、和/或检查整个设计。尽管DRC步骤可能不能证实设计将正确操作，但是DRC规则通常被构造来验证结构满足对于给定设计类型和工艺技术的工艺限制。
IC设计中的一个DRC工艺限制是化学机械平整化(CMP)金属填充密度或比例。CMP也可被称为化学机械抛光(polishing)，是一种在半导体制造中使用的用于使片上电感器形成过程中使用的半导体基板的顶表面平整化的技术。用于亚100nm CMOS结构的CMP工艺的DRC规则通常需要80％金属/20％金属间(inter-metal)电介质材料12的电感器10金属层密度比。因此，实心电感器10必须被进一步处理以便于符合DRC CMP工艺要求。
一个传统的方法是通过设计后“打孔(cheesing)工艺”步骤移除部分的单同质金属线电感器10，其中电感器金属的离散的块被移除以在电感器10中生成多个孔22。因此，多个孔22将打孔的电感器10的金属/氧化物比例从实心金属线的100％的比例减少到所需的80％金属/20％氧化物的比例。
然而，传统的设计后“打孔工艺”技术呈现出一些问题。在一个方面，多个电感器孔22定义了阵列图案24，该阵列图案24在高的RF频率下对电感器的电阻有影响。在高的操作频率下，诸如10GHz，亚100纳米芯片电感器呈现出根据具体阵列图案而沿电感器10的长度L 40变化的电阻值。沿具有不同数目的孔22的电感器的长度L40，较高数目的孔22将呈现出相比于另一点不同的电阻和Q因子性能。
打孔步骤还给芯片制造工艺增加了额外的成本和时间，使电感器的制造性能和成品率劣化。而且，设计后“打孔步骤”形成了不在芯片设计人员控制范围内的阵列图案24。随机的阵列图案24可能引起电感器10的预期的Q因子的随机扰动，这可能导致电感器10的品质Q因子低于电路设计人员预期的和/或规定的性能。因此，必须针对打孔电感器10运行在计算上昂贵的DRC金属比例测试，这显著地降低了制造效率。
现在参考图2，提供了根据本发明的高性能RF集成电路芯片(IC)200的示意性侧视图示，该IC 200具有两个区域：(生产)线前端(FEOL)202和线后端(BEOL)204。FEOL和BEOL通常意指相对于芯片制造阶段的芯片级(level)。FEOL 202包括早期工艺晶体管元件阶段结构，例如通过与之相关的掺杂剂扩散和注入、栅极膜溅射、氧化和构图步骤形成的那些结构。本示例提供了硅和多晶硅晶体管元件层212、214以及位于BEOL第一金属层218和多晶硅层214之间的钨接触(CA)216。然而，根据本发明可以实践其他的FEOL结构和配置。
BEOL包括金属化结构和互连与通孔(via)(平面互连之间的垂直互连)以及相关联的用于电气隔离、电介质(用于电容)、扩散阻挡和机械钝化(特别地，为了防止由于电迁移和应力迁移引起的互连失效)的非导电淀积和生长(例如，聚合物、玻璃、氧化物、氮化物和氧氮化物)。在本示例中，BEOL 204包括由电介质材料层240、242、244、246、248、250、252隔开的八个(8)金属化层218、220、224、226、228、230、232、234，每个电介质材料层包括使相邻金属层电气连接的通孔或者其他互连结构(未示出)。金属层朝向该结构的顶部逐渐变大，其中底部四个金属层218、220、224、226具有第一金属厚度222，中间的两个层228、230具有约两倍于第一金属厚度222的第二金属厚度262，并且顶部两个层232、234具有约两倍于第二金属厚度262的第三金属厚度264。然而，应当理解，根据本发明可以实践其他的BEOL结构和配置。
现在参考图3，在第一端口314和第二端口316之间在顶部电介质材料层252上的顶部CMP工艺金属层343处，形成根据本发明的多线电感器300。优选的是将电感器300安置在最大的顶部金属层232、234中的一个或两者中，这是因为较大的金属层使得比起在其他较小的金属层218、220、224、226、228、230中形成的相同宽度320的电感器(未示出)能够实现较低的电阻值和较高的Q因子。而且，使用顶部层234在制造芯片200中也是最有效率的。然而，电感器300可以在一个或多个所述其他的层218、220、224、226、228、230中形成，并且本发明不限于当前讨论的实施例200。此外，在某些实施例中，电感器300可以在金属层218、220、224、226、228、230、232、234中的两个的平行结构中形成；例如，两个顶部层234/232或者两个中间层230/228。
参考图3A和4，电感器300包括顶部电介质材料层252上的平行间隔(332)的多个(328)细线电感器330。每个线330具有原始金属线的高度412，该高度通常是顶部金属层234的厚度264。然而，也可以实践不同于原始金属层厚度264的其他线高度412。特定的分离线330的高度和宽度尺寸412、420和间距332由设计人员规定为DRC规则的函数。
在高频下，RF芯片电感器呈现出“趋肤效应(skin effect)”，其中高频交流(AC)信号在电感器表面421、424、426附近行进通过电感器300，而不是均匀地通过整个电感器线330。因此，在10吉赫兹下，由于趋肤效应，相比于电感器金属线330的内部和核心，RF电磁波更多地沿表面421、424、426行进。因此，尽管对于共同的宽度320和20，分离线电感器300中的总的传导金属体积相比于传统电感器10的实心线部分50下降，但是实际的RF传导表面由于增加的分离线侧壁表面426而增加，其中间隙区域中的内部侧壁高度定义了大于总间隙宽度的总金属表面截面面积。因此，多线电感器300的有效RF电阻小于传统的实心线电感器10，并且提高了与导体线电阻成反比的品质因子Q。尽管本示例在约10吉赫的兹频率范围内提供了优点，但是本发明可以在其他的RF CMOS应用频率范围内实践并且提供优点。
更具体地，对于共同的电感器宽度20和320，相比于线电感器10的实心部分截面50所提供的金属表面截面宽度，电感器300可以提供更大的金属表面截面宽度。沿宽度320的金属表面截面宽度由总共五个顶部线表面424宽度420和八个内部侧壁表面426和两个外部边缘壁表面421高度所定义。因此，在相邻的电感器条状线330之间的间距332之和小于内部侧壁高度412之和的情况中，沿图4中示出的截面的总的电感器300的金属表面宽度大于实心截面50处的电感器10的表面宽度，并且因此对于相同的宽度20、320，电感器300提供了比传统的电感器10的实心线部分50大的传导金属表面，由此通过趋肤效应在高的RF频率下具有较低的电阻。
而且，通过规定在长度L 340上的恒定高度和宽度412、420和间距332，芯片设计人员可以沿电感器300的整个长度L 340提供恒定的趋肤效应电阻性能。这可以与传统的电感器10形成对比，在传统的电感器10中，在通过由不在芯片设计人员控制范围内的设计后打孔技术产生多个孔22的生成之后，传统的电感器10仅符合高性能RF CMP设计规则。并且由于打孔的阵列图案24不能沿电感器10的长度L40提供一致的截面表面面积尺寸，因此沿电感器10表面的有效电阻依赖于出现在任何特定截面位置中的孔22的数目或者其部分而变化，导致了沿电感器10的长度L 40的不同的电阻值。由不规则的阵列图案24引起的沿传统的打孔电感器10的长度L 40的不同表面面积还引起了电感器电阻的扰动，并且在RF信号沿电感器10行进时降低了电感器10的整体Q因子。
由于分离线330的宽度420和间距332被设计为可应用的DRC设计规则的函数，因此不需要执行用于确定电感器300的设计是否满足CMP比例的计算上昂贵的设计后CMP比例规则执行例程，由此提供了用于减少工艺后验证步骤的芯片生产和成本效率。而且，通过避免传统电感器10的制造中所需的设计后打孔工艺步骤，电感器300具有优于传统电感器10的均匀性，而传统电感器10的物理属性由满足CMP比例所需的设计后打孔工艺随机调制。这还使电感器300能够提供优于传统打孔电感器10所提供的模型-硬件相关性。
因此，在其初始设计过程中电感器300具有由专门用于适当的芯片成品率和性能参数的DRC CMP比例规则所控制的金属面积密度。在一个方面，金属线宽度420和线间距332处于DRC规则检查范围内，在设计过程中最大和最小金属线宽度420和最小线间距332被规定为DRC规则的函数。在一个示例中，符合亚100nm DRC设计规则(包括用于10GHz应用的CMP比例)的电感器300，具有最小约0.8微米和最大约8微米的分离线330宽度420、约0.8微米的最小金属线间距332。
在另一方面，可以选择金属线330的宽度420和金属线间距332，来针对给定的规定电感器值、工艺设计规则和/或CMP比例要求，获得最高的Q因子和/或最低的射频电阻。通过将分离线间距332减少到规定的最小值，并且通过使总的电感器300传导金属表面(侧壁和边缘壁高度412与顶部表面宽度420之和)最大化，DRC规则可用于使品质因子Q优化。在另一实施例中，分离线间距330可以受到CMP设计规则中规定的最小电感器金属线宽度320的下限限制，例如，为使成品率、性能和/或可制造性优化。在另一实施例中，优化的分离线宽度420被确定作为最大允许金属线宽度320和CMP比例要求的函数。
通常优选的是，将第一和第二电感器端口314、316放置为相互邻近。因此，电感器300通常具有八角形的形状，该形状提供长的整体电感器长度L 340(并且由此提供与长度L 340成比例的对应的电感值)，同时使得仍能实现第一和第二端口314、316的相互邻近的设置并由间距342隔开。然而，应当理解，可以实践其他的电感器300的形状和配置，并且本发明不限于所图示的八角形形状。
多线结构300的另一优点在于提高的冗余性。因此，在一个或多个单独线330失效的情况中，诸如在BEOL短路和开路的情况中，其他线330保持可操作并且可以通过其平行配置进行信号传输。
图5图示了根据本发明的适用于电感器300的可替换的多线电感器结构部分500。再一次的，在第一和第二电感器端口314、316之间提供多个平行的细电感器线530。新特征在于，线530还由多个正交的细连接器线532连接。如上文一般描述的，平行的细电感器线530和正交的细连接器线532的数目和尺寸取决于一个或多个可应用的设计规则；例如，在用于10吉赫兹RF CMOS应用的一个实施例中，在电感器500的设计和形成中遵循CMP 80％金属/20％插入氧化物的比例要求。
电感器结构500提供了优于分离的平行线电感器300的额外的冗余性优点。由于每个正交的细连接器线532连接到所有平行的细电感器线530，因此在诸如短路或开路导致的电感器线530失效的情况中，每个平行的细电感器线530可以用作任何其他平行的细电感器线530或其某些部分的备份。因此，如果线530a的部分540失效，则一个或多个线530b～530f可以通过受连接器线532a和532b影响的每个电气连接承载沿线530a行进的信号信息。
图6图示了根据本发明的适用于电感器300的另一可替换的多线电感器结构600，其中在第一和第二电感器端口314、316之间提供多个平行的细电感器线630，并且每个线630中的两个或多个通过多个正交的细连接器线632、634中的一个或多个连接。在本实施例中，示出了多个双线连接器632和至少一个三线连接器634，但也可以实践其他的数目和连接器线，诸如一个或多个三线、四线、五线和/或全部六线连接器(未示出)。再一次地，平行的细电感器线630和正交的细连接器线632、634的数目和尺寸取决于可应用的设计规则，诸如用于10吉赫兹RF CMOS的CMP 80％金属/20％插入氧化物的比例要求。尽管电感器结构600由于较少的平行电感器线630互连，不能提供与电感器结构500相同级别的冗余性优点，但是其仍然提供优于分离线电感器300的额外的冗余性优点。
图7图示了根据本发明的适用于电感器300的另一可替换的多线电感器结构700，其中如所示出的，平行电感器线723～740分别具有不同的线宽度712～720，并且分别由间距间隙702～708隔开。再一次地，每个分离线宽度712～720和间距间隙702～708被设计为可应用的DRC设计规则的函数。电感器700通过逐渐增加外侧线的宽度712～720提供额外的Q因子优化，其中最外侧的线740具有最大宽度720。
II.计算机化实现方案
现在参考图8，还可以通过提供要由计算机系统802(例如使用上文描述的EDA工具的计算机系统802)执行的程序的形式实践本发明。因此，根据本发明的程序可以存储在计算机可读存储介质804上和/或可以通过一个或多个传输介质806、808访问。
为此，计算机可读/可用介质包括实现本发明的多种工艺步骤中的每个步骤的程序代码。应当理解，术语“计算机可读介质”或者“计算机可用介质”包括程序代码的任何类型的物理实施方式中的一个或多个。特别地，计算机可读/可用介质可以包括在一个或多个便携式存储产品(例如，光盘、磁盘、磁带等)上，在计算设备的一个或多个数据存储部分，诸如存储器803、805和/或存储系统804(例如，硬盘、只读存储器、随机存取存储器、缓冲存储器等)上具体化的程序代码，和/或(例如，在程序代码的有线/无线电子分送的过程中)在网络上行进的数据信号(例如，传播信号)。
说明性而非详尽性的存储介质示例包括易失性存储器结构以及RAM和ROM结构，但是本发明不限于此。在一个操作方面，程序代码可以通过硬盘驱动器或者CD-ROM读取装置805读取并且存储在计算机系统802中的闪速ROM 803等中，以便于执行。此外，程序传送装置806可以使用传输介质，诸如网络808，向计算机系统802提供程序；在某些示例中，程序可以驻留在远程计算机源810上。至于程序传送装置806，具有用于存储程序的计算机存储器803、804和用于经由网络808向计算机系统802或者存储器803、804提供程序的程序传送手段806就足够了。
应当理解，计算机系统802的实施例包括独立的和联网的计算机和多方(multi-part)计算机系统。更具体地，图8被提供用于示范本发明可以在网络环境(例如，因特网、广域网(WAN)、局域网(LAN)、虚拟私有网络(VPN)等)中实现，或者在独立的计算机系统上实现，等等。在前者的情况中，可以经由多种类型的通信链路的组合发生遍及网络的通信。例如，通信链路可以包括可寻址的连接，该连接可以利用有线和/或无线传输方法的任何组合。在经由因特网发生通信的情况中，可以通过传统的基于TCP/IP套接字(socket)的协议提供连接性，并且可以利用因特网服务提供商来建立针对因特网的连接性。而且，计算机系统802用于示范图8中示出的实现方案的某些或所有部件可以由服务提供商部署、管理、服务等，该服务提供商为他人提供服务以实现、部署和/或执行本发明的功能。
计算机系统802仅仅是用于实现本发明的多种类型的计算机基础结构的图示。例如，在一个实施例中，计算机系统802包括在网络上通信以执行本发明的多种工艺步骤的两个或多个计算设备(例如，服务器集群)。而且，计算机系统802仅仅是可以包括许多种硬件组合的多种可行的计算机系统的代表。为此，在其他实施例中，计算机系统802可以包括：包括用于执行特定功能的硬件和/或计算机程序代码的任何专用的计算产品、包括专用和通用硬件/软件的组合的任何计算产品，等等。在每种情况中，可以分别使用标准的编程和工程技术生成程序代码和硬件。而且，I/O接口808可以包括用于与一个或多个外部设备810交换信息的任何系统。而且，应当理解，计算机系统802中可以包括图8中未示出的一个或多个额外的部件(例如，系统软件、数学协处理单元等)。
存储系统804可以是能够在本发明下提供信息存储的任何类型的系统(例如，数据库)。为此，存储器系统804可以包括一个或多个存储设备，诸如磁盘驱动器或光盘驱动器。在另一实施例中，存储系统804包括分布在例如局域网(LAN)、广域网(WAN)或者存储区域网(SAN)(未示出)上的数据。此外，尽管没有示出，但是额外的部件，诸如高速缓存存储器、通信系统、系统软件等可以并入到计算机系统802中。
在另一实施例中，本发明提供了一种商业方法，该方法基于订购、广告和/或费用执行本发明的工艺步骤。即，诸如解决方案集成商的服务提供商可以提供设计和/或制造的条状(striped)电感器。在该情况中，服务提供商可以生成、维护、支持计算机基础结构等等，诸如为一个或多个客户执行本发明的工艺步骤的计算机基础结构802。作为回报，服务提供商可以在订购和/或费用协议下向客户收取报酬，和/或服务提供商可以根据向一个或多个第三方的广告内容销售收取报酬。
在另一实施例中，本发明提供了一种用于管理会议呼叫的计算机实现的方法。在该情况中，可以提供诸如计算机基础结构802的计算机基础结构，并且可以获得(例如，生成、购买、使用、修改等)用于执行本发明的工艺步骤的一个或多个系统并且将其部署到计算机基础结构。为此，系统的部署可以包括如下中的一个或多个：(1)自计算机可读介质804将程序代码安装在计算设备802上；(2)将一个或多个计算设备(未示出)添加到计算机基础结构802；和(3)并入和/或修改一个或多个计算机基础结构802的现有系统以使计算机基础结构802能够执行本发明的工艺步骤。
如此处使用的，应当理解术语“程序代码”和“计算机程序代码”是同义的，并且表示用于使具有信息处理能力的计算设备直接地或者在如下任一或两个步骤之后执行特定功能的指令集的任何表达(通过任何语言)、代码或注解：(a)转换为另一语言、代码或注解；和/或(b)以不同材料形式再现。为此，程序代码可以具体化为下列中的一种或多种：应用程序/软件程序、组件软件/函数库、操作系统、用于特定计算的基础I/O系统/驱动器、和/或I/O设备等。
尽管此处描述了本发明的优选实施例，但是可以进行设计上的变化，并且这些变化对于电感器领域的技术人员以及其他领域的技术人员将是显而易见的。应当理解，本发明不限于上文讨论的亚100nmCMOS电感器示例，而是可以应用于使用光刻和BEOL堆叠制造技术的其他半导体技术。说明性的而非详尽性的示例包括SiGe、双极型和III-VI半导体结构和制造方法。而且，尽管上文讨论的纳米光刻技术典型地包含铜CMP工艺，但是电感器线可由多种金属材料形成，说明性地而非详尽性地，包括铝和其他半导体金属层材料。也可以实践不同于上文讨论的CMP工艺金属密度比例。并且尽管本示例讨论了10GHz应用，但是本发明将在更高频率的亚100nm半导体应用中提供改善的DRC响应设计、成品率和性能优点，例如通过在高于10GHz至约100GHz的操作频率下通过改善的趋肤效应行为为多线电感器提供更好的电感器Q性能。
权利要求书(按照条约第19条的修改)
1.一种亚100纳米工艺半导体电感器，包括多个间隔的平行金属线，所述金属线设置于电介质表面上并且以环的形式将第一电感器端口连接到第二电感器端口；
所述线每一均具有宽度和截面面积，每个线与相邻的线通过间距间隙而间隔开；其中所述多个线具有从第一个最内侧的线到最后的最外侧的线逐渐变大的线宽度。
2.如权利要求1所述的电感器，其中所述多个线宽度、截面面积和间距间隙是设计规则检查规则的函数。
3.如权利要求2所述的电感器，其中所述设计规则检查规则包括化学机械平整化金属比例规则。
4.如权利要求3所述的电感器，其中所述多个线宽度、截面面积和间距间隙定义了80％金属对20％电介质表面的金属密度比例。
5.如权利要求1所述的电感器，其中所述多个线宽度、截面面积和间距间隙在总的电感器长度上是恒定的。
6.如权利要求1所述的电感器，其中所述电感器是在配置用于10GHz射频的互补金属氧化物半导体的顶部化学机械平整化金属层中形成的。
7.如权利要求1所述的电感器，其中每个所述线具有在间隙区域中的内部侧壁，所述内部侧壁每一均具有内部侧壁高度，并且其中所述间距间隙之和小于所述内部侧壁高度之和。
8.如权利要求1所述的电感器，其中每个线宽度大于或等于约0.8微米并且小于或等于约8微米，并且其中每个间距间隙大于或等于约0.8微米。
9.如权利要求1所述的电感器，其中所述多个线进一步包括多个连接器线，每个连接器线连接所述间隔的平行的线中的至少两个。
10.一种用于形成半导体电感器环的方法，包括以下步骤：
使用电子设计自动化工具将亚100纳米工艺金属线的高度、宽度和线间距尺寸确定作为设计规则检查规则的函数；以及
根据所确定的高度、宽度和线间距尺寸在第一和第二端口之间在电介质基板上形成多个间隔的平行金属线；其中所述多个线具有从第一个最内侧的线到最后的最外侧的线逐渐变大的线宽度。
11.如权利要求10所述的方法，其中所述设计规则检查规则包括化学机械平整化金属比例规则，并且进一步包括形成所述多个线宽度、截面面积和间距间隙以符合所述金属比例规则的步骤。
12.如权利要求11所述的方法，其中所述确定所述线高度、宽度和线间距尺寸的步骤进一步包括选择所述线高度、宽度和线间距尺寸中的至少一个以使选自芯片成品率、芯片性能、芯片可制造性和电感器Q因子中的参数优化的步骤。
13.如权利要求11所述的方法，进一步包括以下步骤：
将每个所述线宽度选择为大于或等于约0.8微米并且小于或等于约8微米；以及
将每个所述间距间隙选择为大于或等于约0.8微米。
14.如权利要求11所述的方法，进一步包括以下步骤：
根据所述规定的高度、宽度和线间距尺寸，形成多个连接器线，每个连接器线连接所述间隔的平行的线中的至少两个。
15.如权利要求11所述的方法，其中所述形成所述多个间隔的平行金属线的步骤进一步包括以下步骤：
形成具有在间隙区域中的内部侧壁的所述线，所述内部侧壁每一均具有内部侧壁高度，其中所述间距间隙之和小于所述内部侧壁高度之和。
16.一种方法，包括：
产生计算机可执行程序代码；
将所产生的程序代码存储在计算机可读介质上；以及
提供要部署于计算机系统并在所述计算机系统上执行的所述程序代码；所述程序代码包括指令，当在所述计算机系统上执行时，所述程序代码使计算机系统执行如权利要求10～15中任一项所述的步骤。
17.一种部署用于形成半导体电感器的应用程序的方法，包括：
提供计算机基础结构，所述计算机基础结构操作用于执行如权利要求10～15中任一项所述的步骤。

Claims (21)

1.一种亚100纳米工艺半导体电感器，包括多个间隔开的平行金属线，所述金属线设置于电介质表面上并且将第一电感器端口连接到第二电感器端口；
所述线每一均具有宽度和截面面积，每个线与相邻的线通过间距间隙而间隔开。
2.如权利要求1所述的电感器，其中所述多个线宽度、截面面积和间距间隙是设计规则检查规则的函数。
3.如权利要求1所述的电感器，其中所述设计规则检查规则包括化学机械平整化金属比例规则。
4.如权利要求3所述的电感器，其中所述多个线宽度、截面面积和间距间隙定义了80％金属对20％电介质表面的金属密度比例。
5.如权利要求1所述的电感器，其中所述多个线宽度、截面面积和间距间隙在总的电感器长度上是恒定的。
6.如权利要求1所述的电感器，其中所述电感器是在配置用于10GHz射频的互补金属氧化物半导体的顶部化学机械平整化金属层中形成的。
7.如权利要求1所述的电感器，其中每个所述线具有在间隙区域中的内部侧壁，所述内部侧壁每一均具有内部侧壁高度，并且其中所述间距间隙之和小于所述内部侧壁高度之和。
8.如权利要求1所述的电感器，其中每个线宽度大于或等于约0.8微米并且小于或等于约8微米，并且其中每个间距间隙大于或等于约0.8微米。
9.如权利要求1所述的电感器，其中所述多个线具有从第一个最内侧的线到最后的最外侧的线逐渐变大的线宽度。
10.如权利要求1所述的电感器，其中所述多个线进一步包括多个连接器线，每个连接器线连接所述间隔的平行的线中的至少两个。
11.一种用于形成半导体电感器的方法，包括以下步骤：
使用电子设计自动化工具将亚100纳米工艺金属线的高度、宽度和线间距尺寸确定作为设计规则检查规则的函数；以及
根据所确定的高度、宽度和线间距尺寸在第一和第二端口之间在电介质基板上形成多个间隔的平行金属线。
12.如权利要求11所述的方法，其中所述设计规则检查规则包括化学机械平整化金属比例规则，并且进一步包括形成所述多个线宽度、截面面积和间距间隙以符合所述金属比例规则的步骤。
13.如权利要求12所述的方法，其中所述确定所述线高度、宽度和线间距尺寸的步骤进一步包括选择线高度、宽度和线间距尺寸中的至少一个以使选自芯片成品率、芯片性能、芯片可制造性和电感器Q因子中的参数优化的步骤。
14.如权利要求12所述的方法，进一步包括以下步骤：
将每个线宽度选择为大于或等于约0.8微米并且小于或等于约8微米；以及
将每个间距间隙选择为大于或等于约0.8微米。
15.如权利要求12所述的方法，进一步包括以下步骤：
根据所规定的高度、宽度和线间距尺寸，形成多个连接器线，每个连接器线连接所述间隔的平行的线中的至少两个。
16.如权利要求12所述的方法，其中所述形成所述多个间隔的平行金属线的步骤进一步包括以下步骤：
形成具有在间隙区域中的内部侧壁的所述线，所述内部侧壁每一均具有内部侧壁高度，其中所述间距间隙之和小于所述内部侧壁高度之和。
17.如权利要求12所述的方法，其中所述形成所述多个间隔的平行金属线的步骤包括：形成具有从第一个最内侧的线到最后的最外侧的线逐渐变大的线宽度的所述线。
18.一种方法，包括：
产生计算机可执行程序代码；
将所产生的程序代码存储在计算机可读介质上；以及
提供要部署于计算机系统并在所述计算机系统上执行的所述程序代码；所述程序代码包括指令，当在所述计算机系统上执行时，所述程序代码使计算机系统：
将亚100纳米工艺金属线的高度、宽度和线间距尺寸确定作为包括化学机械平整化金属比例规则的设计规则检查规则的函数；以及
使工艺设备根据所确定的高度、宽度和线间距尺寸在基板上形成多个间隔的平行金属线。
19.如权利要求18所述的方法，其中当在所述计算机上执行所述程序代码时，所述程序代码使所述计算机确定所述线高度、宽度和线间距尺寸中的至少一个以使选自芯片成品率、芯片性能、可制造性和电感器Q因子中的参数优化。
20.一种部署用于形成半导体电感器的应用程序的方法，包括：
提供计算机基础结构，所述计算机基础结构操作用于：
将亚100纳米工艺金属线的高度、宽度和线间距尺寸确定作为包括化学机械平整化金属比例规则的设计规则检查规则的函数；以及
使工艺设备根据所确定的高度、宽度和线间距尺寸在基板上形成多个间隔的平行金属线。
21.如权利要求20所述的方法，其中所述计算机基础结构操作用于确定所述线高度、宽度和线间距尺寸中的至少一个以使选自芯片成品率、芯片性能、可制造性和电感器Q因子中的参数优化。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104661452A (zh) * 2013-11-25 2015-05-27 三星电机株式会社 印刷电路板
CN106886623A (zh) * 2015-12-15 2017-06-23 台湾积体电路制造股份有限公司 用于设计具有布局前rc信息的集成电路的系统
CN111933524A (zh) * 2020-08-19 2020-11-13 泉芯集成电路制造(济南)有限公司 电连接组件及其制备方法和半导体器件

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504705B2 (en) * 2006-09-29 2009-03-17 International Business Machines Corporation Striped on-chip inductor
CN101814485B (zh) * 2009-02-23 2012-08-22 万国半导体股份有限公司 具堆栈式电感和ic芯片的小型功率半导体封装及方法
WO2010098139A1 (ja) 2009-02-27 2010-09-02 エプソントヨコム株式会社 弾性表面波共振子、弾性表面波発振器、及び電子機器
US8736021B2 (en) 2009-05-15 2014-05-27 X-Fab Semiconductor Foundries Ag Semiconductor device comprising a metal system including a separate inductor metal layer
KR102443836B1 (ko) * 2009-09-17 2022-09-15 사이오닉스, 엘엘씨 감광성 이미징 장치 및 이와 관련된 방법
JP5678486B2 (ja) 2010-06-17 2015-03-04 セイコーエプソン株式会社 弾性表面波共振子、弾性表面波発振器および電子機器
JP5934464B2 (ja) 2010-08-26 2016-06-15 セイコーエプソン株式会社 弾性表面波共振子、および弾性表面波発振器、ならびに電子機器
JP2012060422A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060418A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060420A (ja) * 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060419A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
JP2012060421A (ja) 2010-09-09 2012-03-22 Seiko Epson Corp 弾性表面波デバイス、電子機器及びセンサー装置
US8957523B2 (en) * 2013-01-10 2015-02-17 Globalfoundries Singapore Pte. Ltd. Dielectric posts in metal layers
US9177709B2 (en) 2013-09-05 2015-11-03 Globalfoundries Inc. Structure and method for high performance multi-port inductor
US9214429B2 (en) * 2013-12-05 2015-12-15 Stmicroelectronics, Inc. Trench interconnect having reduced fringe capacitance
US20150162277A1 (en) 2013-12-05 2015-06-11 International Business Machines Corporation Advanced interconnect with air gap
JP7283127B2 (ja) * 2019-02-27 2023-05-30 Tdk株式会社 コイル部品

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128324A (ja) * 1991-11-07 1993-05-25 Mitsubishi Electric Corp 非接触カード、非接触カード用端末機及び非接触伝送システム
JP3359099B2 (ja) * 1993-07-21 2002-12-24 日本電信電話株式会社 薄膜インダクタおよび薄膜トランス
US5559360A (en) * 1994-12-19 1996-09-24 Lucent Technologies Inc. Inductor for high frequency circuits
US5861647A (en) * 1996-10-02 1999-01-19 National Semiconductor Corporation VLSI capacitors and high Q VLSI inductors using metal-filled via plugs
FI971180A (fi) 1997-03-20 1998-12-23 Micronas Oy Stripe-line-kela
US6885275B1 (en) * 1998-11-12 2005-04-26 Broadcom Corporation Multi-track integrated spiral inductor
US6383916B1 (en) * 1998-12-21 2002-05-07 M. S. Lin Top layers of metal for high performance IC's
US6455915B1 (en) * 2000-05-30 2002-09-24 Programmable Silicon Solutions Integrated inductive circuits
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
JP2002169851A (ja) * 2000-12-04 2002-06-14 Agilent Technologies Japan Ltd 電気回路の測定方法及び測定装置、電気回路の設計方法及び設計装置、電気回路の測定方法を記録した記録媒体、並びに電気回路の設計方法を記録した記録媒体
JP2003045722A (ja) * 2001-08-01 2003-02-14 Sony Corp インダクタ素子、および、インダクタ素子を用いた集積回路
US7136796B2 (en) * 2002-02-28 2006-11-14 Timbre Technologies, Inc. Generation and use of integrated circuit profile-based simulation information
JP4469539B2 (ja) * 2002-03-20 2010-05-26 株式会社リコー 半導体集積回路装置の製造方法
JP4307022B2 (ja) * 2002-07-05 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体装置の設計方法、半導体装置の設計プログラム及び半導体装置の設計装置
JP3614412B2 (ja) * 2002-07-26 2005-01-26 沖電気工業株式会社 配線層構造及びその形成方法
US7007258B2 (en) * 2003-06-13 2006-02-28 Sun Microsystems, Inc. Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout
US20050001708A1 (en) * 2003-06-23 2005-01-06 Kesling Dawson W. Dummy metal filling
US7155689B2 (en) * 2003-10-07 2006-12-26 Magma Design Automation, Inc. Design-manufacturing interface via a unified model
US7096447B1 (en) * 2003-10-15 2006-08-22 Sun Microsystems, Inc. Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout
US20050114808A1 (en) * 2003-11-24 2005-05-26 Mcbride John G. Framework for accurate design rule checking
JP2005183467A (ja) * 2003-12-16 2005-07-07 Matsushita Electric Ind Co Ltd インダクタ装置
US7716611B2 (en) * 2004-11-13 2010-05-11 Mentor Graphics Corporation Logic injection
US7979820B1 (en) * 2005-10-24 2011-07-12 Cadence Design Systems, Inc. Temporal replicant simulation
US7380227B1 (en) * 2005-10-28 2008-05-27 Sun Microsystems, Inc. Automated correction of asymmetric enclosure rule violations in a design layout
JP4647484B2 (ja) * 2005-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US8373429B2 (en) * 2006-03-07 2013-02-12 Steven Slupsky Method and apparatus for interrogating an electronic component
KR101387085B1 (ko) * 2006-03-07 2014-04-18 스캐니메트릭스 인크. 전자 구성요소에 문의하기 위한 방법 및 장치
US7890901B2 (en) * 2006-03-24 2011-02-15 International Business Machines Corporation Method and system for verifying the equivalence of digital circuits
US7519929B2 (en) * 2006-06-23 2009-04-14 Sun Microsystems, Inc. Method and computer program product for interlayer connection of arbitrarily complex shapes under asymmetric via enclosure rules
WO2008016089A1 (fr) * 2006-08-01 2008-02-07 Nec Corporation Élément inducteur, procédé de fabrication d'élément inducteur et dispositif à semi-conducteur sur lequel est monté l'élément inducteur
US7504705B2 (en) * 2006-09-29 2009-03-17 International Business Machines Corporation Striped on-chip inductor
US7565638B2 (en) * 2006-11-21 2009-07-21 Sun Microsystems, Inc. Density-based layer filler for integrated circuit design
US8060846B2 (en) * 2007-04-04 2011-11-15 Advanced Micro Devices, Inc. Inductance mitigation through switching density analysis
CA2623257A1 (en) * 2008-02-29 2009-08-29 Scanimetrics Inc. Method and apparatus for interrogating an electronic component
US8193893B2 (en) * 2008-03-26 2012-06-05 International Business Machines Corporation Inductor having opening enclosed within conductive line and related method
US8086981B2 (en) * 2008-09-10 2011-12-27 Cadence Design Systems, Inc. Method and system for design rule checking enhanced with pattern matching
US8010920B2 (en) * 2008-12-11 2011-08-30 Advanced Micro Devices, Inc. Constraint management and validation for template-based circuit design
KR101532634B1 (ko) * 2008-12-31 2015-07-01 삼성전자주식회사 풀-칩의 결함 메탈라인 검출 방법 및 시스템
JP2010165827A (ja) * 2009-01-15 2010-07-29 Renesas Electronics Corp 半導体装置の設計方法、及び、設計プログラム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104661452A (zh) * 2013-11-25 2015-05-27 三星电机株式会社 印刷电路板
CN104661452B (zh) * 2013-11-25 2018-02-02 三星电机株式会社 印刷电路板
CN106886623A (zh) * 2015-12-15 2017-06-23 台湾积体电路制造股份有限公司 用于设计具有布局前rc信息的集成电路的系统
CN106886623B (zh) * 2015-12-15 2023-11-28 台湾积体电路制造股份有限公司 用于设计具有布局前rc信息的集成电路的系统
CN111933524A (zh) * 2020-08-19 2020-11-13 泉芯集成电路制造(济南)有限公司 电连接组件及其制备方法和半导体器件

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