CN106886623B - 用于设计具有布局前rc信息的集成电路的系统 - Google Patents

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Abstract

本发明揭露一种用于设计具有布局前RC信息的集成电路的系统。所述系统包含：至少一个处理器；及至少一个存储器，其包含用于一或多个程序的计算机程序代码，所述至少一个存储器及所述计算机程序代码经配置以借助所述至少一个处理器而致使所述系统：针对包含有装置阵列布局约束的示意图产生电流及电压信息；创建互连拓扑模式且实现所述示意图的布线；根据所述布线产生RC信息；且确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者。本发明还揭露一种相关联方法及一种计算机可读媒体。

Description

用于设计具有布局前RC信息的集成电路的系统
技术领域
本发明涉及用于设计具有布局前RC信息的集成电路的系统。
背景技术
集成电路设计系统实施通常包含以下操作的工艺：产生正设计的集成电路的电路示意图，对电路示意图执行预布局模拟以模拟集成电路的性能，产生集成电路的布局，及对集成电路的布局执行设计验证。集成电路设计系统有时对集成电路的布局执行布局后模拟，从而将各种布局相依效应(LDE)考虑在内以更准确地反映实际电路性能。集成电路设计系统通常将所模拟性能特性与设计规范进行比较以便批准或不批准设计。
发明内容
本发明的实施例提供一种用于设计具有布局前RC信息的集成电路的系统，所述系统包括：至少一个处理器；及至少一个存储器，其包含用于一或多个程序的计算机程序代码，所述至少一个存储器及所述计算机程序代码经配置以借助所述至少一个处理器而致使所述系统：针对包含有装置阵列布局约束的示意图产生电流及电压信息；创建互连拓扑模式且实现所述示意图的布线；根据所述布线产生RC信息；且确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者。
附图说明
当与附图一起阅读时，从以下详细说明最佳地理解本揭露的各方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。
图1图解说明根据一或多个实施例的用于设计具有预布局RC信息的集成电路的集成电路设计系统的框图；
图2是设计具有预布局RC信息的集成电路的方法的流程图；
图3是方法的布局约束产生的流程图，其中图解说明由图2的步骤涵盖的子步骤；
图4是方法的RC约束产生的流程图，其中图解说明由图2的步骤涵盖的子步骤；
图5是根据一或多个实施例的设计具有摆脱一组系统设计规则约束的装置阵列的集成电路的方法的流程图；
图6是根据一或多个实施例的设计具有预布局RC信息的集成电路的方法的流程图；及
图7图解说明在其上或由其实施一实施例的芯片集或芯片。
具体实施方式
以下揭露内容提供用于实施本揭露的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些组件及布置仅为实例且不打算为限制性的。举例来说，在以下说明中在第二构件上方或在其上形成第一构件可包含其中以直接接触方式形成第一构件及第二构件的实施例，且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰的目的且自身不指示所论述的各种实施例及/或配置之间的关系。
在集成电路设计工艺中，首先(例如)在示意图编辑器中产生正设计的集成电路的电路示意图。对电路示意图执行预布局模拟以模拟集成电路的性能。由于在执行预布局模拟时尚未创建集成电路的布局，因此在预布局模拟中无法将集成电路的布局的布局相依效应(LDE)考虑在内。而是，在预布局模拟中，假设LDE的默认值。
在预布局模拟之后，举例来说，使用布局编辑器产生集成电路的布局。接着，对布局执行设计验证。举例来说，设计验证通常包含LDE参数提取。
接着，对布局执行布局后模拟。在布局后模拟中，将LDE考虑在内，使得所产生电路性能参数更准确地反映实际电路。接着，将电路性能参数与设计规范进行比较。如果电路性能参数满足设计规范的要求，那么批准设计。否则，设计工艺往回返回到示意图产生与编辑步骤，且重复包含预布局模拟、布局创建、设计验证及布局后模拟的步骤以修改设计。重复整个工艺直到电路性能参数满足设计规范的要求为止。
一些集成电路设计系统实施参数化单元(p单元)方法来基于集成电路制造商的特定设计规则手册(DRM)自动创建装置阵列。常规p单元方法在开发装置阵列布局以包含于经受预布局模拟的示意图中时使用(例如)p单元符号、示意图及布局视图。然而，基于制造商的DRM的p单元方法不具有用于在示意图设计层级处包含的精确LDE数据。举例来说，如果集成电路设计系统以任何方式改变示意图(例如将p单元装置阵列平面化或重新布置示意图设计中的任何装置)，那么LDE并不在示意图层级处被实时地更新。另外，一些现有p单元方法依赖于各种工艺设计工具包(PDK)特征，例如PDK的预设装置参数或组件描述格式(CDF)、包及再调用函数中的至少一些。对于用户来说，此类p单元方法不可读取以在p单元符号上识别电路结构，例如差分对、电流镜及栅-阴器件。
一些集成电路设计系统使用能够在p单元符号与p单元布局之间交叉探测装置阵列或装置阵列的引脚/网的连接驱动流动效应。然而，此类集成电路设计系统无法在p单元示意图与p单元布局之间交叉探测装置阵列内部的实例或实例的引脚/网。此外，此类集成电路设计系统还不能够针对由p单元表示的多个装置阵列共享共用保护环。
一些集成电路设计系统在很大程度上取决于PDK规则且包含独立式装置阵列库。一般独立式装置阵列库包含由(例如)p单元符号、p单元示意图、p单元布局、CDF、包及再调用函数组成的装置阵列。独立式库从PDK继承再调用函数。对与PDK系统相关联的设计规则的此依赖性限制LDE注释或更新，这致使不必要地重复各种工艺，这是因为不可发现各种错误或与设计规范的偏差直到后来工艺为止。
图1图解说明根据一或多个实施例的用于设计具有预布局RC信息的集成电路的集成电路设计系统100的框图。
在一些实施例中，集成电路设计系统100通过提供自动产生装置阵列布局的设计流程而使得减少在布局设计工艺期间执行的反复的数目成为可能。集成电路设计系统100在所产生集成电路示意图中实时地注释归因于包含装置阵列布局或由包含装置阵列布局导致的任何LDE，使得在经受预布局模拟的示意图中将LDE考虑在内。集成电路设计系统100还使得在与设计规范相比时验证电设计的准确性或布局的性能成为可能。
在本实施例中，集成电路设计系统100包含示意图编辑器101、布局编辑器103、用户接口105、装置阵列设计模块107、系统设计规则约束数据库109、装置阵列约束数据库111以及后段工艺(BEOL)布线器与电阻-电容(RC)提取器113，所述装置以通信方式耦合。在一些实施例中，示意图编辑器101、布局编辑器103、装置阵列设计模块107及BEOL布线器与RC提取器113包含用于由处理器或类似装置执行的一或多组可执行指令。
示意图编辑器101经配置以产生并编辑正设计的集成电路的电路示意图。示意图编辑器101还经配置以产生电路示意图的预模拟。在一些实施例中，示意图编辑器101包含用于产生或导致示意图的预模拟的一组可执行指令。在其它实施例中，使用与示意图编辑器101通信的单独装置(例如，模拟器)来产生示意图的预布局模拟。布局编辑器103经配置以根据由示意图编辑器101产生的电路示意图产生并编辑集成电路的布局。装置阵列设计模块107经配置以基于一或多个所接收指令而产生装置阵列布局以传达到示意图编辑器101以包含于集成电路的电路示意图中而用于预布局模拟。
BEOL布线器与RC提取器113接收从前一预布局模拟获得的电流及电压信息以及包含互连拓扑模式及/或匹配网约束的一或多个所接收指令。电流及电压信息在前一预布局模拟完成之后存储于装置阵列约束数据库111中。与互连拓扑模式相关联的指令指示装置引脚到中继线连接，且可进一步包含例如布线的距离及位置等限制。BEOL布线器与RC提取器113因此可实现布线并相应地产生寄生RC信息，所述寄生RC信息接着被传达到示意图编辑器101以包含于集成电路的电路示意图中而用于下一预布局模拟。在一些实施例中，用户可将从互连拓扑模式数据库选择的可行互连拓扑模式应用于他/她的设计。互连拓扑模式选择可自动执行或由用户做出。互连拓扑模式数据库是由工厂或用户根据特定布线规则基于硅证明的布线模式而离线制备。匹配网约束给BEOL布线器与RC提取器113注释需要经匹配布线(例如但不限于差分对及电流镜)的关键网。
BEOL布线器与RC提取器113还经配置以在布线实现期间执行实时电迁移(EM)检查及电压相依设计规则检查(VDRC)。EM检查是基于EM技术文件(techfile)及从前一预布局模拟获得的电流信息而做出。VDRC是基于设计规则驱动(DRD)技术文件及从前一预布局模拟获得的电压信息而做出。实时EM检查及VDRC可帮助确定为了在预布局模拟阶段处通过EM检查及VDRC是否需要对互连拓扑模式的调整。举例来说，当EM检查失败时，可需要减小互连拓扑模式的宽度参数。
出于下一预布局模拟目的，一旦完成并验证布线，便由BEOL布线器与RC提取器113对所实现布局执行RC提取以创建RC约束，所述RC约束由寄生电阻与电容网络/结构及固有电路设计组成。RC约束存储于装置阵列约束数据库111中。
用户接口105经配置以接收并显示来自示意图编辑器101的电路示意图、来自布局编辑器103的布局、来自装置阵列设计模块107的装置阵列布局、来自BEOL布线器与RC提取器113的互连拓扑模式及所实现布线以及任何经计算电路性能参数。用户接口105还经配置以接收调整电路示意图、装置阵列布局、互连拓扑模式及所实现布线以及集成电路的布局的用户输入，且选择特定装置以便显示由用户选择的特定装置的电路性能参数。在一些实施例中，用户接口105包含图形用户接口(GUI)。
集成电路包含多个装置，且集成电路设计系统100根据一或多个实施例实现集成电路内的装置层级(即，一或多个装置)处的设计及布局优化。
在一些实施例中，示意图编辑器101基于一组系统设计规则约束而产生集成电路的示意图。示意图编辑器101针对一组适用系统设计规则查询系统设计规则约束数据库109且产生集成电路的示意图。集成电路的示意图包含一或多个装置且还包含关于LDE的用于模拟目的的信息。在一些实施例中，关于LDE的信息是默认数据集。
示意图编辑器101确定(例如)正设计的集成电路是否包含或是否将包含装置阵列。如果是肯定性的，那么示意图编辑器101将装置阵列细节传达到装置阵列设计模块107。如果并非如此，那么示意图编辑器101继续进行集成电路的示意图的预布局模拟。
如果在正设计的集成电路中将包含装置阵列，那么用户接口105提供对装置阵列设计模块107的约束管理器的存取。因此，可构造摆脱由示意图编辑器101应用的一组系统设计规则的装置阵列布局。在一些实施例中，装置阵列设计模块107任选地进行到基于由示意图编辑器101应用的一组系统设计规则而产生阵列设计布局。在一些实施例中，所产生阵列设计布局是通过由用户接口105接收的用户输入而创建。将所产生装置阵列设计布局添加到示意图且示意图编辑器101执行预布局模拟。在一些实施例中，所产生装置阵列布局作为约束视图存储于装置阵列约束数据库111中以用于稍后再调用。
然而，如果装置阵列设计模块107受到指令以产生摆脱一组所应用系统设计规则的所提出装置阵列布局，那么装置阵列设计模块107使得基于通过用户接口105接收的至少一个用户输入及/或基于由装置阵列设计模块107单独管理的一组单独装置阵列设计规则约束而产生装置阵列布局成为可能。在一些实施例中，摆脱系统设计规则约束的所产生装置阵列布局作为约束视图存储于装置阵列约束数据库111中以用于稍后再调用。在一些实施例中，装置阵列设计模块107产生为通过用户接口105输入的用户定制装置阵列设计规则约束或者一或多个所存储约束视图中的任一者的一或多个装置阵列设计规则约束。此外，一或多个装置阵列设计规则约束存储于装置阵列约束数据库111中。因此，在一些实施例中，所提出装置阵列布局基于从装置阵列约束数据库111再调用的一组所应用装置阵列设计规则约束。
在一些实施例中，由装置阵列设计模块107产生的所提出装置阵列布局是示意图驱动布局。举例来说，用户接口105提供由示意图编辑器101产生的示意图的交互示意图。装置阵列设计模块107基于示意图的一或多个已知特征及任何装置阵列设计规则约束而产生所提出装置阵列布局，或自由地使得用户能够开发装置阵列布局。在任一情形中，示意图中的一或多个装置可在示意图内移动或改变，或者装置阵列中的装置中的任一者可引入先前已存在的装置的移动，或者装置阵列的引入可(例如)引入一或多个LDE。因此，装置阵列设计模块107致使一或多个LDE传达到示意图编辑器101，使得最初在示意图中的LDE被反注释且更新以反映由装置阵列设计模块107做出的改变。反注释示意图编辑器101中的LDE产生比所述预布局模拟(在所述预布局模拟基于默认或过时LDE的情况下)更准确的预布局模拟。更准确预布局模拟减少原本为了将错误或与一或多个设计规范或系统设计规则约束的偏差考虑在内而必需的细化或修正反复的数目。
在一些实施例中，装置阵列设计模块107经配置以确定集成电路的所提出装置阵列布局的模式梯度密度，且提供装置的实时密度感知验证，例如OD、PO、MOOD及MOPO密度检查或装置阵列中的其它适合装置的密度检查。
在一些实施例中，装置阵列设计模块107及BEOL布线器与RC提取器113是可或可不包含如先前所论述的常规装置阵列库的集成电路设计系统的附加组件。在任一情形中，在一些实施例中，装置阵列设计模块107及BEOL布线器与RC提取器113是插件且起使得装置阵列布局产生能够摆脱任何系统设计规则约束的附加件的作用。
无论装置阵列设计模块107是附加件还是集成系统(例如集成电路设计系统100)的组件，装置阵列设计模块107均提供在示意图设计结构(例如差分对、电流镜、栅-阴器件或其它适合结构)上更可读取的设计阵列布局，这是因为这些结构不受一组系统设计规则约束限制。装置阵列设计模块107还在示意图与布局视图之间在装置及装置阵列内部的引脚/网上提供无缝连接驱动流动。装置阵列设计模块107进一步能够支持邻接、添加引脚且容易地共享保护环。
在一些实施例中，装置阵列设计模块107及BEOL布线器与RC提取器113适用于高级工艺，例如N16或N10FinFET工艺及其它。举例来说，装置阵列设计模块107及BEOL布线器与RC提取器113使得以下操作成为可能：提供准确阵列放置及布线、插入完全相同相同虚拟结构、插入中段工艺(MEOL)虚拟结构、执行密度检查、创建保护环、创建共用OD邻接及引脚形状、反注释影响预布局模拟及开发循环时间的LDE参数、在示意图与布局视图之间在装置及装置阵列内部的引脚/网上提供无缝连接驱动流动及一般模拟或提供关于任何布局行为的信息。
在一些实施例中，装置阵列设计模块107通过与制造商的装置阵列应用协议接口链接的电子设计自动化工具而直接设置对选定装置的约束。在一些实施例中，装置阵列设计模块107使得存取设计阵列约束数据库111以在设计布局视图中创建完整装置阵列成为可能。
在一些实施例中，示意图编辑器101从装置阵列设计模块107接收所产生的所提出装置阵列布局且产生包含所提出装置阵列布局的集成电路的经修正示意图。包含所提出装置阵列布局的集成电路的此经修正示意图任选地摆脱任何系统设计规则约束，如上文所论述。如此，示意图编辑器101执行预布局模拟以确定经修正示意图是否违反系统设计规则约束中的一或多者。如果经修正示意图违反任何系统设计规则约束，那么示意图编辑器101重复装置阵列产生直到产生示意图且所述示意图通过预布局模拟为止。
如果经修正示意图通过预布局模拟，那么布局编辑器103基于集成电路的经修正示意图而产生集成电路的布局。在一些实施例中，布局编辑器103经配置以将集成电路的经修正示意图与半导体装置的布局设计进行比较以便确定所产生布局是否符合与正设计的集成电路相关联的设计规范。如果是肯定性的，那么任选地产生集成电路。如果并非如此，那么集成电路设计系统100细化示意图或细化布局且重复上文所论述的工艺直到产生集成电路的布局且所述布局通过设计规范性能检查为止。
图2是设计具有预布局RC信息的集成电路的方法200的流程图。参考图2，在操作201中，产生集成电路的示意图设计。在一实施例中，示意图设计由处理器或控制模块通过执行指令而产生。将通过参考图7论述处理器或控制模块的细节。
在操作203中，确定是否将创建或编辑装置阵列。如果是肯定性的，那么在操作225中执行布局约束产生。操作225包含下文通过参考图3详细地论述的子操作。
图3是方法200的布局约束产生的流程图，其展示操作225的子操作2251到2259。在操作2251中，电子设计自动化工具存取约束管理器。在操作2253中，启动交互图形用户接口。在操作2255中，存取摆脱系统设计规则的命令模块以提供多个装置阵列布局设计选项。装置阵列布局设计选项包含(例如)阵列放置、完全相同虚拟插入、MEOL虚拟插入、保护环创建、密度检查、共用OD邻接、共用OD引脚形状、LDE参数反注释、邻接或任何适合布局行为。装置阵列设计布局是通过在示意图层级处与用户接口的用户交互而创建，其中插入及/或重新布置装置，这有时致使已知或假设LDE改变。
在操作2257中，产生装置阵列。随后，在操作2259中，任选地将所产生装置阵列存储为约束视图或装置阵列设计规则约束。接下来，将所产生装置阵列传达到示意图编辑器以包含于在操作205中进行的预布局模拟中的示意图中。任选地将装置阵列设计规则约束存储为样本阵列或装置阵列设计规则以用于稍后再调用或应用。这些样本阵列或装置设计规则促进集成电路设计。在一些实施例中，在预布局模拟之前对经修正示意图检查约束视图或装置阵列设计规则约束。
如果在操作203中确定将不创建或编辑装置阵列并不将其添加到示意图，那么在操作205中，执行预布局模拟。在一些实施例中，在执行预布局模拟之前在经修正示意图设计级处检查一组系统设计规则约束。在预布局模拟之后，可获得电流及电压信息以供在后续操作中使用。
在操作207中，确定在操作205中执行的预布局模拟是否具有关于集成电路的示意图设计的电流布局约束并入的RC约束。如果并非如此，那么在预布局模拟期间未创建且未插置关于电流布局约束的RC约束。接下来，在操作227中执行RC约束产生。操作227包含下文通过参考图4而详细论述的子操作。
图4是方法200的RC约束产生的流程图，其展示操作227的子操作2271到2275。在操作2271中，在用户接口105中实现并显示互连拓扑模式。此外，BEOL布线器与RC提取器113在操作2273中基于互连拓扑模式而实现布线，且在操作2275中相对于所产生布线执行RC提取。
往回返回到操作207，如果在预布局模拟期间创建且插置关于电流布局约束的RC约束，那么在操作209中，确定在示意图中表示的电路设计是否满足设计规范。如果并非如此，那么可在操作211中细化布局约束且重新进行操作205。由于布局约束已修改且先前RC约束已过时，因此在无RC约束的情况下执行重新进行预布局模拟。在一些实施例中，可细化集成电路的示意图设计。
往回返回到操作209，如果在示意图中表示的电路设计满足设计规范，那么在操作213中，产生集成电路的布局。在一些实施例中，设计规则检查由与布局编辑器通信或包含为布局编辑器的一部分的DRC工具执行。在操作215中，将布局与示意图进行比较。在一些实施例中，布局编辑器产生布局且与布局对示意图(LVS)工具通信或包含所述LVS工具，所述LVS工具经配置以将半导体装置的示意图设计与半导体装置的布局设计进行比较。
在操作217中，出于布局后模拟目的，由RC提取工具对示意图设计或布局执行RC提取且创建由寄生电阻与电容网络/结构及固有电路设计组成的新的所提取网表(netlist)、视图或数据库。在一些实施例中，RC提取工具与布局编辑器通信或包含为布局编辑器的一部分。
在操作219中，通过使用所提取网表、视图或数据库而执行布局后模拟。在操作221中，对布局后模拟的结果执行设计规范检查。如果布局后模拟满足设计规范，那么在操作230中，批准电路设计。如果布局后模拟基于设计规范而失败，那么在操作223中，确定细化布局或细化示意图。如果细化布局，那么方法200重复操作213。如果细化示意图，那么方法200重复操作201。
图5是根据一或多个实施例的设计具有摆脱一组系统设计规则约束的装置阵列的集成电路的方法500的流程图。参考图5，在操作501中，处理器(例如在图7中所论述的芯片集700中实施的处理器703或控制模块)执行基于一组系统设计规则约束而产生集成电路的示意图的指令。
在操作503中，从装置阵列设计模块接收所提出装置阵列布局。装置阵列设计模块经配置以产生摆脱一组系统设计规则约束的所提出装置阵列布局。在一些实施例中，装置阵列设计模块是先前建立的集成电路设计系统的附加件且任选地越权控制先前与集成电路设计系统相关联的一或多个标准装置阵列库。
在操作505中，产生包含所提出装置阵列布局的集成电路的经修正示意图。随后，在操作507中，确定经修正示意图是否违反系统设计规则约束中的一或多者。
图6是根据一或多个实施例的设计具有预布局RC信息的集成电路的方法600的流程图。参考图6，在操作601中，处理器(例如在图7中所论述的芯片集700中实施的处理器703或控制模块)执行针对包含有装置阵列布局约束的示意图产生电流及电压信息的指令。
在操作603中，创建互连拓扑模式且实现示意图的布线。
在操作605中，根据布线产生RC信息。随后，在操作607中，确定包含有装置阵列布局约束及RC信息的示意图是否违反系统设计规则约束中的一或多者。
用于设计具有摆脱一组系统设计规则约束的装置阵列的集成电路的本文中所描述的工艺可有利地经由软件、硬件、固件或其组合实施。举例来说，本文中所描述工艺可有利地经由处理器、数字信号处理(DSP)芯片、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等来实施。下文详述用于执行所描述功能的此类示范性硬件。
图7图解说明在其上或由其实施一实施例的芯片集或芯片700。芯片集700经编程以设计具有摆脱一组系统设计规则约束的装置阵列的集成电路(如本文中所描述)，且包含(例如)总线701、处理器703、存储器705、DSP 707及ASIC 709组件。
处理器703及存储器705并入于一或多个物理封装(例如，芯片)中。通过举例的方式，物理封装包含在结构组合件(例如，基板)上布置一或多种材料、组件及/或线以提供一或多个特性，例如物理强度、大小保持及/或电交互的限制。在特定实施例中，芯片集700实施于单个芯片中。在其它实施例中，芯片集或芯片700实施为单个“芯片上系统”。在一些实施例中，将不使用单独ASIC，且如本文中所揭露的所有相关功能将由处理器(例如，处理器703)执行。芯片集或芯片700或者其一部分构成用于执行设计具有摆脱一组系统设计规则约束的装置阵列的集成电路的一或多个步骤的机构。
在一或多个实施例中，芯片集或芯片700包含用于在芯片集700的组件间传递信息的通信机构，例如总线701。处理器703连接到总线701以执行指令并处理存储于(例如)存储器705中的信息。在一些实施例中，处理器703还伴随有一或多个专门组件以执行特定处理功能及任务。所述专门组件的实例包含数字信号处理器(DSP)707及专用集成电路(ASIC)709。DSP 707通常经配置以独立于处理器703而实时处理现实世界信号(例如，声音)。类似地，ASIC 709可配置以执行较通用处理器不容易执行的专门功能。用以促进执行本文中所描述的功能的其它专门组件可任选地包含现场可编程门阵列(FPGA)、控制器或其它专用计算机芯片。
在一或多个实施例中，处理器(或多个处理器)703对信息执行如由计算机程序代码规定的一组操作，所述计算机程序代码与设计具有摆脱一组系统设计规则约束的装置阵列的集成电路相关。计算机程序代码是一组指令或提供用于操作处理器及/或计算机系统以执行所规定功能的指令的声明。
处理器703及伴随组件经由总线701连接到存储器705。存储器705包含动态存储器(例如，RAM、磁盘、可写光盘等)及静态存储器(例如，ROM、CD-ROM等)中的一或多者，所述存储器用于存储在执行时执行本文中所描述的步骤的可执行指令，所述步骤用以设计具有摆脱一组系统设计规则约束的装置阵列的集成电路。存储器705还存储与所述步骤的执行相关联或通过所述步骤的执行产生的数据。
在一或多个实施例中，存储器705(例如随机存取存储器(RAM)或任何其它动态存储装置)存储包含用于设计具有摆脱一组系统设计规则约束的装置阵列的集成电路的处理器指令的信息。动态存储器允许存储于其中的信息由集成电路设计系统100改变。RAM允许存储于称作存储器地址的位置处的单位信息独立于相邻地址处的信息而被存储及检索。存储器705还由处理器703用于在执行处理器指令期间存储暂时值。在一些实施例中，存储器705是耦合到总线701以用于存储并不由集成电路设计系统100改变的静态信息(包含指令)的只读存储器(ROM)或任何其它静态存储装置。一些存储器由在失去电力时丢失存储于其上的信息的易失性存储装置组成。在一些实施例中，存储器705是用于存储甚至在集成电路设计系统100关断或以其它方式失去电力时仍存留的信息(包含指令)的非易失性(永久性)存储装置，例如磁盘、光盘或闪存卡。
如本文中所使用的术语“计算机可读媒体”是指参与将信息提供到处理器703(包含指令)以供执行的任何媒体。此媒体采取许多形式，包含但不限于计算机可读存储媒体(例如，非易失性媒体、易失性媒体)。非易失性媒体包含(例如)光盘或磁盘。易失性媒体包含(例如)动态存储器。计算机可读媒体的一般形式包含(例如)软盘、柔性磁盘、硬盘、磁带、任何其它磁性媒体、CD-ROM、CDRW、DVD、任何其它光学媒体、穿孔卡、纸带、光学标记片、具有孔图案或其它光学可辨识标志的任何其它物理媒体、RAM、PROM、EPROM、FLASH-EPROM、EEPROM、快闪存储器、任何其它存储器芯片或盒式磁带或者计算机可从其进行读取的另一媒体。术语计算机可读存储媒体在本文中用于指计算机可读媒体。
本揭露的一些实施例提供一种用于设计具有预布局RC信息的集成电路的系统。所述系统包含：至少一个处理器；及至少一个存储器，其包含用于一或多个程序的计算机程序代码，所述至少一个存储器及所述计算机程序代码经配置以借助所述至少一个处理器而致使所述系统：针对包含有装置阵列布局约束的示意图产生电流及电压信息；创建互连拓扑模式且实现所述示意图的布线；根据所述布线产生RC信息；及确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者。
前述内容概述数个实施例的构件，使得所属领域的技术人员可更好地理解本揭露的各方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它工艺及结构以执行与本文中所引入的实施例相同的目的及/或实现与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到，此类等效构造不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种改变、替代及更改。

Claims (20)

1.一种集成电路的方法，所述方法包括：
在不具有RC信息的情况下执行布局前模拟以针对包含有装置阵列布局约束的示意图获得电流信息及电压信息；
基于经过硅验证的布线模式而针对所述示意图创建互连拓扑模式，所述互连拓扑模式指示装置引脚到干线连接以及布线的距离及位置的限制；
根据所述互连拓扑模式以及在不具有所述RC信息的情况下通过所述布局前模拟而获得的所述电流信息及所述电压信息而实现所述示意图的后段BEOL布线，包含：
执行实时电迁移检查及实时电压相依设计规则检查；及
根据所述实时电迁移检查及所述实时电压相依设计规则检查的结果而调整所述互连拓扑模式；
根据所述BEOL布线而产生所述RC信息；
在具有所述RC信息的情况下执行所述布局前模拟以针对包含有装置阵列布局约束的所述示意图获得所述电流信息及所述电压信息；
确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者；
当包含有所述装置阵列布局约束及所述RC信息的所述示意图违反所述系统设计规则约束中的一或多者时，修正所述装置阵列布局约束；
当包含有所述装置阵列布局约束及所述RC信息的所述示意图未违反所述系统设计规则约束中的一或多者时，基于所述示意图而产生所述集成电路的布局；及
致使根据所述布局而制作集成电路。
2.根据权利要求1所述的方法，其中所述装置阵列布局约束至少部分地基于存储于装置阵列约束数据库中的一组装置阵列设计规则约束，且所述方法进一步包括：将所述RC信息存储于所述装置阵列约束数据库中。
3.根据权利要求1所述的方法，其中针对所述示意图创建所述互连拓扑模式包括：
显示用户界面，所述用户界面经配置以使得互连拓扑模式能够由用户基于至少一个用户输入而创建或修改。
4.根据权利要求1所述的方法，其中行所述实时电迁移检查包括：
至少部分地基于所述电流信息而执行实际电迁移检查。
5.根据权利要求1所述的方法，其中执行所述实时电压相依设计规则检查包括：
至少部分地基于所述电压信息而执行所述实时电压相依设计规则检查。
6.根据权利要求1所述的方法，其中针对所述示意图创建所述互连拓扑模式包括：
当在不使用对应于所述示意图的所述RC信息的情况下产生所述电流信息及所述电压信息时，针对所述示意图创建所述互连拓扑模式。
7.根据权利要求1所述的方法，其进一步包括：将所述集成电路的所述示意图与半导体装置的布局进行比较。
8.一种集成电路的方法，所述方法包括：
在不具有RC信息的情况下针对包含有装置阵列布局约束的示意图产生电流信息及电压信息；
基于经过硅验证的布线模式而创建互连拓扑模式，所述互连拓扑模式指示装置引脚到干线连接以及布线的距离及位置的限制；
根据所述互连拓扑模式以及在不具有所述RC信息的情况下产生的所述电流信息及所述电压信息而实现所述示意图的布线，包含：
执行实时电迁移检查及实时电压相依设计规则检查；及
根据所述实时电迁移检查及所述实时电压相依设计规则检查的结果而调整所述互连拓扑模式；
根据所述布线而产生所述RC信息；
在具有所述RC信息的情况下针对包含有装置阵列布局约束的所述示意图产生所述电流信息及所述电压信息；
确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者；
当包含有所述装置阵列布局约束及所述RC信息的所述示意图违反所述系统设计规则约束中的一或多者时，修正所述装置阵列布局约束；
当包含有所述装置阵列布局约束及所述RC信息的所述示意图未违反所述系统设计规则约束中的一或多者时，基于所述示意图而产生所述集成电路的布局；及
根据所述布局而制作集成电路。
9.根据权利要求8所述的方法，其中所述装置阵列布局约束至少部分地基于存储于装置阵列约束数据库中的一组装置阵列设计规则约束，且所述方法进一步包括：
将所述RC信息存储于所述装置阵列约束数据库中。
10.根据权利要求8所述的方法，其中对所述示意图创建所述互连拓扑模式包括：
显示用户界面，所述用户界面经配置以使得互连拓扑模式能够由用户基于至少一个用户输入而创建或修改。
11.根据权利要求8所述的方法，其中执行所述实时电迁移检查包括：
至少部分地基于所述电流信息而执行所述实时电迁移检查。
12.根据权利要求8所述的方法，其中执行所述实时电压相依设计规则检查包括：
至少部分地基于所述电压信息而执行所述实时电压相依设计规则检查。
13.根据权利要求8所述的方法，其中针对所述示意图创建所述互连拓扑模式包括：
当在不使用对应于所述示意图的所述RC信息的情况下产生所述电流信息及所述电压信息时，针对所述示意图创建所述互连拓扑模式。
14.根据权利要求8所述的方法，其进一步包括：
将所述集成电路的所述示意图与半导体装置的布局进行比较。
15.一种集成电路的方法，所述方法包括：
在不具有RC信息的情况下执行布局前模拟以针对包含有装置阵列布局约束的示意图获得电流信息及电压信息；
确定是否产生所述RC信息；
基于经过硅验证的布线模式而针对所述示意图创建互连拓扑模式，所述互连拓扑模式指示装置引脚到干线连接以及布线的距离及位置的限制；
根据所述互连拓扑模式以及在不具有所述RC信息的情况下产生的所述电流信息及所述电压信息而实现所述示意图的布线，包含：
执行实时电迁移检查及实时电压相依设计规则检查；及
根据所述实时电迁移检查及所述实时电压相依设计规则检查的结果而调整所述互连拓扑模式；
当未产生所述RC信息时，根据所述布线而产生所述RC信息；
当产生所述RC信息时，在具有所述RC信息的情况下执行所述布局前模拟以针对包含有装置阵列布局约束的所述示意图获得所述电流信息及所述电压信息；
确定包含有所述装置阵列布局约束及所述RC信息的所述示意图是否违反系统设计规则约束中的一或多者；
当包含有所述装置阵列布局约束及所述RC信息的所述示意图未违反所述系统设计规则约束中的一或多者时，基于所述示意图而产生所述集成电路的布局；及
致使根据所述布局而制作集成电路。
16.根据权利要求15所述的方法，其中所述装置阵列布局约束至少部分地基于存储于装置阵列约束数据库中的一组装置阵列设计规则约束，且所述方法进一步包括：将所述RC信息存储于所述装置阵列约束数据库中。
17.根据权利要求15所述的方法，其中针对所述示意图创建所述互连拓扑模式的方法包括：
显示用户界面，所述用户界面经配置以使得所述互连拓扑模式能够由用户基于至少一个用户输入而创建或修改。
18.根据权利要求15所述的方法，其中执行所述实时电迁移检查包括：
至少部分地基于所述电流信息而执行所述实时电迁移检查；及至少部分地基于所述电压信息而执行所述实时电压相依设计规则检查。
19.根据权利要求15所述的方法，其中针对所述示意图创建所述互连拓扑模式的方法包括：
当在不使用对应于所述示意图的所述RC信息的情况下产生所述电流信息及所述电压信息时，针对所述示意图创建所述互连拓扑模式。
20.根据权利要求15所述的方法，其进一步包括：
将所述集成电路的所述示意图与半导体装置的布局进行比较。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10127338B2 (en) * 2015-12-15 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information
KR102494048B1 (ko) * 2016-01-11 2023-02-01 삼성전자주식회사 반도체 장치의 핀 간 라우팅 설계 방법 및 그것을 적용한 설계 시스템
US10289756B2 (en) * 2016-02-16 2019-05-14 Caterpillar Inc. System and method for designing pin joint
CN107533576B (zh) * 2016-02-25 2021-09-24 美商新思科技有限公司 针对使用电路模板的电路设计的提取的布局依赖效应的重用
US10796062B2 (en) * 2017-05-25 2020-10-06 Synopsys, Inc. Full-custom voltage-dependent design rules (VDRC) flow
US10558780B1 (en) * 2017-09-30 2020-02-11 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing schematic driven extracted views for an electronic design
US10467370B1 (en) 2017-09-30 2019-11-05 Cadence Design Systems, Inc. Methods, systems, and computer program product for implementing a net as a transmission line model in a schematic driven extracted view for an electronic design
US10678978B1 (en) 2017-09-30 2020-06-09 Cadence Design Systems, Inc. Methods, systems, and computer program product for binding and back annotating an electronic design with a schematic driven extracted view
CN107977533B (zh) * 2017-12-21 2020-06-16 北京华大九天软件有限公司 一种集成电路设计中降低方程组计算复杂度的方法
US10796059B2 (en) * 2018-03-22 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout generation method and system
US11256847B2 (en) * 2018-10-31 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of electromigration check
US20200334408A1 (en) * 2019-04-22 2020-10-22 Cirrus Logic International Semiconductor Ltd. Enforcing simulation-based physical design rules to optimize circuit layout
US10997333B1 (en) 2019-12-05 2021-05-04 Cadence Design Systems, Inc. Methods, systems, and computer program product for characterizing an electronic design with a schematic driven extracted view
US11770155B2 (en) * 2020-05-19 2023-09-26 Genetec Inc. Power distribution and data routing in a network of devices interconnected by hybrid data/power links
US11893335B1 (en) * 2021-09-17 2024-02-06 Cadence Design Systems, Inc. System and method for routing in an electronic design
US20230297756A1 (en) * 2022-02-16 2023-09-21 X Development Llc Integrated circuit interconnect shape optimizer

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7281232B1 (en) * 2004-02-12 2007-10-09 Nvidia Corporation Method and apparatus for automatically checking circuit layout routing
CN101196951A (zh) * 2006-12-04 2008-06-11 富士通株式会社 电路设计支持装置、方法、计算机产品及印刷电路板制造方法
CN101512724A (zh) * 2006-09-29 2009-08-19 国际商业机器公司 用于片上电感器的设计规则
JP2009194315A (ja) * 2008-02-18 2009-08-27 Nec Electronics Corp レイアウト検証装置及びレイアウト検証方法
CN102708219A (zh) * 2011-12-13 2012-10-03 西安交通大学 预测深亚微米集成电路互连线全开路缺陷电压值的方法
US8595662B1 (en) * 2011-12-30 2013-11-26 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical design of an electronic circuit with automatic snapping
US8701055B1 (en) * 2012-12-07 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Macro cell based process design kit for advanced applications

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6523154B2 (en) * 2000-12-14 2003-02-18 International Business Machines Corporation Method for supply voltage drop analysis during placement phase of chip design
US6832364B2 (en) * 2002-10-03 2004-12-14 International Business Machines Corporation Integrated lithographic layout optimization
KR100459731B1 (ko) * 2002-12-04 2004-12-03 삼성전자주식회사 반도체 집적회로의 시뮬레이션을 위한 인터커넥션 영향을포함한 선택적 연결정보를 생성하는 장치 및 그 방법
JP2009282638A (ja) * 2008-05-20 2009-12-03 Nec Electronics Corp レイアウト設計システム、レイアウト設計方法、及びプログラム
US8176444B2 (en) * 2009-04-20 2012-05-08 International Business Machines Corporation Analyzing multiple induced systematic and statistical layout dependent effects on circuit performance
US8762914B2 (en) * 2010-07-24 2014-06-24 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for constraint verification for implementing electronic circuit designs with electrical awareness
US8949080B2 (en) * 2010-08-25 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of designing integrated circuits and systems thereof
US8806405B2 (en) * 2012-10-31 2014-08-12 Cadence Design Systems, Inc. Producing a net topology pattern as a constraint upon routing of signal paths in an integrated circuit design
US9092589B2 (en) 2013-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design flow with device array layout generation
US9367660B2 (en) * 2014-03-18 2016-06-14 Taiwan Semiconductor Manufacturing Company Ltd. Electromigration-aware layout generation
US9342647B2 (en) * 2014-03-21 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design method and apparatus
US9286434B2 (en) * 2014-05-23 2016-03-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits including generating photomasks for directed self-assembly (DSA) using DSA target patterns
US10372867B2 (en) * 2014-09-02 2019-08-06 Synopsys, Inc. In-design real-time electrical impact verification flow
US10127338B2 (en) * 2015-12-15 2018-11-13 Taiwan Semiconductor Manufacturing Company Ltd. System, method and associated computer readable medium for designing integrated circuit with pre-layout RC information

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7281232B1 (en) * 2004-02-12 2007-10-09 Nvidia Corporation Method and apparatus for automatically checking circuit layout routing
CN101512724A (zh) * 2006-09-29 2009-08-19 国际商业机器公司 用于片上电感器的设计规则
CN101196951A (zh) * 2006-12-04 2008-06-11 富士通株式会社 电路设计支持装置、方法、计算机产品及印刷电路板制造方法
JP2009194315A (ja) * 2008-02-18 2009-08-27 Nec Electronics Corp レイアウト検証装置及びレイアウト検証方法
CN102708219A (zh) * 2011-12-13 2012-10-03 西安交通大学 预测深亚微米集成电路互连线全开路缺陷电压值的方法
US8595662B1 (en) * 2011-12-30 2013-11-26 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical design of an electronic circuit with automatic snapping
US8701055B1 (en) * 2012-12-07 2014-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Macro cell based process design kit for advanced applications

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