JP2007189236A - 集積回路におけるほとんど平坦な絶縁膜の形成方法 - Google Patents

集積回路におけるほとんど平坦な絶縁膜の形成方法 Download PDF

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Abstract

【課題】金属層上への表面の平坦かされた絶縁膜を化学的機械平坦化プロセスを適用しないでも済む形成方法を提供する。
【解決手段】０．３ミクロンの金属層を形成し、ＴＥＯＳ系の方法により金属層上に第１の成膜速度で酸化物層の一部を形成し、ＴＥＯＳ系の方法により第１の成膜速度より小さい第２の成膜速度で酸化物層の一部を形成し、酸化物層をファセットエッチングし、金属層の少なくとも一部をリフローさせるステップより成る形成方法。
【選択図】なし

Description

本発明は、集積回路の製造方法、特に、金属マスク及び誘電または絶縁膜の作製方法に関する。
夥しい数の電子及びコンピュータ製品の重要なコンポーネントである集積回路は、共通の支持体である基板上に形成した、相互接続ネットワークを構成する電気的コンポーネントである。これらの回路の製造者は、ドーピング、マスキング及びエッチングのような方法により層毎に複数の回路を作成して、ウェハーとして知られるシリコン基板上に数千個または数百万個の微細な抵抗、トランジスタ及び他の電気的コンポーネントを形成するのが一般的である。これらのコンポーネントは、その後、相互接続または配線されて、コンピュータメモリーのような特定の電子回路が形成される。
製造時における重要な関心事の１つは、集積回路の種々の層の平坦さである。平坦さは、例えば、集積回路の層に特定のパターンまたは構造を描くために光を感光材料に当てるフォトマスキングまたはフォトリソグラフィーとして知られるフォトイメージングプロセスの精度に重大な影響を与える。このプロセスでは、層に凹凸があると、その層の種々の領域において焦点がはずれ、フォトイメージングされた要素が所期のものより小さくまたは大きくなる。さらに、凹凸により層の他の領域へ光が反射する結果、所望の要素にノッチのような望ましくない要素が付加されるという問題がある。これらの問題は、層が十分に平坦であればおおむね回避できるものである。
表面を平坦にする１つの方法は、化学的機械平坦化または研磨として知られている。化学的機械平坦化は通常、集積回路の表面に研磨粒子を含む流体を適用し、回転する研磨ヘッドによりその表面を研磨するものである。このプロセスは、集積回路の金属配線層間の絶縁または誘電層の平坦化に使用されることが多い。普通は二酸化シリコンより成るこれらの絶縁層は、層間絶縁膜と呼ばれることもある。従来の集積回路製造法では、ベッドのシーツがそれを覆うものの輪郭に追従すると同じように、各絶縁層が下層の金属配線の凹凸に追従する傾向があるため、これらの層の平坦化が必要である。従って、製造者は、金属配線のカバーに必要なよりも格段に厚い絶縁層を成膜した後、金属層を平坦化して凹凸をなくすのが普通である。
しかしながら、これらの層間絶縁膜を形成する従来法には、少なくとも２つの問題点がある。まず第１に、化学的機械平坦化プロセスはコストが比較的高いだけでなくかなり時間がかかる。第２に、これらの層の厚さは、下層の配線が原因で場所によりかなり変化する。厚さの変化により、その下層の金属配線がその上層の金属配線に近すぎてショートまたはクロストークを起こすことがある。電話システムでも生じる現象であるクロストークは、１つのワイヤーの信号が近くの別のワイヤーへ不本意に送られる時発生する。
従って、層間絶縁膜の平坦化の必要性を減少し、これらの層の厚さのばらつきを軽減し且つそれらの電気的特性を一般的に改善する製造方法が求められている。
発明の概要
上記及び他の求めに応じて、発明者は、化学的機械平坦化の必要性を減少する、金属層上への絶縁膜の種々の形成方法を発明した。詳述すると、本発明の第１の方法は、所定の最大要素間隔を有する金属層を形成した後、ＴＥＯＳ系（テトラエチルオルトケイ酸塩系）酸化物成膜法によりほとんどまたはほぼ平坦な特性の酸化物膜を形成するものである。この方法は、ＣＶＤ（化学的気相成長）ＴＥＯＳ酸化物法により、最大要素間隔が０．２乃至０．５ミクロンの金属層上に酸化物層を形成する。
第２の方法は、酸化物膜またはより一般的に絶縁膜内にボイドを含むようにして、その実効比誘電率を改善し、かくして金属配線間のショート及びクロストーク防止能力を向上させるものである。詳述すると、この方法は、ボイドの形成を促進するに十分な非コンフォーマル速度でＴＥＯＳプロセスを使用した後、そのＴＥＯＳプロセスをコンフォーマルな成膜速度で用いてそのボイドを密封する。しかしながら、本発明は、より一般的には、ボイドの形成を促進するために非コンフォーマル成膜法を用いた後、よりコンフォーマルな成膜法を用いてそのボイドを密封する。
第３の方法は、金属パターンの金属充填密度を増加することにより、厚さの均一さが増加した層間絶縁膜の形成を容易にする。この第３の方法は、金属レイアウトの開放領域に浮遊金属を付加した後、ノッチ、コーナーを充填し、レイアウトの選択エッジを移動させる反復法に従って非浮遊金属の寸法を拡張するものである。
添付図面を参照する以下の詳細な説明は、本発明の特定の実施例に関するものである。本発明を限定せずただ例示するにすぎないこれらの実施例は、当業者が本発明を実施できるよう十分詳細に図示説明されている。従って、本発明の内容があいまいになるのを回避するために適宜、当業者に知られたある特定の情報をその説明から省いている。
ほとんど平坦な絶縁膜の第１の形成方法
図１−４は、多数の例示的な集積回路の組立体であり、これら全体を順次参照すると、本発明の範囲内に含まれるほとんど、またはほぼ平坦な絶縁膜の形成方法がわかる。本願に使用する「ほぼ平坦な」膜とは、大局的に平坦な膜の意であり、局部的な凹凸の傾斜が４５°よりも小さいかそれに等しく、厚さが次に成膜する金属層の厚さより小さいものを意味する。局部的な凹凸は通常、下層の金属要素間のキャップの上方に生じる。
図１の断面図に示す方法は、任意の集積回路、例えば集積メモリー回路内に存在する集積回路の組立体または構造１０を形成することで開始される。この組立体１０は基板１２を含む。この明細書に用いる用語「基板」は、半導体ウェハーだけでなく１またはそれ以上の絶縁、半絶縁、導電または半導電層及び材料を有する構造を包含する。従って、例えば、この用語は、ＳＯＩ、ＳＯＳ及び他の最新構造を包含する。
基板１２は、３本の代表的なワイヤーまたは配線構造１４ａ、１４ｂ、１４ｃを有し、それらの最大（または平均）要素間隔は１４ｓである。この実施例において、ワイヤー１４ａ−１４ｃは厚さが約３０００−６０００オングストロームであり、アルミニウム、金または銀のような金属及び多量のドーピングを施したポリシリコンのような非金属より成る。この実施例において、間隔１４ｓは０．３ミクロンである。
ワイヤー１４ａ−１４ｃは、多数の方法、例えば、フォトリソグラフィー及びドライエッチングにより形成できる。ドライエッチング時に要素間隔の増加を回避するため、この実施例は、横方向エッチング抵抗層、即ち、横方向のエッチングに耐える層をエッチング前に金属層上に形成する。適当な層の例には、ＴＥＯＳ酸化物−窒化物層が含まれる。あるいは、開放領域が大きくなるのを避けるため、特に、要素間の対角線方向距離を減少するため、金属マスクレイアウトに広いセリフ要素を付加することができる。
図２は、実施例の方法の次のステップが基板１２及びワイヤー１４ａ−１４ｂの上方に絶縁層１６を形成するステップであることを示す。この層１６は、厚さ１６ｔが例えば６０００オングストロームであり、２つの層または副層１６ａ、１６ｂを含む。副層１６ａは、比誘電率を大きくするため、ワイヤー１４ａと１４ｂの間及びワイヤー１４ｂと１４ｃの間に多数のボイド１７を含む。副層１６ｂには実質的にボイドがないか、または副層１６ａよりボイドの数が実質的に少ない。副層１６ａにボイドが存在するため、隣接する金属要素、例えば、ワイヤー１４ａと１４ｂの間及び１４ａ−１４ｃと任意の上層導電構造との間における横方向の電気的結合が減少する。
この実施例の方法では、非コンフォーマル及びコンフォーマルな酸化物成膜法の組み合わせにより層１６が形成される。詳述すると、ボイドが詰まった副層１４ａを、ＣＶＤ ＴＥＯＳ（化学的気相成長テトラエチルオルトケイ酸塩）またはＰＥＣＶＤ ＴＥＯＳ（プラズマ増強ＣＶＤ ＴＥＯＳ）酸化物成膜プロセスにより非コンフォーマルな成膜速度で形成した後、ＴＥＯＳ成膜速度をコンフォーマルな速度に下げて実質的にボイドのない副層１６ｂを形成する。
図３は、あるレベルの凹凸を含む副層１６ｂを形成した後、この副層を約４５°の角度でファセットエッチングすることによりその大局的な平坦さが改善されることを示す。（その層１４ｂは、新しい参照番号１６ｂ´で強調するように、さらなる処理を受けている）。ファセットエッチングは、ワイヤー１４ａ−１４ｃのような金属要素間のギャップ上の領域の任意の深い溝を軽減または滑らかにする。本明細書に用いる用語「ファセットエッチング」は、垂直方向よりも水平方向におけるエッチング速度が大きい任意のエッチングプロセスを意味する。例えば、この用語は角度スパッタエッチングまたは反応性イオンエッチングを含む。
任意のビアの傾斜を最適化するため、ビアプリンティングの前にファセットエッチングをすることができる。詳述すると、任意の所要のビアをエッチングし、フォトレジスト材を除去した後、ファセットエッチングして、傾斜が大きく滑らかなビアを形成することができる。
図４は、図１−３に略示した方法により第２の金属化レベルを形成した結果を示す。簡単に説明すると、絶縁副層１６ｂ´の上に導電構造１８ａ、１８ｂを形成し、副層１６ｂ´及び導電構造１８ａ、１８ｂの上に絶縁層２０を形成する。絶縁層１６のような絶縁層２０は、ボイドが詰まった副層２０ａと、実質的にボイドのない副層２０ｂ´とを含む。副層２０ａは、導電構造１８ａと１８ｂの間に１またはそれ以上のボイドを含む。副層２０ｂは、平坦さを改善するためにファセットエッチングされている。層２０の厚さ２０ｔは、例えば３０００−６０００オングストロームである。
ほとんど平坦な絶縁膜を形成する第２の方法
図５−８は、多数の例示的な集積回路の組立体を示し、これら全体を順次参照すると、本発明の範囲内に含まれるほとんど、またはほぼ平坦な絶縁膜の第２の形成方法がわかる。この第２の方法は、浅いビア、即ち、深さが約４０００オングストローム以下のビアを形成できるようにするため、最大金属要素間隔が約０．３ミクロン以上または酸化物の厚さが６０００オングストローム未満のケースに特に適用可能である。
詳述すると、図５は、図１の組立体１０のように任意の集積回路内にある集積回路の組立体または構造２１の形成によりこの方法が開始されることを示す。組立体１０は、所望の要素間隔２４ｓを有する３本の代表的なワイヤーまたは導電構造２４ａ、２４ｂ、２４ｃを有する基板２２を有する。この実施例において、間隔２４ｓは０．３ミクロンより大きい。実施例の中には、最小間隔が０．１７ミクロンにセットされたものもある。しかしながら、本発明は任意特定の間隔に限定されない。
図６は、次のステップが絶縁スペーサー２６及び絶縁層２８を形成するステップであることを示す。例えば二酸化シリコンより成る絶縁スペーサー２６は、ワイヤー２４ａ―２４ｃの実効間隔を減少させるためにワイヤー２４ａ−２４ｃに隣接する基板部分の上方にある。この方法は、ＴＥＯＳにより酸化物を成膜した後、エッチングを行ってスペーサー２６を形成する。絶縁層２８の厚さ２８ｔは、例えば４０００オングストロームであり、この層は、第１の実施例の副層１６ａ、１６ｂに似た２つの副層２８ａ、２８ｂを含む。詳述すると、副層２８ａは比誘電率を増加させるためにワイヤー間に多数のボイド２７を含み、副層２８ｂには実質的にボイドがないかあるいは副層２８ａよりもボイドが実質的に小ない。第１の実施例に用いたプロセスと類似の２つのステップより成るＴＥＯＳ酸化物成膜プロセスにより、層２８が形成される。
図７は、あるレベルの凹凸を含む副層２８ｂを形成した後、約４５°の角度でその副層をファセットエッチングすることにより、大局的な平坦さが改善された状態を示す。
図８は、図５−７に示す方法に従って第２の金属化レベルを形成した結果を示す。絶縁副層２８ｂ´上に導電構造３０ａ、３０ｂが形成され、絶縁スペーサー３２、及び絶縁層２８と同様に、ボイドが詰まった副層３４ａと、実質的にボイドのない副層３４ｂ´とを含む絶縁層３４が形成されている。副層３４ａは導電構造３０ａと３０ｂの間にボイド３１を含み、副層３１ｂはファセットエッチングにより平坦さが改善されている。
ほとんど平坦な絶縁膜を形成する第３の方法
図９及び１０は、多数の例示的な集積回路の組立体を示し、これら全体を順次参照すると、本発明の範囲内に含まれるほとんど、またはほぼ平坦な絶縁膜の第３の形成方法がわかる。第１及び第２の実施例とは対照的に、第３の実施例は、最大要素間隔が最大０．５ミクロンの金属層上に絶縁膜を形成するように意図されている。
図９は、図１の組立体１０及び図５の組立体２１のように任意の集積回路内にある集積回路の組立体または構造３５の形成によりこの方法が開始されることを示す。組立体３５は、所望の要素間隔３８ｓを有する３本の代表的なワイヤーまたは導電構造３８ａ、３８ｂ、３８ｃを有する基板３６を有する。
図１０は、酸化物スペーサー４０及び絶縁層４２とを形成した結果を示す。この実施例は、幅が約１０００オングストロームの１またはそれ以上のスペーサー４０を形成して、導体３８ａ−３８ｃ間の実効間隔を２００オングストローム減少させる。絶縁層４２の形成には、Trikon Technologies, Inc.のTRIKON-200のようなフローフィル(flow-fill)法を用いる。大局的及び局部的な平坦さを改善するために、第２の実施例の方法で教示した酸化物／ＴＥＯＳスペーサーを用いるか、または金属要素を大型化するかもしくは金属要素間に浮遊金属を付加することにより、最大要素間隔を減少することができる。
層間絶縁膜の厚さの均一性を促進する方法
上述したような、厚さがより均一な層間絶縁膜を容易に形成できるようにするため、発明者は、金属レイアウトのパターン密度を増加させる特定の方法（及び関連のコンピュータソフトウェア）を開発した。これらの方法及び関連のソフトウェアは、所与の金属レイアウトについて、そのレイアウトの開放領域を修正または充填してパターン密度を増加させ、レイアウトにより金属層上に形成される絶縁膜の厚さをより均一に、即ち厚さのばらつきを減少する。これらの方法及びソフトウェアを利用すると、例えば、図１、５及び９に示す導電構造の形成を容易にすることができる。
この方法は、一般的に、所与のレイアウトを反復して測定し、レイアウトの大きな開放領域を充填するために浮遊金属を付加し、既存の金属領域を拡張するか充填して最大要素間隔またはギャップの基準を満足させる。図１１は、コンピュータより実行可能なプログラムとして実施に好適な本発明の方法を示すフローチャートである。
詳述すると、このフローチャートは、多数のプロセスまたは決定ブロック１１０、１２０、１３０、１４０を含む。この方法は、所与のレイアウトを測定するプロセスブロック１１０でスタートする。これは、浮遊金属を充填するほど十分に大きい開放（未金属化または非導電性）領域を同定し、所望間隔を得るために金属をさらに必要とする実効金属領域を同定するステップを含む。浮遊金属は信号パスまたはコンポーネントに結合されない金属であり、実効金属は信号パスまたはコンポーネントに結合される金属である。
ブロック１１０を実行した後、この方法は、ブロック１００で同定した任意の大きな領域へ浮遊金属を付加するブロック１２０へ進む。
図１２は、開放領域２１０のある実効金属領域２００を有する仮想レイアウトを示す。一般的に、寸法Ａが寸法Ｓ１、Ｓ２及びＬ（最大要素間隔の基準）の和より大きい場合、この方法により、浮遊金属領域２２０のような浮遊金属が付加される。
浮遊金属を付加した後、この方法は、図１１のブロック１２０に示すように実効金属を付加する。図１２は再び、この方法を示すものである。寸法Ｂが寸法Ｓ１、Ｓ２及びＬの和より小さい場合、この方法は、付加された実効金属領域２３０で示すように金属を付加する。
さらに詳述すると、この方法は、ブロック１３０ａ−１３０ｇで示すように、実効（浮遊状態でない）金属を付加する反復的なプロセスに従う。
ブロック１３０ａは、現在の実効金属のノッチを充填する。図１３は、ノッチ３１０を有する仮想金属レイアウトの実効金属領域３００を示す。ノッチ３１０には、反復的プロセスにより付加された一連の実効金属領域３２０−３２５が含まれる。各反復時に付加される金属の量は、最小表面領域基準により選択するかまたは反復毎に動的に計算することができる。この実施例は、ブロック１３０ｂへ進む前に、充填されるまで金属をノッチに繰り返し付加する。しかしながら、他の実施例では、ノッチが充填される前にブロック３１０ｂへ進み、フローチャートの第１ループの後続ステップ群によりノッチの充填が完了されるようにすることができる。
ブロック１３０ｂは、ノッチを充填した後の実効金属の意味である現在の実効金属のコーナーを充填する。図１４は、コーナー４１０と、付加されたＬ字形の実効金属領域４２０及び４２３と、矩形の実効領域４２４とを有する実効金属領域４００を示す。（他の実施例には、他の形状の実効金属領域を付加するものがある）。各反復時に付加される金属の量は、最小表面積または単一寸法基準を用いて選択するかまたは各反復時に動的に計算することができる。この実施例では、ブロック１３０ｃへ進む前に、充填状態となるまでコーナーに金属を繰り返し付加する。しかしながら、他の実施例には、ノッチが充填される前にブロック３１０ｂへ進み、内部のループの後続ステップ群によりノッチの充填が完了されるようにするものもある。
ブロック１３０ｃは、所望の最大間隔Ｌのような所望の間隔を得るために隣接す実効金属領域の対向エッジ間を充填する。図１５は、対向エッジ５１０ａ及び５２０ａを有する実効金属領域５１０及び５２０を示す。この方法は、エッジ５２０ａのような１つのエッジに実効金属領域５２１−５２３のような実効金属領域を付加して所望の最大間隔Ｌが得られるようにする。しかしながら、他の実施例には、対向するエッジの両方へ実効金属を付加して所望の間隔を得ようとするものがある。さらに別の実施例には、対向するエッジの長さに着目し、一方または両方の長さから付加する実効金属の１またはそれ以上の寸法を求めるものがある。
既存の実効金属領域の対向エッジ間の充填を行った後、この方法は、図１１の決定ブロック１３０ｄへ進む。このブロックは、さらに実効金属を付加できるか否かのチェックを行う。さらに正確に言うと、既に付加した実効金属により修正されたレイアウトを測定し、隣接の領域のなかで所望の最大間隔基準に違反するものがあるか否かをチェックする。（実施例の中には、容量効果またはクロストークの問題が他の問題よりも重要である領域を適正にするために、２つ以上の最大間隔基準を有するものがある）。このチェックにより金属を追加できることが判明すると、ブロック１３０ａへ戻って、残りのノッチの充填等を行う。チェックにより、実効金属の追加が不可能で、最大間隔基準を満たしていることが判明した場合、図１１のブロック１３０ｅへ進む。
ブロック１３０ｅは、修正したレイアウトの実効金属領域の１またはそれ以上のエッジ（またはエッジの一部）を移動（または再画定）する）。図１６は、エッジ６１０ａ、６２０ａをそれぞれ有する実効金属領域６１０、６２０を示す。その図はまた、エッジ６２０ａへ実効金属領域６３０を付加することにより、そのエッジが事実上拡張されることを示す。同様に、エッジ６２０ａは、実効金属領域６３１、６３２を反復して付加することにより拡張させている。この付加は、動的または静的ステップサイズを用いて繰り返し行うか、または各エッジに付加する最適サイズを計算することにより一度に行うことができる。この後、決定ブロック１３０ｆへ進む。
決定ブロック１３０ｆにおいて、この方法は再び、レイアウトにさらに金属を付加できるか否かを判定する。さらに金属を付加できる場合、この方法はプロセスブロック１０４−１２２を繰り返し実行する。しかしながら、金属を付加できない場合、プロセスブロック１４０へ進んで、修正済みレイアウトを出力し、製造プロセスにおいて使用されるようにする。
図１１のフローチャートには明示しないが、実施例の方法は、データの圧縮を行って、反復毎に繰り越すレイアウトのデータ量を最小限に抑えるかまたは減少させるようにする。データを圧縮すると、金属レイアウトに関連する回路を画定するセルの数及び金属レイアウトの形成に要する計算能力が減少する。
この圧縮方式は、全てのアレイの配置構成を平らにしてシングルインスタンスの配置にする。例えば、３×４のマトリックスを組み込んだセルの単一アレイの配置構成を平らにして、単一セルの１２個のインスタンスにする。また、アレイコアセル、ビアまたは接点のような特定のセルを、レイアウトまたはユーザーの設定に基づき、平らにする。さらに、他の任意の効果とは無関係に所定数よりも少ない形状部を含むセルを平らにする。例えば、１０、２０または４０個より少ない形状部を有するセルを平らにできる。最後に、実施例の圧縮方式では、オーバーラップする形状部または冗長データを最小限に抑えるように形状部を結合しようとする。
平坦化の度合いが適当かまたは最適なものかは、概ね、この方法を実施するコンピュータの処理能力及びメモリー容量による。より大きなコアメモリーとスワップスペースとを有する高速のコンピュータは、セル毎により多い数の形状部を処理することが可能であり、従って、コアメモリー及びスワップスペースが小さい、遅いコンピュータより平坦化の必要性が低い。極言すると、１つの完全な回路レイアウトを平坦化して１つのセルにすることができる。
所与のレイアウトデザインが形状部の平らな単一リストでなくて、インスタンスとして互いの内部に配置される２またはそれ以上のセルを含む場合、パターン充填プロセス時にレイアウトに意図しないショートが導入される危険を減少するように特別な注意を払う必要がある。この実施例において、これはセルの階層管理を含む。
この実施例は、各セルの関連の充填領域が金属充填プロセスの間中変化しないと認識する階層管理プロセスを実行する。実施例の管理プロセスは、セルの全ての従属関係が解消するまで以下のステップを下から実行する。各セルの各インスタンスについて、このプロセスは所与のインスタンスに関連するセルの一時的で唯一無二のコピーを作成する。この後、プロセスは、チェックしているセルが充填領域に入る場合、他のセルからそのチェック中のセルへ金属をコピーする。その後、このプロセスは、金属が充填領域の周りのリングに含まれる場合、他のセルからそのセルに金属をコピーする。次に、プロセスは、コンフリクトのある領域を同定し、抽出し、そしてマークする。
この実施例の１またはそれ以上の充填を行うパターン充填法及び他の簡単な及び複雑な方法を、図１−１０を用いて説明したほとんど平坦な層間絶縁膜の形成法と共に用いることができる。さらに正確に言うと、本発明のパターン充填法により特定の金属層についてレイアウトを画定し、そのレイアウトに従って金属層を形成した後、その金属層の上に、本発明により、ほとんど平坦な層間絶縁膜を形成することができる。これらの方法を組み合わせると、化学的機械平坦化の必要性を減少または回避するほとんど平坦な絶縁層だけでなく、下の金属層のパターン充填密度を調整するため厚さのばらつきが少ない絶縁層の形成が約束される。
パターン充填法を実行するコンピュータシステムの例
図１７は、実施例のパターン充填法のソフトウェアを搭載し実行するコンピュータシステムまたはワークステーション４２を示す。このシステム４２の最も関連性の高い特徴部分は、プロセッサー４４、ローカルメモリー４５及びデータ記憶装置４６である。システム４２はさらに、ディスプレイ装置４７と、ユーザーインターフェイス装置４８とを有する。実施例によっては分散型プロセッサーまたは並列プロセッサーを用いるものがあり、また他の実施例では、以下のデータ記憶装置、即ち、リードオンリーメモリー（ＲＯＭ）、ランダムアクセスメモリー（ＲＡＭ）、電気的消去可能プログラム可能リードオンリーメモリー（ＥＥＰＲＯＭ）、光ディスクまたはフロッピーディスクのうちの１またはそれ以上を含むものがある。ディスプレイ装置の一部としてカラーモニターがあり、ユーザーインターフェイス装置の例として、キーボード、マウス、ジョイスティックまたはマイクロフォンが含まれる。従って、本発明は、コンピュータ化されたプラットフォームの任意の上位概念または下位概念に限定されない。
データ記憶装置４６は、レイアウト開発ソフトウェア４６ａ、パターン充填ソフトウェア４６ｂ、入力金属レイアウト４２ｃ及び出力金属レイアウト４２ｄを含む。（ソフトウェア４６ａ、４６ｂは、ネットワークを介するダウンロードにより、または光または磁気ディスクのようなコンピュータで読み取り可能なメディアにより、もしくは他のソフトウェア転送方法により、それらを別々にまたは組み合わせて、システム４２上にインストールできる）。記憶装置の例として、ハードディスクドライブ、光ディスクドライブまたはフロッピーディスクドライブが含まれる。実施例のソフトウェア４６ｂは、レイアウト開発ソフトウェア４６ａのアドオンツールであり、レイアウト４６ｃは、ソフトウェア４６ａを用いて開発されている。しかしながら、他の実施例では、ソフトウェア４６ｂは別個のアプリケーションプログラムとして働き、レイアウト４６ｃは常駐でないレイアウト開発ソフトウェアにより開発されている。適当なレイアウト開発ソフトウェアの一般的な例は、Cadence and Mentor Graphicsにより市販されている。従って、本発明は、レイアウト開発ソフトウェアの任意特定の上位概念及び下位概念に限定されない。
集積メモリー回路の例
図１８は、本発明の範囲に含まれる１またはそれ以上のほとんど平坦な層間絶縁膜及び／または金属層を備えた集積メモリー回路５０を示す。回路５０に似たさらに別のメモリー回路を用いて、図１７のシステム４２のような種々のコンピュータまたはコンピュータ化されたシステムを形成することができる。
よく知られ理解されている原理に従って動作するメモリー回路５０は、一般的に、プロセッサー（図示せず）と結合されてコンピュータシステムを形成する。詳述すると、回路５０は、多数のメモリーセル５３ａ、５３ｂ、５３ｃ、５３ｄより成るメモリーアレイ５２と、行アドレスデコーダ５４と、列アドレスデコーダ５４と、ビットライン５６ａ、５６ｂと、ワードライン５７ａ、５７ｂと、従来の方式でビットライン５６ａ、５６ｂに結合された電圧感知増幅器回路５８とを含む。（説明を簡単にするため、図１８はメモリー回路に通常存在する多くの素子を省いてる）。
結 論
当該技術分野のさらなる発展のため、発明者は、化学的機械平坦化によらずに、ほとんど平坦な層間絶縁膜を形成するいくつかの方法を呈示した。さらに、発明者は、厚さがより均一な絶縁膜の形成を容易にする金属レイアウトの修正方法を呈示した。金属レイアウトを修正し絶縁膜を形成するこれらの方法は、逐次的に使用すると、厚さがより均一な、ほとんど平坦な層間絶縁膜を提供することが可能である。
図示説明した実施例は例示的であり、本発明の幅及び範囲を限定するものでなく、本発明を実施する１またはそれ以上の方法を教示するものである。本発明を実施する全ての方法を包含する本発明の実際の範囲は、頭書の特許請求の範囲及びそれらの均等物によってのみ画定されるものである。
図１は、基板１２及び金属ワイヤー１４ａ、１４ｂ、１４ｃを有する部分的な集積回路組立体１０を示す断面図である。 図２は、ボイドを含む部分１６ａと、ボイドを含まない部分１６ｂとを有する実質的に平坦な絶縁層１６を形成した後の図１の集積回路組立体を示す断面図である。 図３は、層１６の平坦さを改善するためにファセットエッチングを施した後の図２の組立体を示す断面図である。 図４は、金属ワイヤー１８ａ、１８ｂ及びボイドを含む部分２０ａとボイドを含まない部分２０ｂとを有する実質的に平坦な絶縁膜２０を形成した後の図３の組立体を示す断面図である。 図５は、基板基板２２及び金属ワイヤー２４ａ、２４ｂ、２４ｃを有する部分的な集積回路組立体２１を示す断面図である。 図６は、酸化物スペーサー２６及びボイドを含む部分２８ａと、ボイドを含まない部分２８ｂとを有する実質的に平坦な絶縁層２８を形成した後の図１の集積回路組立体を示す断面図である。 図７は、層２８の平坦さを改善するためにファセットエッチングを施した後の図６の組立体を示す断面図である。 図８は、金属ワイヤー３０ａ、３０ｂ及びボイドを含む部分３４ａと、ボイドを含まない部分３４ｂとを有する実質的に平坦な絶縁膜３４を形成した後の図７の組立体を示す断面図である。 図９は、基板基板３６及び金属ワイヤー３６ａ、３６ｂ、３６ｃを有する部分的な集積回路組立体３５を示す断面図である。 図１０は、酸化物スペーサー４０及び実質的に平坦な絶縁層４２を形成した後の図９の集積回路組立体を示す断面図である。 図１１は、厚さがより均一な層間絶縁膜の形成を容易にするための金属レイアウトの変更方法を示すフローチャートである。 図１２は、図１１の方法が如何にして金属レイアウトの開放領域に金属を付加するかを示す金属レイアウトの部分的平面図である。 図１３は、図１１の方法が如何にして金属レイアウトのノッチを充填するかを示す金属レイアウトの部分的平面図である。 図１４は、図１１の方法が如何にして金属レイアウトのコーナーを充填するかを示す金属レイアウトの部分的平面図である。 図１５は、図１１の方法が如何にして金属レイアウトの実効金属領域の対向エッジ間を充填するかを示す金属レイアウトの部分図である。 図１６は、図１１の方法が如何にしてエッジを移動させるかを示す金属レイアウトの部分図である。 図１７は、図１１のパターン充填法のソフトウェアをホストし、実行させるコンピュータシステム６２の一例を示すブロック図である。 図１８は、本発明の方法により形成した１またはそれ以上のほとんど平坦な層間絶縁膜及び／または金属層を組み込んだ集積メモリー回路５０の一例を単純化した概略図である。

Claims (21)

  1. 金属層上に平坦な絶縁膜を形成する方法であって、
    所定の最大要素間隔を有する金属層を形成し、
    ＴＥＯＳ系の方法により金属層上に酸化物層を形成し、
    酸化物層をファセットエッチングし、
    金属層の少なくとも一部をリフローさせるステップより成るほとんど平坦な絶縁膜の形成方法。
  2. 金属層の形成は、最大要素間隔が０．３ミクロンの金属層を形成するステップより成る請求項１の方法。
  3. 金属層の形成は金属ランナーの形成ステップより成り、酸化物層の形成は、金属ランナーの１またはそれ以上の側壁上に酸化物を形成するステップより成る請求項１の方法。
  4. 酸化物層の形成は、ＴＥＯＳ系の方法により第１の成膜速度で酸化物層の一部を形成し、ＴＥＯＳ系の方法により第１の成膜速度より小さい第２の成膜速度で酸化物層の一部を形成するステップより成る請求項１の方法。
  5. 酸化物層の形成は、ＴＥＯＳ系の方法により、ボイドを形成する傾向のある第１の成膜速度で酸化物層の一部を形成し、ＴＥＯＳ系の方法により、実質的にボイドを形成しないか第１の成膜速度より少ないボイドを形成する傾向のある第２の成膜速度で酸化物層の一部を形成するステップより成る請求項１の方法。
  6. 金属層中の金属要素間のギャップの上の酸化物層の任意の溝の段差を軽減するように酸化物層をファセットエッチングするステップをさらに含む請求項１の方法。
  7. 金属層上に平坦な絶縁膜を形成する方法であって、
    所定の最大要素間隔が０．３ミクロンの金属層を形成し、
    ＴＥＯＳ系の方法により第１の成膜速度で金属層上に第１の酸化物層を形成し、
    ＴＥＯＳ系の方法により第１の成膜速度より小さい第２の成膜速度で第１の酸化物層上に第２の酸化物を形成し、
    第２の酸化物層をファセットエッチングするステップよりなるほとんど平坦な絶縁膜の形成方法。
  8. 金属層上に横方向エッチングに耐える膜を成膜するステップをさらに含む請求項７の方法。
  9. 金属層の２またはそれ以上の金属要素上に、２またはそれ以上の酸化物スペーサー間の実効間隔が所定の最大要素間隔よりもほぼ小さくなるように酸化物スペーサーを形成するステップをさらに含む請求項８の方法。
  10. 第１の成膜速度はボイドを形成する傾向を有し、第２の成膜速度は第１の成膜速度よりボイドを形成する傾向が少ない請求項７の方法。
  11. 金属層中の金属要素間のギャップの上の酸化物層の任意の溝の段差を軽減するように酸化物層をファセットエッチングするステップをさらに含む請求項７の方法。
  12. 絶縁層を形成する方法であって、
    ボイドを形成する傾向のある第１の成膜速度で絶縁材料を成膜し、
    成膜した絶縁材料の上に、実質的にボイドを形成しないか第１の成膜速度よりも小数のボイドを形成する傾向のある第２の成膜速度で絶縁材料を成膜するステップより成る絶縁層の形成方法。
  13. 第１及び第２の成膜速度で絶縁材料を成膜するステップは、ＴＥＯＳ系の方法により絶縁材料を成膜するステップより成る請求項１２の方法。
  14. 金属レイアウトのパターン充填密度を増加させる方法であって、
    金属レイアウトの開放領域を同定して、これらの開放領域に浮遊金属を充填し、
    金属レイアウトのノッチを同定してこれらのノッチを充填し、
    金属レイアウトのコーナーを同定して、これらのコーナーを充填するステップより成る金属レイアウトのパターン充填密度増加方法。
  15. 前記ステップを記載された順序で実施する請求項１４の方法。
  16. 金属レイアウトの実効金属領域の対向エッジを同定して、エッジ間を充填するステップをさらに含む請求項１４の方法。
  17. 階層的金属レイアウトパターンのパターン充填密度を増加する方法であって、
    金属レイアウトの１またはそれ以上のノッチ、内側ライン及びコーナーを同定し、これらを充填することにより、第１の派生的金属レイアウトパターンを画定し、
    第１の派生的金属レイアウトパターンが所定のパターン充填密度を有するか否かをチェックし、
    金属レイアウトの１またはそれ以上のノッチ及びコーナーを同定し、これらを充填することにより、第２の派生的金属レイアウトパターンを画定し、
    第２の派生的金属レイアウトパターンが所定のパターン充填密度を有するか否かをチェックし、
    第２の派生的金属レイアウトパターンが所定のパターン充填密度を有するか否かのチェックに応答して、第２の派生的金属レイアウトパターンの１またはそれ以上のエッジを再び画定するステップより成る階層的金属レイアウトパターンのパターン充填密度増加方法。
  18. 請求項１４、１５、１６または１７の方法を実施する命令を含むコンピュータにより読み取り可能なメディア。
  19. 少なくとも一部が請求項１乃至１３の方法を実施した結果得られたものである集積回路。
  20. プロセッサーと、
    少なくとも１つの集積メモリー回路とより成り、
    集積メモリー回路の少なくとも一部は請求項１乃至１３の方法を実施した結果得られたものであるシステム。
  21. プロセッサーはデジタル信号プロセッサーである請求項２０のシステム。
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* Cited by examiner, † Cited by third party
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JP2004501503A (ja) * 2000-03-07 2004-01-15 マイクロン・テクノロジー・インコーポレーテッド 集積回路におけるほとんど平坦な絶縁膜の形成方法
US7135734B2 (en) 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US6780762B2 (en) * 2002-08-29 2004-08-24 Micron Technology, Inc. Self-aligned, integrated circuit contact and formation method
US6737346B2 (en) * 2002-08-29 2004-05-18 Micron Technology, Inc. Integrated circuit with modified metal features and method of fabrication therefor
JP4387654B2 (ja) * 2002-10-10 2009-12-16 パナソニック株式会社 半導体装置およびその製造方法
US7364997B2 (en) 2005-07-07 2008-04-29 Micron Technology, Inc. Methods of forming integrated circuitry and methods of forming local interconnects
US7544612B1 (en) * 2006-01-20 2009-06-09 Skyworks Solutions, Inc. Method and structure for reducing the effect of vertical steps in patterned layers in semiconductor structures
US7557002B2 (en) * 2006-08-18 2009-07-07 Micron Technology, Inc. Methods of forming transistor devices
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7723227B1 (en) 2009-03-24 2010-05-25 Micron Technology, Inc. Methods of forming copper-comprising conductive lines in the fabrication of integrated circuitry
US7989336B2 (en) * 2009-05-06 2011-08-02 Micron Technology, Inc. Methods of forming a plurality of conductive lines in the fabrication of integrated circuitry, methods of forming an array of conductive lines, and integrated circuitry
US8507304B2 (en) * 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
US8575000B2 (en) * 2011-07-19 2013-11-05 SanDisk Technologies, Inc. Copper interconnects separated by air gaps and method of making thereof
WO2013021902A1 (ja) 2011-08-05 2013-02-14 住友電気工業株式会社 基板、半導体装置およびこれらの製造方法

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051917A (en) * 1987-02-24 1991-09-24 International Business Machines Corporation Method of combining gate array and standard cell circuits on a common semiconductor chip
US5304505A (en) * 1989-03-22 1994-04-19 Emanuel Hazani Process for EEPROM cell structure and architecture with increased capacitance and with programming and erase terminals shared between several cells
US6109775A (en) * 1991-07-19 2000-08-29 Lsi Logic Corporation Method for adjusting the density of lines and contact openings across a substrate region for improving the chemical-mechanical polishing of a thin-film later disposed thereon
US5252520A (en) * 1991-10-31 1993-10-12 At&T Bell Laboratories Integrated circuit interlevel dielectric wherein the first and second dielectric layers are formed with different densities
US5441915A (en) * 1992-09-01 1995-08-15 Taiwan Semiconductor Manufacturing Company Ltd. Process of fabrication planarized metallurgy structure for a semiconductor device
US5503882A (en) * 1994-04-18 1996-04-02 Advanced Micro Devices, Inc. Method for planarizing an integrated circuit topography
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
US5552996A (en) * 1995-02-16 1996-09-03 International Business Machines Corporation Method and system using the design pattern of IC chips in the processing thereof
US5636133A (en) * 1995-05-19 1997-06-03 International Business Machines Corporation Efficient generation of fill shapes for chips and packages
US5776834A (en) * 1995-06-07 1998-07-07 Advanced Micro Devices, Inc. Bias plasma deposition for selective low dielectric insulation
US5597668A (en) * 1995-07-19 1997-01-28 Vlsi Technology, Inc. Patterned filled photo mask generation for integrated circuit manufacturing
JPH09167765A (ja) * 1995-08-01 1997-06-24 Texas Instr Inc <Ti> 絶縁層およびこれを形成する方法
US5641712A (en) * 1995-08-07 1997-06-24 Motorola, Inc. Method and structure for reducing capacitance between interconnect lines
US5518959A (en) * 1995-08-24 1996-05-21 Taiwan Semiconductor Manufacturing Company Method for selectively depositing silicon oxide spacer layers
US5858876A (en) * 1996-04-01 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Simultaneous deposit and etch method for forming a void-free and gap-filling insulator layer upon a patterned substrate layer
US5814555A (en) 1996-06-05 1998-09-29 Advanced Micro Devices, Inc. Interlevel dielectric with air gaps to lessen capacitive coupling
US5763955A (en) * 1996-07-01 1998-06-09 Vlsi Technology, Inc. Patterned filled layers for integrated circuit manufacturing
US6599847B1 (en) * 1996-08-27 2003-07-29 Taiwan Semiconductor Manufacturing Company Sandwich composite dielectric layer yielding improved integrated circuit device reliability
US5790417A (en) * 1996-09-25 1998-08-04 Taiwan Semiconductor Manufacturing Company Ltd. Method of automatic dummy layout generation
US5923563A (en) * 1996-12-20 1999-07-13 International Business Machines Corporation Variable density fill shape generation
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US6100205A (en) * 1997-04-02 2000-08-08 United Microelectronics Corp. Intermetal dielectric layer formation with low dielectric constant using high density plasma chemical vapor deposition process
US5968610A (en) * 1997-04-02 1999-10-19 United Microelectronics Corp. Multi-step high density plasma chemical vapor deposition process
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP
US6080672A (en) 1997-08-20 2000-06-27 Micron Technology, Inc. Self-aligned contact formation for semiconductor devices
US6081272A (en) * 1997-09-30 2000-06-27 Intel Corporation Merging dummy structure representations for improved distribution of artifacts in a semiconductor layer
US6251470B1 (en) * 1997-10-09 2001-06-26 Micron Technology, Inc. Methods of forming insulating materials, and methods of forming insulating materials around a conductive component
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6087724A (en) * 1997-12-18 2000-07-11 Advanced Micro Devices, Inc. HSQ with high plasma etching resistance surface for borderless vias
US6093631A (en) * 1998-01-15 2000-07-25 International Business Machines Corporation Dummy patterns for aluminum chemical polishing (CMP)
US5949143A (en) * 1998-01-22 1999-09-07 Advanced Micro Devices, Inc. Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process
US6189130B1 (en) * 1998-04-30 2001-02-13 International Business Machines Corporation System and method for determining density maps in hierarchical designs
US6030881A (en) 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US6223331B1 (en) 1998-07-30 2001-04-24 Micron Technology, Inc. Semiconductor circuit design method for employing spacing constraints and circuits thereof
US6274479B1 (en) * 1998-08-21 2001-08-14 Micron Technology, Inc Flowable germanium doped silicate glass for use as a spacer oxide
US6262435B1 (en) * 1998-12-01 2001-07-17 Marina V. Plat Etch bias distribution across semiconductor wafer
US6319818B1 (en) * 1999-01-04 2001-11-20 International Business Machines Corporation Pattern factor checkerboard for planarization
US6691297B1 (en) * 1999-03-04 2004-02-10 Matsushita Electric Industrial Co., Ltd. Method for planning layout for LSI pattern, method for forming LSI pattern and method for generating mask data for LSI
US6255162B1 (en) * 1999-03-16 2001-07-03 United Microelectronics Corp. Method of gap filling
US6305000B1 (en) * 1999-06-15 2001-10-16 International Business Machines Corporation Placement of conductive stripes in electronic circuits to satisfy metal density requirements
US6396158B1 (en) * 1999-06-29 2002-05-28 Motorola Inc. Semiconductor device and a process for designing a mask
US6174808B1 (en) * 1999-08-04 2001-01-16 Taiwan Semiconductor Manufacturing Company Intermetal dielectric using HDP-CVD oxide and SACVD O3-TEOS
US6323113B1 (en) * 1999-12-10 2001-11-27 Philips Electronics North America Corporation Intelligent gate-level fill methods for reducing global pattern density effects
US6436807B1 (en) * 2000-01-18 2002-08-20 Agere Systems Guardian Corp. Method for making an interconnect layer and a semiconductor device including the same
JP2004501503A (ja) * 2000-03-07 2004-01-15 マイクロン・テクノロジー・インコーポレーテッド 集積回路におけるほとんど平坦な絶縁膜の形成方法
US6531412B2 (en) * 2001-08-10 2003-03-11 International Business Machines Corporation Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications

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