KR102495799B1 - 본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정 - Google Patents

본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정 Download PDF

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영지 린
칭이 리
더양 치오우
스판 천
한주에이 후
칭훙 왕
뤼리앙 리
충이 위
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Abstract

본 개시 내용의 다양한 실시예는 반도체 구조물을 형성하는 방법에 관한 것이다. 방법은 반도체 웨이퍼 상에 복수의 상부 정렬 마크들을 형성하는 단계를 포함한다. 복수의 하부 정렬 마크들은 핸들 웨이퍼 상에 형성되고 상부 정렬 마크들에 대응한다. 반도체 웨이퍼는 상부 정렬 마크들의 중심들이 대응하는 하부 정렬 마크들의 중심들로부터 측방으로 오프셋되도록 핸들 웨이퍼에 본딩된다. 복수의 상부 정렬 마크들 및 복수의 하부 정렬 마크들을 검출함으로써 핸들 웨이퍼와 반도체 웨이퍼 간의 OVL 시프트를 측정한다. 포토리소그래피 공정은 포토리소그래피 툴에 의해 수행되어 반도체 웨이퍼 위에 집적 회로(IC) 구조물을 부분적으로 형성한다. 포토리소그래피 공정 동안 포토리소그래피 툴은 OVL 시프트에 따라 보상가능하게 정렬된다.

Description

본딩된 웨이퍼들을 위한 포토리소그래피 정렬 공정{PHOTOLITHOGRAPHY ALIGNMENT PROCESS FOR BONDED WAFERS}
본 출원은 2020년 5월 28일 출원된 미국 가출원 번호 제63/030,990호의 우선권을 주장하며, 이 미국 가출원의 내용은 그 전체가 본원에 참고로 포함된다.
집적된 칩들은 반도체 제조 시설들(semiconductor fabrication facilities)에서 제조된다. 제조 시설들은 반도체 기판(예컨대, 실리콘 웨이퍼)에 대해 처리 단계들(예컨대, 에칭 단계들, 포토리소그래피 단계들, 증착 단계들 등)을 수행하도록 구성된 처리 툴들(processing tools)을 포함한다. 포토리소그래피는 포토마스크의 패턴을 반도체 기판에 전사하는 일반적으로 사용되는 처리 단계이다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 핸들 웨이퍼(handle wafer) 상의 복수의 하부 정렬 마크들과 반도체 웨이퍼 상의 복수의 상부 정렬 마크들 사이에서 측정된 오버레이(overlay)(OVL) 시프트에 따라 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된 처리 시스템의 개략적 표현의 일부 실시예를 도시한 것이다.
도 1b는 복수의 상부 정렬 마크들을 갖는 본딩 구조물을 통해 반도체 웨이퍼에 본딩되는 복수의 하부 정렬 마크들을 갖는 핸들 웨이퍼의 단면도의 일부 실시예를 도시한 것이다.
도 2a 내지 도 2k 및 도 3a 내지 도 3b는 핸들 웨이퍼와 제 2 IC 구조물 사이에 배치된 제 1 IC 구조물을 포함하는 3 차원(3D) 집적 회로(IC) 구조물의 단면도들의 다양한 실시예들을 도시한 것이다.
도 4a 내지 도 4f는 개별 정렬 마크의 레이아웃 도면들의 다양한 실시예들을 도시한 것이다.
도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17은 제 1 IC 구조물을 핸들 웨이퍼에 본딩하고, 핸들 웨이퍼와 제 1 IC 구조물 사이에서 측정되는 OVL 시프트에 기반하여 제 1 IC 구조물 위에 제 2 IC 구조물을 형성하는 방법의 다양한 도면들의 일부 실시예를 도시한 것이다.
도 18 내지 도 21은 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17의 방법의 일부 대안적인 실시예의 단면도들을 도시한 것이다.
도 22는 제 1 IC 구조물을 핸들 웨이퍼에 본딩하고, 핸들 웨이퍼와 제 1 IC 구조물 사이에서 측정되는 OVL 시프트에 기반하여 제 1 IC 구조물 위에 제 2 IC 구조물을 형성하는 방법의 블럭 다이어그램의 일부 실시예를 도시한 것이다.
본 개시 내용은 본 개시 내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
더욱이, "제 1", "제 2", "제 3" 등은 본원에서 도면 또는 일련의 도면들의 상이한 요소들을 구별하기 위한 설명의 용이성을 위해 사용될 수 있다. "제 1", "제 2", "제 3" 등은 대응하는 요소를 설명하기 위한 것이 아니라 단순히 일반적인 식별자에 불과하다. 예를 들어, 제 1 도면과 관련하여 기술된 "제 1 유전체 층"은 일부 실시예와 관련하여 기술된 "제 1 유전체 층"에 반드시 대응할 필요는 없고, 오히려 다른 실시예들에서의 "제 2 유전체 층"에 대응할 수도 있다.
3 차원(3D) 집적 회로(IC)는 서로의 위에 적층되는 복수의 IC 다이를 포함한다. 3D IC를 제조하는 한 가지 가능한 방법은 웨이퍼 적층 방법을 포함하며, 이 방법은 핸들 웨이퍼에 제 1 2D IC 구조물을 본딩하는 단계와, 이어서 제 1 2D IC 구조 위에 제 2 2D IC 구조물을 형성하는 단계를 포함한다. 제 1 2D IC 구조물 위에 제 2 2D IC 구조물을 형성하는 단계는 제조 시설에서 다수의 처리 단계들을 수행하는 단계를 포함한다. 처리 단계는 제 1 2D IC 구조물 위에 패터닝된 층들을 배치하고, 패터닝된 층들 중 적어도 일부는 포토리소그래피 툴을 사용하여 형성될 수 있다. 3D IC가 올바르게 작동하기 위해, 제 2 2D IC 구조물의 패터닝된 층들은 서로 정확하게 정렬되어야 하고 제 1 2D IC 구조물의 패터닝된 층들과 정렬되어야 한다. 제 1 및 제 2 2D IC 구조물들의 패터닝된 층들 간의 오정렬로 인해 단락 회로들 또는 연결 장애들이 유발되어 디바이스 수율에 상당한 영향을 미칠 수 있다. 제 2 2D IC 구조물의 패터닝된 층을 형성할 경우, 포토리소그래피 툴은 제 1 및 제 2 2D IC 구조물들의 패터닝된 층들 간의 오정렬을 완화하기 위해 핸들 웨이퍼의 원주의 에지 및/또는 노치(notch)에 따라 정렬될 수 있다. IC들의 디바이스 피처들의 복잡도가 증가하고 및/또는 그 축소가 증가함에 따라, 제 1 및 제 2 2D IC 구조물들의 패터닝된 층들 간의 단락 회로들 및/또는 연결 장애들을 방지하기 위한 정확한 정렬이 더욱 중요해졌다. 제 1 2D IC 구조물은 반도체 웨이퍼 상에 배치된 제 1 상호접속 구조물을 포함할 수 있다. 반도체 웨이퍼 상에/내에 복수의 반도체 디바이스가 배치될 수 있다. 또한, 반도체 웨이퍼 및 핸들 웨이퍼는 각각 원주의 에지를 따라 배치된 노치를 포함할 수 있고 및/또는 각각 하나 이상의 본딩 정렬 마크를 포함할 수 있다.
위의 3D IC 제조 방법의 한 가지 문제는 본딩 공정 후 제 1 2D IC 구조물과 핸들 웨이퍼 간의 오정렬에 있다. 예를 들어, 본딩 공정 동안, 광 센서(예컨대, 적외선(IR) 센서)는, 반도체 웨이퍼가 웨이퍼 피처들(예컨대, 반도체 및/또는 핸들 웨이퍼들의 노치, 원주의 에지, 및/또는 본딩 마크들)에 의해 핸들 웨이퍼와 정렬(예컨대, 광학적 정렬)되도록 하기 위해 이용된다. 그러나, 처리 툴의 한계로 인해, 본딩 공정 후 반도체 웨이퍼의 중심과 핸들 웨이퍼의 중심 간의 오정렬 거리는 상대적으로 클 수 있다(예컨대, 약 70 nm를 초과할 수 있다). 상대적으로 큰 오정렬 거리로 인해, 본딩된 반도체 웨이퍼 및 핸들 웨이퍼 위에 제 2 2D IC 구조물의 패터닝된 층들을 제조하는 동안 부정확한 정렬이 초래될 수 있다. 이는 부분적으로, 제 2 2D IC 구조물의 패터닝된 층들과 제 1 2D IC 구조물의 반도체 디바이스들 사이에 단락 회로들 및/또는 연결 장애들을 유발할 수 있고, 이로써 디바이스 수율을 감소시킬 수 있다. 오정렬의 결과로 인한 장애들은 제 1 및 제 2 2D IC 구조물들의 피처 사이즈들이 축소됨에 따라 악화될 수 있다.
다른 예에서, 본딩 공정 동안, 반도체 웨이퍼는 웨이퍼 이송 장치에 의해 핸들 웨이퍼 위에 배치된다. 웨이퍼 이송 장치는 하나 이상의 트랙을 따라 이동하도록 구성될 수 있는 복수의 웨이퍼 핀들(wafer pins)을 포함한다. 웨이퍼 핀들은 반도체 웨이퍼를 핸들 웨이퍼 위로 안내하고, 웨이퍼 피처들(예컨대, 반도체 및/또는 핸들 웨이퍼들의 노치 및/또는 원주의 에지)에 의해 핸들 웨이퍼 위에 반도체 웨이퍼를 기계적으로 정렬하도록 구성된다. 그 후, 반도체 웨이퍼는 핸들 웨이퍼에 본딩된다. 반도체 웨이퍼의 주변 영역을 제거하기 위해 반도체 웨이퍼에 대해 트리밍 공정(trimming process)이 수행된다. 이는 부분적으로, 반도체 웨이퍼의 노치를 제거할 수 있고, 이로써 후속 처리 단계들 동안 핸들 웨이퍼의 노치와 반도체 웨이퍼의 노치 사이의 오정렬을 정확하게 측정하는 능력을 감소시킬 수 있다. 이어서, 포토리소그래피 툴은 트리밍된 반도체 웨이퍼 및 핸들 웨이퍼의 노치/원주의 에지에 따라 대략적인 오버레이 측정(coarse overlay measurement)을 수행할 수 있고, 이로써 두 웨이퍼의 중심들 간의 오정렬 거리를 측정할 수 있다. 웨이퍼 이송 장치의 처리 툴 한계로 인해, 반도체 웨이퍼와 핸들 웨이퍼 사이의 오정렬 거리는 실질적으로 클 수 있다(예컨대, 약 44 마이크로미터(㎛)를 초과할 수 있다). 이러한 실질적으로 큰 오정렬 거리는 포토리소그래피 툴의 오정렬 임계치보다 크거나 같을 수 있으며, 따라서 본딩된 반도체 및 핸들 웨이퍼들은 후속 처리 단계들 동안 거부되어 디바이스 수율을 감소시키게 된다.
본 출원의 다양한 실시예는 3D IC 구조물을 제조하기 위한 개선된 방법(및 관련 처리 시스템)에 관한 것이다. 이 방법은 핸들 웨이퍼 상에 배치된 복수의 하부 정렬 마크들, 제 1 2D IC 구조물의 반도체 웨이퍼 상에 배치된 복수의 상부 정렬 마크들, 및 오버레이(OVL) 측정 장치를 이용하여, 제 1 2D IC 구조물 위에 제 2 2D IC 구조물을 제조하는 것을 가능하게 한다. 예를 들어, 제 1 2D IC 구조물은 반도체 웨이퍼, 반도체 웨이퍼 상에 배치된 제 1 상호접속 구조물, 및 제 1 상호접속 구조물 상에 배치된 본딩 구조물을 포함할 수 있다. 복수의 상부 정렬 마크들은 본딩 구조물 상에 형성될 수 있고, 복수의 하부 정렬 마크들은 핸들 웨이퍼 상에 형성될 수 있다. 이어서, 본딩 구조물은, 예를 들어, 본딩 공정 전 및/또는 도중에 핸들 웨이퍼와 반도체 웨이퍼 사이의 광학 정렬을 수행하지 않고, 핸들 웨이퍼에 본딩된다. 광학 정렬을 생략함으로써, 방법과 연관된 시간 및/또는 비용이 감소될 수 있다. 이어서, OVL 측정 장치는 상부 및 하부 정렬 마크들에 따라 핸들 웨이퍼와 반도체 웨이퍼의 중심들 사이의 OVL 시프트(예컨대, 병진 거리 및/또는 회전 시프트)를 측정한다. 또한, 제 1 2D IC 구조물 위에 제 2 2D IC 구조물을 형성하기 위해 다수의 처리 단계들이 수행된다. 처리 단계는 제 1 2D IC 구조물 위에 패터닝된 층을 배치할 수 있고, 이는 패터닝된 층을 형성하기 위해 포토리소그래피 툴을 이용하는 것을 포함할 수 있다. 처리 단계를 수행하기 전에, OVL 시프트를 보상하기 위해 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정이 수행된다. 예를 들어, 포토리소그래피 정렬 공정은 측정된 OVL 시프트에 따라 포토리소그래피 툴(및 관련 포토마스크)을 시프팅하는 것을 포함할 수 있고, 따라서 제 2 2D IC 구조물의 패터닝된 층은 제 1 2D IC 구조물의 층과 정확하게 정렬하게 된다. 이는 부분적으로, 제 1 및 제 2 2D IC 구조물들의 반도체 디바이스들 간의 단락 회로들 및/또는 연결 장애들을 감소시키고, 이로써 디바이스 수율을 증가시킨다.
도 1a는 핸들 웨이퍼(102) 상의 복수의 하부 정렬 마크들(106)과 반도체 웨이퍼(104) 상의 복수의 상부 정렬 마크들(108) 사이에서 측정된 오버레이(OVL) 시프트에 따라 포토리소그래피 툴(124)에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된 처리 시스템(100)의 개략적인 일부 실시예를 도시한 것이다. 처리 시스템(100)에 따르면, 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)는 컨베이어 장치(120)를 통과하도록 구성되고, 여기서 이들 웨이퍼들은 반도체 제조 공정들의 세트를 통과하게 된다.
일부 실시예에서, 핸들 웨이퍼(102)의 원주의 에지는 원형이지만 노치(102n)의 존재를 위한 것이고, 반도체 웨이퍼(104)의 원주의 에지는 원형이지만 노치(104n)의 존재를 위한 것이다. 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)의 노치들(102n, 104n)은 정렬 노치들로서 구성될 수 있다. 또 다른 실시예들에서, 컨베이어 장치(120)를 통과하기 전에, 복수의 하부 정렬 마크들(106)은 핸들 웨이퍼(102) 상에 형성되고, 복수의 상부 정렬 마크들(108)은 반도체 웨이퍼(104) 상에 형성된다. 일부 실시예에서, 핸들 웨이퍼(102) 상에 배치된 하부 정렬 마크들(106)의 수는, 예를 들어, 반도체 웨이퍼(104) 상에 배치된 상부 정렬 마크들(108)의 수와 동일할 수 있다. 일부 실시예에서, 복수의 하부 정렬 마크들(106) 내의 각각의 정렬 마크는 핸들 웨이퍼(102)의 중심(102c)으로부터 등거리에 있고 및/또는 복수의 상부 정렬 마크들(108) 내의 각각의 정렬 마크는 반도체 웨이퍼(104)의 중심(104c)으로부터 등거리에 있다. 추가 실시예들에서, 반도체 웨이퍼(104)의 직경은 핸들 웨이퍼(102)의 직경과 동일하다. 또 다른 실시예들에서, 반도체 웨이퍼(104)는, 예를 들어, 제 1 집적 회로(IC) 구조물의 일부일 수 있으며, 여기서 제 1 상호접속 구조물(도시되지 않음)은 반도체 웨이퍼(104) 상에 배치된다. 또한, 제 1 복수의 반도체 디바이스들(예컨대, 트랜지스터들)은 반도체 웨이퍼(104) 및 제 1 상호접속 구조물 내에 및/또는 상에 배치될 수 있다.
컨베이어 장치(120) 상의 웨이퍼들은 먼저 본딩 장치(114)를 통과한다. 본딩 장치(114)는 반도체 웨이퍼(104)가 핸들 웨이퍼(102) 위에 놓이게 반도체 웨이퍼(104)를 핸들 웨이퍼(102)에 본딩하도록 구성된다. 핸들 웨이퍼(102)는 후속 처리 단계들에서 반도체 웨이퍼(104) 및/또는 반도체 웨이퍼(104) 위에 형성된 다른 반도체 디바이스들의 구조적 무결성을 증가시키도록 구성될 수 있다. 일부 실시예에서, 본딩 장치(114)는 본딩 동작 전 및/또는 도중에 광학 정렬 공정(예컨대, 광 센서를 이용하는 광학 정렬 공정)을 수행하지 않고 본딩 공정을 수행하도록 구성된다. 따라서, 다양한 실시예에서, 반도체 웨이퍼(104)의 노치(104n)는 본딩 공정을 수행한 후 0이 아닌 거리만큼 핸들 웨이퍼(102)의 노치(102n)로부터 측방으로 오프셋된다. 추가적으로, 반도체 웨이퍼(104) 상에 배치된 상부 정렬 마크들(108)은, 예를 들어, 본딩 공정 후에 하나 이상의 0이 아닌 거리만큼 핸들 웨이퍼(102) 상에 배치된 대응하는 하부 정렬 마크들(106)로부터 측방으로 오프셋될 수 있다. 또 다른 실시예들에서, 본딩 장치(114)는 본딩 공정을 수행하기 전에 복수의 웨이퍼 핀들(도 10b의 1006a 내지 1006c)을 통해 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)에 대해 기계적 정렬 공정을 수행하도록 구성된 이송 장치(도 10b의 1003)(도시되지 않음)를 포함할 수 있다.
컨트롤러(112)는 본딩 장치(114) 및 처리 시스템(100)의 다른 컴포넌트들을 제어하도록 구성된다. 컨트롤러(112)와 메모리 유닛(128) 사이에는 양방향 연결이 존재하므로, 컨트롤러(112)는 메모리 유닛(128)에 의해 제공된 정보에 적어도 부분적으로 기반하여, 컨트롤러(112)에 연결된 다른 디바이스들의 액션들(actions)을 조정할 뿐만 아니라 메모리 유닛(128)에 데이터를 제공할 수 있다. 메모리 유닛(128)은 데이터, 프로그램, 및/또는 다른 정보를 저장하도록 구성된 임의의 타입의 저장 디바이스를 포함할 수 있다. 일부 실시예에서, 메모리 유닛(128)은, 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브, 다른 적합한 저장 디바이스, 또는 이들의 임의의 조합 중 하나 이상을 포함할 수 있다. 컨트롤러(112)는 자동 공정 제어(automatic process control)(APC) 유닛(126)을 포함한다. 다른 실시예에서, 컨트롤러(112)는 또한 애플리케이션 프로그래밍 인터페이스(application programming interface)(API)(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, APC 유닛(126)은 안정적인 처리 조건을 제공하고 디바이스 속성들을 조정하는 반면, API는 메모리 유닛(128)에 액세스하고 그와 상호 작용하기 위한 통합 인터페이스를 제공한다.
일부 실시예에서, 본딩 공정을 거친 후, 반도체 웨이퍼(104) 및 핸들 웨이퍼(102)는 OVL 측정 장치(116)로 전달된다. OVL 측정 장치(116)는 광 센서(118)를 포함하고 본딩된 웨이퍼들에 대한 OVL 측정을 수행하도록 구성된다. OVL 측정 장치(116)는 메모리 유닛(128)으로 가는 출력과 컨트롤러(112)로부터 오는 입력을 가지며, 따라서, OVL 측정치는 측정 공정을 수행한 후에 메모리 유닛(128)에 저장될 수 있다. 다양한 실시예에서, OVL 측정 장치(116)는 각각의 하부 및 상부 정렬 마크(106, 108)의 위치를 검출함으로써 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트(예컨대, 병진 거리 및/또는 회전 시프트)를 측정 및/또는 결정하도록 구성된다. 일부 실시예에서, OVL 측정 장치(116)는 복수의 하부 정렬 마크들(106)에 의해 핸들 웨이퍼(102)의 중심(102c)의 위치를 결정하고 복수의 상부 정렬 마크들(108)에 의해 반도체 웨이퍼(104)의 중심(104c)의 위치를 결정함으로써 OVL 시프트를 측정하도록 구성된다. 예를 들어, OVL 측정 장치(116)는 핸들 웨이퍼(102)와 반도체 웨이퍼(104)의 중심들(102c, 104c) 간의 병진 시프트에 대응하는 병진 거리(Td)를 측정 및/또는 결정할 수 있다. 추가 실시예들에서, OVL 측정 장치(116)는 각각의 하부 정렬 마크(106)와 복수의 상부 정렬 마크들(108) 내의 대응하는 상부 정렬 마크 사이의 회전 시프트들(Rd)을 측정 및/또는 결정할 수 있다. 추가 실시예들에서, OVL 측정 장치(116)는 반도체 웨이퍼(104)로부터 핸들 웨이퍼(102)로 또는 그 반대로 광(예컨대, 가시광 및/또는 IR 광)을 방출하는 광 센서(118)를 통해 OVL 시프트를 측정하도록 구성된다. 따라서, 광 센서(118)는 정렬 마크들 및 하나 이상의 참조 위치들(예컨대, 핸들 웨이퍼(102) 및/또는 반도체 웨이퍼(104)의 중심들(102c, 104c), 노치들(102n, 104n), 및/또는 원주의 에지들)에 기반하여 복수의 하부 정렬 마크들(106) 및 복수의 상부 정렬 마크들(108) 내의 각각의 정렬 마크의 위치를 검출 및/또는 결정할 수 있다. 컨트롤러(112)는 메모리 유닛(128)으로부터 OVL 측정치(예컨대, 병진 거리(Td) 및/또는 회전 시프트(Rd))를 수신한다. 이어서, APC 유닛(126)은 OVL 측정치에 기반하여 다른 처리 컴포넌트들의 파라미터들을 튜닝(tune)할 수 있다. 예를 들어, APC 유닛(126)은 OVL 측정치에 기반하여 후속 처리 단계들 동안 포토리소그래피 툴(124)의 파라미터들을 조정할 수 있다.
다양한 실시예에서, 본딩 공정 후, 반도체 웨이퍼(104) 및 핸들 웨이퍼(102)는 박형화 장치(122)로 전달된다. 박형화 장치(122)는 반도체 웨이퍼(104)에 대해 박형화 공정 및/또는 트리밍 공정을 수행하도록 구성된다. 예를 들어, 박형화 공정 동안, 박형화 장치(122)는 평탄화 공정(예컨대, 화학 기계적 연마(chemical mechanical polishing)(CMP) 공정), 기계적 연삭 공정(mechanical grinding process), 다른 적합한 박형화 공정, 또는 이들의 임의의 조합)을 통해 반도체 웨이퍼(104)의 두께를 감소시킬 수 있다. 추가적인 실시예들에서, 트리밍 공정 동안, 박형화 장치(122)는 핸들 웨이퍼(102)의 주변 영역(102p) 위에 놓인 반도체 웨이퍼(104)의 주변 영역을 제거할 수 있다. 이러한 실시예들에서, 트리밍 동작 동안, 반도체 웨이퍼(104)의 노치(104n)가 제거될 수 있고 및/또는 반도체 웨이퍼(104)의 직경이 감소될 수 있다. 또 다른 실시예들에서, OVL 측정은 박형화 공정 및/또는 트리밍 공정 후에 수행된다.
박형화 공정 및/또는 트리밍 공정을 수행한 후, 반도체 웨이퍼(104) 및 핸들 웨이퍼(102)는 포토리소그래피 툴(124)로 이동된다. 일부 실시예에서, APC 유닛(126)은 측정된 OVL 시프트에 따라 포토리소그래피 툴(124)에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된다. 이러한 실시예들에서, APC 유닛(126)은 포토리소그래피 툴(124)의 파라미터들을 조정하도록 구성된다. 예를 들어, APC 유닛(126)은 포토리소그래피 툴(124)의 시야 및/또는 포토리소그래피 툴(124)의 포토마스크를 병진 거리(Td) 및/또는 회전 시프트(Rd)만큼 측방으로 시프팅 및/또는 회전 시프팅시킬 수 있다. 이것은 부분적으로, 측정된 OVL 시프트를 보상한다. 따라서, 포토리소그래피 툴(124)은 하부 및 상부 정렬 마크들(106, 108)에 따라 정렬된다. 일부 실시예에서, 포토리소그래피 정렬 공정은 캘리브레이션 공정(calibration process)으로 지칭된다.
추가적으로, 반도체 웨이퍼(104) 위에 제 2 IC 구조물(110)을 형성하기 위해 다수의 처리 단계들이 수행될 수 있다. 일부 실시예에서, 제 2 IC 구조물(110)은, 예를 들어, 복수의 패터닝된 층들을 포함하는 반도체 웨이퍼(104) 위의 제 2 상호접속 구조물(도시되지 않음)을 포함할 수 있다. 예를 들어, 제 2 IC 구조물(110)은 반도체 웨이퍼(104) 상에 및/또는 위에 배치된 제 2 복수의 반도체 디바이스들을 포함할 수 있다. 처리 단계는 반도체 웨이퍼(104) 위에 패터닝된 층을 배치할 수 있고, 이는 패터닝된 층을 형성하기 위해 포토리소그래피 툴(124)을 이용하는 것을 포함할 수 있다. 예를 들어, 포토리소그래피 툴(124)은 패터닝된 층을 형성하기 위해 하나 이상의 포토리소그래피 공정을 수행하도록 구성될 수 있다. 다양한 실시예에서, 포토리소그래피 툴(124)은 하나 이상의 포토마스크(도시되지 않음)를 포함할 수 있고, 각각의 포토마스크(들)는 제 2 IC 구조물(110)의 대응하는 패터닝된 층을 위한 패턴을 포함할 수 있다. 포토리소그래피 정렬 공정에 의해, 포토리소그래피 툴(124)은, 예를 들어, 측정된 OVL 시프트(예컨대, 병진 거리(Td) 및/또는 회전 시프트(Rd))에 따라 (예컨대, 대응하는 포토리소그래피 공정을 수행하기 전에) 각 포토마스크의 포지션을 시프팅시킬 수 있고, 따라서, 포토리소그래피 툴(124)을 사용하여 형성된 각각의 패터닝된 층의 패턴은 하부 및 상부 정렬 마크들(106, 108)에 따라 정렬하게 된다. 따라서, 제 2 IC 구조물(110)의 패터닝된 층들은 제 1 IC 구조물의 층들과 정렬되고, 이로써 제 1 IC 구조물의 층들과 제 2 IC 구조물(110)의 패터닝된 층들 사이의 단락 회로들 및/또는 연결 장애들을 완화시킨다.
주목해야 하는 것은 도 1a의 모듈들 및 디바이스들이 모두 하나 이상의 프로세서 기반 시스템 상에서 구현될 수 있다는 것이다. 상이한 모듈들 및 디바이스들 간의 통신은 모듈들이 구현되는 방식에 따라 달라질 수 있다. 모듈들이 하나의 프로세서 기반 시스템에서 구현되는 경우, 데이터는 컨트롤러(112)에 의한 상이한 단계들을 위한 프로그램 코드의 실행 사이에서 메모리 유닛(128) 내에 저장될 수 있다. 그 후, 데이터는 각 단계의 실행 동안 버스를 통해 메모리 유닛(128)에 액세스하는 컨트롤러(112)에 의해 제공될 수 있다. 모듈들이 상이한 프로세서 기반 시스템들 상에서 구현되거나 별도의 메모리 유닛과 같은 다른 저장 시스템으로부터 데이터가 제공되는 경우, 입/출력(I/O) 인터페이스 또는 네트워크 인터페이스를 통해 시스템들 간에 데이터가 제공될 수 있다. 유사하게, 디바이스들 또는 스테이지들에 의해 제공되는 데이터는 I/O 인터페이스 또는 네트워크 인터페이스에 의해 하나 이상의 프로세서 기반 시스템 내로 입력될 수 있다. 따라서, 시스템들 및 방법들을 구현하는 데 있어서 다른 변형들 및 수정들은 본 개시 내용의 범위 내에 있다는 것으로 이해될 것이다.
도 1b는 복수의 상부 정렬 마크들(108)을 갖는 본딩 구조물(130)을 통해 반도체 웨이퍼(104)에 본딩되는 복수의 하부 정렬 마크들(106)을 갖는 핸들 웨이퍼(102)의 단면도의 일부 실시예를 도시한 것이다.
반도체 웨이퍼(104)는 제 1 IC 구조물(134)의 일부일 수 있다. 일부 실시예에서, 제 1 IC 구조물(134)은 반도체 웨이퍼(104)의 적어도 일부, 반도체 웨이퍼(104)의 전측면(104f)을 따라 배치된 제 1 상호접속 구조물(132), 및 제 1 상호접속 구조물(132)을 따라 배치된 본딩 구조물(130)을 포함한다. 일부 실시예에서, 제 1 복수의 반도체 디바이스들(도시되지 않음)은 반도체 웨이퍼(104) 및/또는 제 1 상호접속 구조물(132) 내에 및/또는 상에 배치될 수 있다. 반도체 웨이퍼(104)는 본딩 구조물(130)을 통해 핸들 웨이퍼(102)에 본딩되고, 따라서 핸들 웨이퍼(102)와 본딩 구조물(130)은 본드 계면(bond interface)에서 만나게 된다.
일부 실시예에서, 복수의 하부 정렬 마크들(106)은 핸들 웨이퍼(102)의 전측면(102f)을 따라 배치되고, 복수의 상부 정렬 마크들(108)은 본딩 구조물(130)의 하단 표면을 따라 배치된다. 다양한 실시예에서, 복수의 상부 정렬 마크들(108) 및 하부 정렬 마크들(106)은, 예를 들어, (도 1a에 도시 및/또는 기술된 바와 같이) 병진 거리(Td)를 포함할 수 있는 OVL 시프트만큼 서로로부터 측방으로 오프셋된다. 이는 부분적으로, 핸들 웨이퍼(102)를 반도체 웨이퍼(104)에 본딩하는 데 이용되는 처리 툴들의 한계들 때문일 수 있다. 또 다른 실시예들에서, 상부 정렬 마크들(108)은 회전 시프트(도시되지 않음)만큼 대응하는 하부 정렬 마크(106)로부터 오프셋될 수 있다. 추가적인 실시예들에서, OVL 시프트는 핸들 웨이퍼(102)를 반도체 웨이퍼(104)에 본딩한 후에 OVL 측정 장치(예컨대, 도 1a의 OVL 측정 장치(116))에 의해 결정 및/또는 측정될 수 있다.
추가적으로, 제 2 IC 구조물(110)은 제 1 IC 구조물(134) 위에 놓인다. 일부 실시예에서, 제 2 IC 구조물(110)은 반도체 웨이퍼(104)의 일부 및/또는 복수의 패터닝된 층들을 포함하는 제 2 상호접속 구조물(136)을 포함한다. 제 1 IC 구조물(134) 위에 제 2 IC 구조물(110)을 형성하기 위해 다수의 처리 단계들이 수행될 수 있다. 포토리소그래피/에칭 처리 단계는, 예를 들어, 제 1 IC 구조물(134) 위에 패터닝된 층들을 배치할 수 있고, 이는 패터닝된 층들을 형성하기 위해 포토리소그래피 툴(124)을 이용하는 것을 포함할 수 있다. 포토리소그래피 툴(124)은 OVL 측정 장치에 의해 측정된 OVL 시프트에 따라 패터닝된 층들을 형성하기 위한 포토리소그래피 공정을 수행하도록 구성된다. 예를 들어, 포토리소그래피 툴(124)은 측정된 OVL 시프트(예컨대, 병진 거리(Td))에 따라 하나 이상의 포토마스크(들)(125)를 시프팅하도록 구성될 수 있고, 따라서 각각의 패터닝된 층의 패턴은 복수의 하부 정렬 마크들(106) 및 복수의 상부 정렬 마크들(108)에 따라 정렬하게 된다. 이것은 부분적으로, 제 2 IC 구조물(110)의 패터닝된 층들이 제 1 IC 구조물(134)의 층들과 정렬될 수 있게 하며, 이로써 제 1 IC 구조물(134)의 반도체 디바이스들과 제 2 IC 구조물(110)의 패터닝된 층들 사이의 단락 회로들 및/또는 연결 장애들을 완화시킨다.
도 2a는 핸들 웨이퍼(102)에 본딩된 반도체 웨이퍼(104)를 포함하는 3 차원(3D) 집적 회로(IC) 구조물(200a)의 단면도의 일부 실시예를 도시한 것이다.
3D IC 구조물(200a)은 핸들 웨이퍼(102) 위에 놓인 제 1 IC 구조물(134) 및 제 1 IC 구조물(134) 위에 놓인 제 2 IC 구조물(110)을 포함한다. 일부 실시예에서, 핸들 웨이퍼(102) 및/또는 반도체 웨이퍼(104)는, 예를 들어, 각각 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘 온 절연체(silicon on insulator)(SOI), 또는 다른 적합한 반도체 재료이거나 이를 포함할 수 있다. 추가적인 실시예들에서, 제 1 IC 구조물(134)은 반도체 웨이퍼(104)의 일부, 제 1 상호접속 구조물(132), 및 본딩 구조물(130)을 포함한다. 제 1 상호접속 구조물(132)은 반도체 웨이퍼(104)의 전측면(104f)을 따라 배치되고, 본딩 구조물(130)은 제 1 상호접속 구조물(132)의 하단 표면을 따라 배치된다. 일부 실시예에서, 본딩 구조물(130)은, 예를 들어, 실리콘 이산화물, 고밀도 산화물, 다른 유전체 재료, 또는 이들의 임의의 조합과 같은 산화물일 수 있거나 이를 포함할 수 있다. 추가적인 실시예들에서, 제 2 IC 구조물(110)은 반도체 웨이퍼(104)의 일부, 제 2 상호접속 구조물(136), 및 입/출력(I/O) 구조물(220)을 포함한다. 제 2 상호접속 구조물(136)은 반도체 웨이퍼(104)의 후측면(104b)을 따라 배치되고, I/O 구조물(220)은 제 2 상호접속 구조물(136)의 상단 표면을 따라 배치된다.
일부 실시예에서, 제 1 및 제 2 상호접속 구조물들(132, 136)은 개별 상호접속 유전체 구조물들(202), 개별 복수의 도전성 비아들(204), 및 개별 복수의 도전성 와이어들(206)을 포함한다. 일부 실시예에서, 상호접속 유전체 구조물들(202)은 하나 이상의 레벨 간 유전체(inter-level dielectric)(ILD) 층들 및/또는 하나 이상의 금속 간 유전체(inter-metal dielectric)(IMD) 층들일 수 있거나 이를 포함할 수 있다. 복수의 도전성 비아들 및 와이어들(204, 206)은 상호접속 유전체 구조물들(202) 내에 배치되고 하나 이상의 반도체 디바이스들을 서로 전기적으로 연결하도록 구성된다. 일부 실시예에서, 상호접속 유전체 구조물들(202)은, 예를 들어, 로우-k 유전체 재료들, 실리콘 이산화물, 다른 적합한 유전체 재료(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또 다른 실시예들에서, 복수의 도전성 비아들 및 와이어들(204, 206)은, 예를 들어, 각각 텅스텐, 루테늄, 티타늄, 티타늄 질화물, 탄탈륨 질화물, 구리, 알루미늄, 다른 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또 다른 실시예들에서, 제 1 및 제 2 상호접속 구조물들(132, 136)은 각각 프론트엔드 오브 라인(front-end of line)(FEOL) 디바이스들/층들, 미들엔드 오브 라인(mid-end of line)(MEOL) 디바이스들/층들, 및/또는 백엔드 오브 라인(back-end of line)(BEOL) 디바이스들/층들일 수 있거나 이를 포함할 수 있다. 또 다른 실시예들에서, 핸들 웨이퍼(102)는 IC 구조물로서 구성될 수 있고, 따라서 하부 상호접속 구조물(도시되지 않음)은 핸들 웨이퍼(102)의 전측면(102f)을 따라 배치된다. 이러한 실시예들에서, 복수의 하부 반도체 디바이스들(도시되지 않음)은 핸들 웨이퍼(102) 내에 및/또는 상에 배치될 수 있다. 추가적으로, 일부 실시예에서, 하나 이상의 기판 관통 비아들(through-substrate vias)(TSVs)(218)은 제 1 상호접속 구조물(132)로부터 반도체 웨이퍼(104)를 관통해 제 2 상호접속 구조물(136)로 연장된다. TSVs(218)는 제 1 및 제 2 상호접속 구조물들(132, 136) 내의 도전성 비아들 및 와이어들(204, 206)을 서로 전기적으로 연결하도록 구성된다.
추가적인 실시예들에서, 제 1 IC 구조물(134) 및/또는 제 2 IC 구조물(110)은 각각 후면 측 조명(back-side illumination)(BSI) 상보형 금속 산화물 반도체(CMOS) 이미지 센서(CIS)로서 구성될 수 있다. 이러한 실시예들에서, 복수의 광검출기들(photodetectors)(도시되지 않음)이 반도체 웨이퍼(104) 내에 배치될 수 있다. 다양한 실시예에서, 제 1 IC 구조물(134) 및/또는 제 2 IC 구조물(110)은 각각 주문형 집적 회로(application-specific integrated circuit)(ASIC) 디바이스로서 구성될 수 있다. 또한, 제 1 IC 구조물(134) 및/또는 제 2 IC 구조물(110)는 각각 로직 디바이스들(예컨대, 트랜지스터들, 다이오드들 등), 메모리 디바이스들(예컨대, 동적 랜덤 액세스 메모리(dynamic random-access memory)(DRAM) 디바이스들, 정적 랜덤 액세스 메모리(static random-access memory)(SRAM) 디바이스들, 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory)(MRAM) 디바이스들, 다른 적합한 메모리 디바이스, 또는 이들의 임의의 조합), 다른 반도체 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, 제 1 IC 구조물(134)은 반도체 웨이퍼(104)의 전측면(104f) 내에/상에 배치되는 제 1 복수의 FEOL 반도체 디바이스들(208)을 포함한다. 일 실시예에서, 제 1 복수의 FEOL 반도체 디바이스들(208)은 트랜지스터들로서 구성될 수 있고, 각각 게이트 전극(210), 게이트 유전체 층(212), 측벽 스페이서 구조물(216), 및 한 쌍의 소스/드레인 영역들(214)을 포함할 수 있다. 게이트 유전체 층(212)은 게이트 전극(210)과 반도체 웨이퍼(104) 사이에 배치된다. 측벽 스페이서 구조물(216)은 게이트 유전체 층(212) 및 게이트 전극(210)의 측벽들을 따라 배치된다. 또한, 한 쌍의 소스/드레인 영역들(214)은 게이트 전극(210)의 대향 측들 상의 반도체 웨이퍼(104) 내에 배치될 수 있다. 다양한 실시예에서, 제 1 복수의 FEOL 반도체 디바이스들(208)은, 예를 들어, 각각 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor)(MOSFET), 고전압 트랜지스터, 바이폴라 접합 트랜지스터(bipolar junction transistor)(BJT), n 채널 금속 산화물 반도체(n-channel metal oxide semiconductor)(nMOS) 트랜지스터, p 채널 금속 산화물 반도체(p-channel metal oxide semiconductor)(pMOS) 트랜지스터, 게이트 올 어라운드 FET (gate-all-around FET)(GAAFET), 게이트 서라운딩 FET (gate-surrounding FET), 다중 브릿지 채널 FET (multi-bridge channel FET)(MBCFET), 나노와이어 FET, 나노링 FET (nanoring FET), 또는 나노시트 전계 효과 트랜지스터(nanosheet field-effect transistor)(NSFET) 등일 수 있거나 이를 포함할 수 있다. 각각 다른 반도체 디바이스로서 구성되는 제 1 복수의 FEOL 반도체 디바이스들(208)이 또한 본 개시 내용의 범위 내에 있다는 것이 이해될 것이다. 또 다른 실시예들에서, 반도체 웨이퍼(104)의 두께(t1)는 약 0.5 내지 10 마이크로미터(㎛)의 범위 내일 수 있거나 또는 다른 적합한 두께 값일 수 있다.
추가적으로, I/O 구조물(220)은, 예를 들어, 대응하는 상부 I/O 비아(224) 바로 위에 놓이는 복수의 상부 I/O 컨택트들(226)(예컨대, 컨택 패드들, 솔더 범프들 등)을 포함할 수 있다. 상부 I/O 컨택트들(226) 및 상부 I/O 비아들(224)은 상부 유전체 구조물(222) 내에 배치된다. 상부 I/O 컨택트들(226)은 제 1 및 제 2 상호접속 구조물들(132, 134) 내의 도전성 비아들 및 와이어들(204, 206)에 직접 전기적으로 연결된다. 따라서, 상부 I/O 컨택트들(226)은 상호접속 층들(예컨대, 도전성 비아들 및 와이어들(204, 206))을 통해 제 1 복수의 FEOL 반도체 디바이스들(208)에 전기적으로 연결된다. I/O 구조물(220)은 3D IC 구조물에 전기적 연결들을 제공하도록 구성된다. 이것은 부분적으로, 3D IC 구조물(200a)이 다른 IC(도시되지 않음)에 전기적으로 연결되게 할 수 있다.
일부 실시예에서, 복수의 하부 정렬 마크들(106)은 핸들 웨이퍼(102)의 전측면(102f)을 따라 배치되고, 복수의 상부 정렬 마크들(108)은 본딩 구조물(130)의 하단 표면을 따라 배치된다. 일부 실시예에서, 하부 및/또는 상부 정렬 마크들(106, 108)은, 예를 들어, 각각 금속 재료 또는 유전체 재료일 수 있거나 이를 포함할 수 있다. 금속 재료는, 예를 들어, 구리, 알루미늄, 티타늄, 일부 다른 적합한 금속(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 유전체 재료는, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시 질화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 3D IC 구조물(200a)의 제조 동안, 제 1 IC 구조물(134)은 핸들 웨이퍼(102)에 본딩되고, 그에 따라, 핸들 웨이퍼(102)와 본딩 구조물(130)은 본드 계면에서 만나게 된다. 또한, 본딩 공정 후, 복수의 상부 정렬 마크들(108) 및 하부 정렬 마크들(106)은, 예를 들어, (도 1a에 도시 및/또는 기술된 바와 같이) 병진 거리(Td) 및/또는 회전 시프트(도시되지 않음)를 포함할 수 있는 OVL 시프트만큼 서로로부터 측방으로 오프셋될 수 있다. 또한, 본딩 공정 후, 제 2 IC 구조물(110)은 제 1 IC 구조물(134) 위에 형성될 수 있다. 제 2 IC 구조물(110)의 층들(예컨대, 제 2 상호접속 구조물(136)의 층들 및/또는 I/O 구조물(220)의 층들)은, 예를 들어, 포토리소그래피 툴(도시되지 않음)을 이용하여 형성될 수 있다. 일부 실시예에서, 포토리소그래피 툴은 측정된 OVL 시프트에 따라 하나 이상의 포토리소그래피 공정을 완료하도록 구성되고, 그에 따라 제 2 IC 구조물(110)의 층들은 제 1 IC 구조물(134)의 층들과 정렬하게 된다. 예를 들어, 포토리소그래피 툴의 포토마스크(도시되지 않음)는 측정된 OVL 시프트에 따라 시프팅될 수 있으며, 각 TSV(218)가 제 1 상호접속 구조물(132) 내의 대응하는 도전성 와이어(206) 위에 놓이도록 TSVs(218)를 형성하는 데 이용될 수 있다. 이것은 부분적으로, 제 1 및 제 2 IC 구조물들(134, 110)의 층들 사이의 적절한 전기적 연결들을 가능하게 하여, 3D IC 구조물(200a)의 성능 및 디바이스 수율을 증가시킨다.
도 2b는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200b)의 일부 실시예의 단면도를 도시한 것이며, 여기서 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크는 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크와 직접 접촉하고 있다. 예를 들어, 복수의 상부 정렬 마크들(108)은 제 1 상부 정렬 마크(108a)를 포함하고 복수의 하부 정렬 마크들(106)은 제 1 하부 정렬 마크(106a)를 포함한다. 일부 실시예에서, 제 1 상부 정렬 마크(108a)의 적어도 일부는 제 1 하부 정렬 마크(106a)의 적어도 일부와 직접 접촉한다. 다양한 실시예에서, 제 1 상부 정렬 마크(108a)의 중심은 병진 거리(Td)만큼 제 1 하부 정렬 마크(106a)의 중심으로부터 측방으로 오프셋된다. 또 다른 실시예들에서, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크는 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크에 본딩된다.
도 2c는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200c)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 1 복수의 BEOL 반도체 디바이스들(228)은 제 1 상호접속 구조물(132) 내에 배치되어 있고, 제 2 복수의 BEOL 반도체 디바이스들(230)은 제 2 상호접속 구조물(136) 내에 배치되어 있다. 일부 실시예에서, 제 1 및 제 2 복수의 BEOL 반도체 디바이스들(228, 230)의 각각의 BEOL 반도체 디바이스는, 예를 들어, DRAM 디바이스, SRAM 디바이스, MRAM 디바이스, 다른 적합한 메모리 디바이스, 캐패시터, 또는 다른 반도체 디바이스로서 구성될 수 있다. 또 다른 실시예들에서, 제 1 및 제 2 복수의 BEOL 반도체 디바이스들(228, 230)은 제 1 및 제 2 상호접속 구조물들(132, 136) 내의 도전성 와이어들(206)의 층들 사이에 배치된다.
도 2d는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200d)의 일부 실시예의 단면도를 도시한 것이며, 여기서 복수의 상부 정렬 마크들(108)은 제 1 상호접속 구조물(132) 내에 배치되어 있다. 다양한 실시예에서, 복수의 상부 정렬 마크들(108)은 제 1 상호접속 구조물(132)의 상호접속 유전체 구조물(202)의 하단 표면을 따라 배치될 수 있다.
도 2e는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200e)의 일부 실시예의 단면도를 도시한 것이며, 여기서 복수의 상부 정렬 마크들(108)은 반도체 웨이퍼(104)의 전측면(104f)을 따라 배치되어 있다. 다양한 실시예에서, 복수의 상부 정렬 마크들(108)의 하단 표면은 반도체 웨이퍼(104)의 전측면(104f)과 정렬된다.
도 2f는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200f)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 2 IC 구조물(110)은 반도체 웨이퍼(104)의 후측면(104b) 내에/상에 배치된 제 2 복수의 FEOL 반도체 디바이스들(232)을 포함하고 있다. 다양한 실시예에서, 제 2 복수의 FEOL 반도체 디바이스들(232)은, 예를 들어, 각각 트랜지스터, 또는 다른 적합한 반도체 디바이스로서 구성될 수 있다.
도 2g는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200g)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 2 복수의 FEOL 반도체 디바이스들(232)은 제 1 복수의 FEOL 반도체 디바이스들(208)과 제 2 복수의 BEOL 반도체 디바이스들(230) 사이에 수직으로 배치되어 있다.
도 2h는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200h)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 1 복수의 FEOL 반도체 디바이스들(도 2a의 208)은 생략되어 있다. 이러한 실시예들에서, 제 2 IC 구조물(110)은 제 2 복수의 FEOL 반도체 디바이스들(232) 및 제 2 복수의 BEOL 반도체 디바이스(230)를 포함하고, 제 1 IC 구조물(134)은 제 1 복수의 BEOL 반도체 디바이스들(228)을 포함한다.
도 2i는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200i)의 일부 실시예의 단면도를 도시한 것이며, 여기서 반도체 웨이퍼(도 2a의 104)는 생략되어 있다. 이러한 실시예들에서, 반도체 웨이퍼(도 2a의 104)는 박형화 공정에 의해 완전히 제거될 수 있다.
도 2j는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200j)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 1 및 제 2 상호접속 구조물들(132, 136)은 각각 미들 오브 더 라인(middle-of-the-line)(MOL) 구조물들(234)을 포함하고 있다. 일부 실시예에서, MOL 구조물들(234)은, 예를 들어, 각각 구리, 코발트, 텅스텐, 알루미늄, 다른 적합한 도전성 재료, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 2k는 도 2a의 3D IC 구조물(200a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(200k)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 3 IC 구조물(240)은 제 1 상호접속 구조물(134) 바로 아래에 배치되어 있다. 일부 실시예에서, 제 3 IC 구조물(240)은 핸들 웨이퍼(102), 핸들 웨이퍼(102)의 전측면(102f)을 따라 배치된 제 3 상호접속 구조물(242), 및 하부 본딩 구조물(246)을 포함한다. 추가적인 실시예들에서, 제 3 IC 구조물(240)은 핸들 웨이퍼(102)의 전측면(102f) 내에/상에 배치된 제 3 복수의 FEOL 반도체 디바이스들(250), 및 제 3 상호접속 구조물(242) 내에 배치된 제 3 복수의 BEOL 반도체 디바이스들(252)을 포함한다.
다양한 실시예에서, 제 3 복수의 FEOL 반도체 디바이스들(250)은, 예를 들어, 각각 트랜지스터, 또는 다른 적합한 반도체 디바이스로서 구성될 수 있다. 일부 실시예에서, 제 3 복수의 BEOL 반도체 디바이스들(252)은, 예를 들어, 각각 DRAM 디바이스, SRAM 디바이스, MRAM 디바이스, 다른 적합한 메모리 디바이스, 캐패시터, 또는 다른 반도체 디바이스로서 구성될 수 있다. 또 다른 실시예들에서, 제 3 복수의 BEOL 반도체 디바이스들(252)은 제 3 상호접속 구조물(242) 내의 도전성 와이어들(206)의 층들 사이에 배치된다. 추가적인 실시예들에서, 제 3 IC 구조물(240)은 후면 측 조명(BSI) CIS로서 구성될 수 있다. 이러한 실시예들에서, 복수의 광검출기들(도시되지 않음)이 핸들 웨이퍼(102) 내에 배치될 수 있다. 다양한 실시예에서, 제 3 IC 구조물(240)은 ASIC 디바이스로서 구성될 수 있다. 또한, 제 3 IC 구조물(240)은 로직 디바이스들(예컨대, 트랜지스터들, 다이오드들 등), 메모리 디바이스들(예컨대, DRAM 디바이스들, SRAM 디바이스들, MRAM 디바이스들, 다른 적합한 메모리 디바이스, 또는 이들의 임의의 조합), 다른 반도체 디바이스, 또는 이들의 임의의 조합을 포함할 수 있다. 또 다른 실시예들에서, 본딩 구조물(130) 및 하부 본딩 구조물(246)은 각각 본드 패드들(236) 및 본딩 비아들(237)을 포함할 수 있다. 다양한 실시예에서, 본드 패드들(236) 및 본딩 비아들(237)은 제 1 IC 구조물(134)을 제 3 IC 구조물(240)에 전기적으로 연결하도록 구성된다.
일부 실시예에서, 복수의 하부 정렬 마크들(106)은 파선 박스들(256)에 의해 도시된 바와 같이, 제 3 상호접속 구조물(242)의 상호접속 유전체 구조물(202)의 상부 표면을 따라 배치될 수 있다. 또 다른 실시예들에서, 복수의 하부 정렬 마크들(106)은 파선 박스들(254)에 의해 도시된 바와 같이, 하부 본딩 구조물(246)의 상부 표면을 따라 배치될 수 있다.
도 3a는 제 1 IC 구조물(134) 위에 놓인 제 2 IC 구조물(110)을 포함하는 3D IC 구조물(300a)의 일부 실시예의 단면도를 도시한 것이다. 일부 실시예에서, 제 1 IC 구조물(134)은 반도체 기판(302)의 적어도 일부, 반도체 기판(302)의 전측면(302f)을 따라 배치된 제 1 상호접속 구조물(132), 및 제 1 상호접속 구조물(132)과 핸들 웨이퍼(102) 사이에 배치된 본딩 구조물(130)을 포함한다. 추가적인 실시예들에서, 제 2 IC 구조물(110)은 반도체 기판(302)의 적어도 일부, 반도체 기판(302)의 후측면(302b)을 따라 배치된 제 2 상호접속 구조물(136), 및 제 2 상호접속 구조물(136)을 따라 배치된 I/O 구조물(220)을 포함한다. 일부 실시예에서, 반도체 기판(302)은 임의의 타입의 반도체 바디(예컨대, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘 온 절연체(silicon-on-insulator)(SOI) 등)를 포함할 수 있다. 또 다른 실시예들에서, 제 2 IC 구조물(110)은 반도체 기판(302)의 후측면(302b) 내에/상에 배치되는 제 2 복수의 FEOL 반도체 디바이스들(232)을 포함한다. 다양한 실시예에서, 제 2 복수의 FEOL 반도체 디바이스들(232)은, 예를 들어, 각각 트랜지스터, 또는 다른 적합한 반도체 디바이스로서 구성될 수 있다.
도 3b는 도 3a의 3D IC 구조물(300a)의 일부 대안적인 실시예에 대응하는 3D IC 구조물(300b)의 일부 실시예의 단면도를 도시한 것이며, 여기서 제 1 복수의 FEOL 반도체 디바이스들(도 3a의 208) 및 제 1 복수의 BEOL 반도체 디바이스들(도 3a의 228)은 생략되어 있다.
도 4a 내지 도 4f는 개별 정렬 마크(401)의 다양한 실시예에 대응하는 다수의 레이아웃 도면들(400a 내지 400f)을 도시한 것이다. 레이아웃 도면들(400a 내지 400f)은, 예를 들어, 각각 복수의 하부 정렬 마크들(도 2a 내지 도 2e의 106) 및 복수의 상부 정렬 마크들(도 2a 내지 도 2e의 108) 내의 각각의 정렬 마크의 레이아웃을 나타낼 수 있다. 다양한 실시예에서, 복수의 하부 정렬 마크들(도 2a 내지 도 2e의 106) 및 복수의 상부 정렬 마크들(도 2a 내지 도 2e의 108) 내의 각각의 정렬 마크는 대칭 레이아웃을 가질 수 있거나 비 대칭 레이아웃을 가질 수 있다.
도 4a의 레이아웃 도면(400a)을 참조하면, 정렬 마크(401)는 서로 평행하게 배열된 제 1 쌍의 라인 형상 마크들(402)을 포함한다. 일부 실시예에서, 정렬 마크(401)의 길이(L1)는, 예를 들어, 약 40 내지 200 마이크로미터(㎛)의 범위 내일 수 있거나 또는 다른 적합한 값일 수 있다. 또 다른 실시예들에서, 정렬 마크(401)의 폭(W1)은, 예를 들어, 약 40 내지 200 ㎛의 범위 내일 수 있거나 또는 다른 적합한 값일 수 있다. 도 4b의 레이아웃 도면(400b)을 참조하면, 정렬 마크(401)는 서로 평행하게 배열된 제 2 쌍의 라인 형상 마크들(404)을 포함한다. 도 4c의 레이아웃 도면(400c)을 참조하면, 정렬 마크(401)는 서로 평행하게 배열된 제 1 쌍의 라인 형상 마크들(402) 및 서로 평행하게 배열된 제 2 쌍의 라인 형상 마크들(404)을 포함한다. 일부 실시예에서, 제 1 쌍의 라인 형상 마크들(402)은 제 1 방향으로 연속적으로 연장되고, 제 2 쌍의 라인 형상 마크들(404)은 제 1 방향에 직교하는 제 2 방향으로 연속적으로 연장된다. 도 4d의 레이아웃 도면(400d)을 참조하면, 정렬 마크(401)는, 예를 들어, 서로에 대해 각각 동심일 수 있는 한 쌍의 링 형상 마크들(406)을 포함한다. 도 4e의 레이아웃 도면(400e)을 참조하면, 정렬 마크(401)는 십자 형상 마크(408)를 포함한다. 도 4f의 레이아웃 도면(400f)을 참조하면, 정렬 마크(401)는 제 1 방향으로 연장되는 복수의 제 1 라인 형상 마크들(410) 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 복수의 제 2 라인 형상 마크들(412)을 포함한다. 일부 실시예에서, 제 1 라인 형상 마크들(410) 및 제 2 라인 형상 마크들(412)의 레이아웃은 정렬 마크(401)의 중심 포인트에 대해 대칭이다.
도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17은 본 개시 내용에 따라, 제 1 IC 구조물을 핸들 웨이퍼에 본딩하고, 핸들 웨이퍼와 제 1 IC 구조물 사이에서 측정되는 OVL 시프트에 기반하여 제 1 IC 구조물 위에 제 2 IC 구조물을 형성하는 방법의 일부 실시예의 다양한 도면들을 도시한 것이다. 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17에 도시된 다양한 도면들은 방법을 참조하여 기술되고 있지만, 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17에 도시된 구조물들은 방법에 제한되는 것이 아니라 오히려 방법과는 별개로 독립적일 수 있다는 것이 이해될 것이다. 또한, 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17은 일련의 동작으로 기술되고 되지만, 이들 동작은 동작의 순서가 다른 실시예들에서 변경될 수 있다는 점에서 제한되지 않으며, 개시된 방법들은 다른 구조물에도 적용 가능하다는 것이 이해될 것이다. 다른 실시예들에서, 도시되고 및/또는 기술된 일부 동작은 전체적으로 또는 부분적으로 생략될 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 반도체 웨이퍼(104)가 제공된다. 일부 실시예에서, 반도체 기판(104)은 임의의 타입의 반도체 바디(예컨대, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘 온 절연체(silicon-on-insulator)(SOI) 등)를 포함할 수 있다. 또한, 도 5에 도시된 바와 같이, 복수의 FEOL 반도체 디바이스들(208), 제 1 상호접속 구조물(132), 및 본딩 구조물(130)이 반도체 웨이퍼(104) 위에/상에 형성되어 제 1 IC 구조물(134)을 형성하게 된다. 일부 실시예에서, 제 1 IC 구조물(134)은 반도체 웨이퍼(104), 제 1 상호접속 구조물(132), 복수의 FEOL 반도체 디바이스들(208), 및 본딩 구조물(130)을 포함한다. 추가적인 실시예들에서, 본딩 구조물(130)를 형성하기 위한 공정은 제 1 상호접속 구조물(132)의 상호접속 유전체 구조물(202) 상에 본딩 구조물(130)을 증착하는 것을 포함할 수 있다. 다양한 실시예들에서, 본딩 구조물(130)은 화학 기상 증착(CVD), 고밀도 플라즈마(HDP) 화학 기상 증착(HDP-CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 일부 다른 증착 또는 성장 공정, 또는 이들의 임의의 조합에 의해 증착될 수 있다. 추가적인 실시예들에서, 본딩 구조물(130)의 상부 표면을 평탄화하기 위해 본딩 구조물(130)에 대해 평탄화 공정(예컨대, 화학 기계적 연마(CMP) 공정)이 수행될 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 본딩 구조물(130)에 대해 패터닝 공정을 수행하여, 본딩 구조물(130) 내에 복수의 개구부들(604)을 형성하게 된다. 일부 실시예에서, 패터닝 공정은: 본딩 구조물(130) 위에 패터닝된 마스킹 층(602)(예컨대, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 단계; 패터닝된 마스킹 층(602)에 따라 본딩 구조물(130)에 대해 에칭 공정을 수행하여 개구부들(604)을 형성하는 단계; 및 제거 공정(도시되지 않음)을 수행하여 패터닝된 마스킹 층(602)을 제거하는 단계를 포함한다. 추가적인 실시예들에서, 패터닝된 마스킹 층(602)은: 본딩 구조물(130) 위에 마스킹 층(도시되지 않음)을 형성하는 단계; (예컨대, 포토리소그래피 툴을 통해) 포토리소그래피 공정을 수행하여 마스킹 층을 패턴으로 노출시키는 단계; 및 마스킹 층을 현상하여 패터닝된 마스킹 층(602)을 형성하는 단계에 의해 형성될 수 있다. 일부 실시예에서, 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 반응성 이온 에칭(RIE) 공정, 일부 다른 에칭 공정, 또는 이들의 임의의 조합일 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 정렬 마크 재료(702)는 본딩 구조물(130) 위에 형성되고 개구부들(예컨대, 도 6의 604)을 충전한다. 일부 실시예에서, 정렬 마크 재료(702)를 형성하기 위한 공정은 복수의 개구부들(예컨대, 도 6의 604) 내에 그리고 본딩 구조물(130) 상에 정렬 마크 재료(702)를 증착하는 단계를 포함할 수 있다. 다양한 실시예에서, 정렬 마크 재료(702)는 CVD, PVD, ALD, 스퍼터링, 전기 도금, 무전해 도금, 또는 다른 적합한 증착 또는 성장 공정에 의해 증착될 수 있다. 또 다른 실시예들에서, 정렬 마크 재료(702)는, 예를 들어, 각각 금속 재료 또는 유전체 재료일 수 있거나 이를 포함할 수 있다. 금속 재료는, 예를 들어, 구리, 알루미늄, 티타늄, 일부 다른 적합한 금속(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 유전체 재료는, 예를 들어, 실리콘 이산화물, 실리콘 질화물, 실리콘 옥시 질화물, 일부 다른 적합한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
도 8a 및 도 8b의 각각의 단면도(800a) 및 평면도(800b)에 도시된 바와 같이, 정렬 마크 재료(도 7의 702)에 대해 평탄화 공정을 수행하여, 복수의 상부 정렬 마크들(108)을 정의하게 된다. 일부 실시예에서, 평탄화 공정은 본딩 구조물(130)의 상부 표면 및 복수의 상부 정렬 마크들(108)의 상부 표면을 함께 평탄화한다. 추가적인 실시예들에서, 평탄화 공정은 CMP 공정 또는 다른 적합한 평탄화 공정을 수행하는 단계를 포함할 수 있다. 일부 실시예에서, 복수의 상부 정렬 마크들(108)을 형성하기 위한 공정은 도 6, 도 7, 도 8a 및 도 8b의 처리 단계들을 포함할 수 있다는 것이 이해될 것이다.
도 8b는 도 8a의 단면도(800a)의 일부 실시예에 대응하는 평면도(800b)를 도시한 것이다. 다양한 실시예에서, 위에서 볼 때, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크는 십자 형상을 가질 수 있다. 다른 형상을 갖는 상부 정렬 마크들(108)이 본 개시 내용의 범위 내에 있다는 것이 이해될 것이다. 예를 들어, 위에서 볼 때, 상부 정렬 마크들(108)은 각각 도 4a 내지 도 4f 중 임의의 것에 도시 및/또는 기술된 바와 같은 형상을 가질 수 있다. 추가적인 실시예들에서, 반도체 웨이퍼(104)의 원주의 에지는 원형이지만 노치(104n)의 존재를 위한 것이다. 또 다른 실시예들에서, 복수의 상부 정렬 마크들(108) 내의 각각의 상부 정렬 마크는 반도체 웨이퍼(104)의 중심(104c)으로부터 등거리에 있다.
또 다른 실시예들에서, 복수의 상부 정렬 마크들(108)은 파선 박스들(802)에 의해 도시된 바와 같이, 제 1 상호접속 구조물(132)의 상호접속 유전체 구조물(202)의 상부 표면을 따라 형성될 수 있다(예컨대, 도 2d 참조). 또 다른 실시예들에서, 복수의 상부 정렬 마크들(108)은 파선 박스들(804)에 의해 도시된 바와 같이, 반도체 웨이퍼(104)의 전측면(104f)을 따라 형성될 수 있다(예컨대, 도 2e 참조).
도 9a 및 도 9b의 각각의 단면도(900a) 및 평면도(900b)에 도시된 바와 같이, 복수의 하부 정렬 마크들(106)이 핸들 웨이퍼(102) 내에 형성된다. 일부 실시예에서, 복수의 하부 정렬 마크들(106)을 형성하기 위한 공정은: 핸들 웨이퍼(102)의 전측면(102f)을 패터닝하여 핸들 웨이퍼(102) 내에 복수의 개구부들(도시되지 않음)을 형성하는 단계; 핸들 웨이퍼(102) 상에 그리고 복수의 개구부들 내에 정렬 마크 재료(도시되지 않음)를 증착하는 단계; 및 정렬 마크 재료에 대해 평탄화 공정을 수행하여 복수의 하부 정렬 마크들(106)을 정의하는 단계를 포함할 수 있다. 다양한 실시예에서, 평탄화 공정은 핸들 웨이퍼(102)의 전측면(102f) 및 복수의 하부 정렬 마크들(106)의 상부 표면을 함께 평탄화한다. 또 다른 실시예들에서, 복수의 하부 정렬 마크들(106)은 복수의 상부 정렬 마크들(도 8a 및 도 8b의 108)의 형성과 관련하여 위에서 기술된 공정(들)과 동일하거나 실질적으로 유사한 공정(들)에 의해 핸들 웨이퍼(102) 내에 형성될 수 있다(예컨대, 도 6, 도 7, 도 8a, 및 도 8b 참조).
도 9b는 도 9a의 단면도(900a)의 일부 실시예에 대응하는 평면도(900b)를 도시한 것이다. 다양한 실시예에서, 위에서 볼 때, 복수의 하부 정렬 마크들(106)의 각각의 하부 정렬 마크는 십자 형상을 가질 수 있다. 다른 형상을 갖는 하부 정렬 마크들(106)이 본 개시 내용의 범위 내에 있다는 것이 이해될 것이다. 예를 들어, 위에서 볼 때, 하부 정렬 마크들(106)은 각각 도 4a 내지 도 4f에 도시 및/또는 기술된 바와 같은 형상을 가질 수 있다. 추가적인 실시예들에서, 핸들 웨이퍼(102)의 원주의 에지는 원형이지만 노치(102n)의 존재를 위한 것이다. 또 다른 실시예들에서, 복수의 하부 정렬 마크들(106) 내의 각각의 하부 정렬 마크는 핸들 웨이퍼(102)의 중심(102c)으로부터 등거리에 있다.
도 10a 및 도 10b의 각각의 단면도(1000a) 및 평면도(1000b)에 도시된 바와 같이, 제 1 IC 구조물(134)이 뒤집혀서 핸들 웨이퍼(102) 위에 배치된다. 일부 실시예에서, 핸들 웨이퍼(102) 및 제 1 IC 구조물(134)은 본딩 장치(예컨대, 도 1a의 114)의 일부일 수 있는 웨이퍼 이송 장치(1003) 내에 배치된다. 추가적인 실시예들에서, 웨이퍼 이송 장치(1003) 내에 제 1 IC 구조물(134)을 배치하기 전에, 스페이서 구조물(1002)이 핸들 웨이퍼(102)와 제 1 IC 구조물(134) 사이에서 수직으로 이격되도록 스페이서 구조물(1002)이 핸들 웨이퍼(102) 위에 배치된다.
도 10b는 도 10a의 단면도(1000a)의 일부 실시예에 대응하는 평면도(1000b)를 도시한 것이다. 다양한 실시예에서, 웨이퍼 이송 장치(1003)는 복수의 웨이퍼 핀들(1006a 내지 1006c) 및 하나 이상의 트랙(들)(1004)을 포함한다. 복수의 웨이퍼 핀들(1006a 내지 1006c)은 제 1 웨이퍼 핀(1006a), 제 2 웨이퍼 핀(1006b), 및 제 3 웨이퍼 핀(1006c)을 포함한다. 일부 실시예에서, 제 1 웨이퍼 핀(1006a)은 트랙(1004)을 가로 지르도록 구성되고, 핸들 웨이퍼(102) 위로 반도체 웨이퍼(104)를 안내하도록 구성된다. 다양한 실시예에서, 제 2 및 제 3 웨이퍼 핀들(1006b 및 1006c)은 고정된 상태로 유지되도록 구성된다. 또 다른 실시예들에서, 제 2 및 제 3 웨이퍼 핀들(1006b 및 1006c)은 핸들 웨이퍼(102) 위로 반도체 웨이퍼(104)를 안내하는 것을 돕기 위해 하나 이상의 트랙(들)(도시되지 않음)을 따라 이동하도록 구성될 수 있다. 따라서, 일부 실시예에서, 웨이퍼 이송 장치(1003)는 핸들 웨이퍼(102) 위에 반도체 웨이퍼(104)를 기계적으로 정렬하도록 구성된다. 일부 실시예에서, 기계적 정렬을 수행한 후, 제 1 IC 구조물(134)의 적어도 외부 영역(1001)은 핸들 웨이퍼(102)의 중심(102c)으로부터 멀어지는 방향으로 핸들 웨이퍼(102)의 원주의 에지로부터 측방으로 오프셋된다.
도 11a 및 도 11b의 각각의 단면도(1100a) 및 평면도(1100b)에 도시된 바와 같이, 반도체 웨이퍼(104)는 핸들 웨이퍼(102)에 본딩된다. 일부 실시예에서, 반도체 웨이퍼(104)는 본딩 구조물(130)을 핸들 웨이퍼(102)의 전측면(102f)에 본딩함으로써 핸들 웨이퍼(102)에 본딩된다. 또 다른 실시예들에서, 반도체 웨이퍼(104)는 각각의 상부 정렬 마크(108)를 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크에 추가로 본딩함으로써 핸들 웨이퍼(102)에 본딩된다. 다양한 실시예에서, 반도체 웨이퍼(104)를 핸들 웨이퍼(102)에 본딩하게 되면, 본딩 구조물(130), 핸들 웨이퍼(102), 복수의 상부 정렬 마크들(108), 및 복수의 하부 정렬 마크들을 따라 본딩 계면(1102)이 형성된다.
일부 실시예에서, 본딩 계면(1102)은 본딩 구조물(130)과 핸들 웨이퍼(102) 사이의 유전체 대 유전체 본드들(dielectric-to-dielectric bonds)을 포함한다. 추가적인 실시예들에서, 하부 및 상부 정렬 마크들(106, 108)이 금속 재료(예컨대, 구리, 알루미늄, 티타늄 등)를 포함할 경우, 본딩 계면(1102)은 하부 및 상부 정렬 마크들(106, 108)의 정렬 마크들 사이의 도체 대 도체 본드들(conductor-to-conductor bonds)을 포함할 수 있다. 또 다른 실시예들에서, 하부 및 상부 정렬 마크들(106, 108)이 유전체 재료(예컨대, 실리콘 이산화물, 실리콘 옥시 질화물, 실리콘 질화물 등)를 포함할 경우, 본딩 계면(1102)은 하부 및 상부 정렬 마크들(106, 108)의 정렬 마크들 사이의 유전체 대 유전체 본드들을 포함할 수 있다.
일부 실시예에서, 반도체 웨이퍼(104)를 핸들 웨이퍼(102)에 본딩하기 위한 공정은, 본딩 구조물(130)이 핸들 웨이퍼(102)의 전측면(102f)을 향하도록 본딩 구조물(130)과 핸들 웨이퍼(102) 사이의 스페이서 구조물(도 10a의 1002)을 제거하는 단계를 포함한다. 그 후, 반도체 웨이퍼(104)는, 예를 들어, 하이브리드 본딩, 공융 본딩(eutectic bonding), 퓨전 본딩(fusion bonding), 또는 이들의 임의의 조합 등에 의해 핸들 웨이퍼(102)에 본딩된다. 또 다른 실시예들에서, 반도체 웨이퍼(104)는 본딩 공정 전 및/또는 도중에 광학 정렬 공정을 수행하지 않고 핸들 웨이퍼(102)에 본딩될 수 있다. 광학 정렬 공정을 생략함으로써, 방법과 연관된 시간 및/또는 비용이 감소될 수 있다. 다양한 실시예에서, (도 10a 및 도 10b에 도시 및/또는 기술되는 바와 같은) 기계적 정렬은 본딩 공정 전에 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)에 대해 수행된다. 그러나, 기계적 정렬과 연관된 처리 툴 한계로 인해, 핸들 웨이퍼(102)의 중심(102c)은 병진 거리(Td)만큼 반도체 웨이퍼(104)의 중심(104c)으로부터 측방으로 오프셋될 수 있다. 병진 거리(Td)는, 예를 들어, 0이 아닐 수 있고, 실질적으로 클 수 있다(예컨대, 약 44 마이크로미터(㎛)를 초과할 수 있다). 또한, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크의 중심은 병진 거리(Td)만큼 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크로부터 측방으로 오프셋될 수 있다. 또 다른 실시예들에서, 본딩 공정 후에, 반도체 웨이퍼(104)의 노치(104n)는, 예를 들어, 0이 아닐 수 있는 회전 시프트(도시되지 않음)만큼 핸들 웨이퍼(102)의 노치(102n)로부터 시프팅될 수 있다. 이러한 실시예들에서, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크의 중심은 회전 시프트(도시되지 않음)만큼 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크로부터 시프팅될 수 있다.
도 12a 및 도 12b의 각각의 단면도(1200a) 및 평면도(1200b)에 도시된 바와 같이, 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)에 대해 OVL 측정을 수행하여, 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트(예컨대, 병진 시프트 및/또는 회전 시프트)를 측정 및/또는 결정한다. 일부 실시예에서, OVL 측정 장치(116)는 하부 및 상부 정렬 마크들(106, 108)에 의해 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트를 측정 및/또는 결정하도록 구성된다. 예를 들어, OVL 측정 장치(116)는 반도체 웨이퍼(104)로부터 핸들 웨이퍼(102)로 또는 그 반대로 광(1202)(예컨대, 가시광 및/또는 IR 광)을 조명하는 광 센서(118)를 포함할 수 있다. 또 다른 실시예들에서, 광 센서(118)는 복수의 하부 및 상부 정렬 마크들(106, 108)의 각 정렬 마크의 위치를 결정하기 위해 반도체 웨이퍼(104)의 후측면(104b) 위로 이동하고 이러한 후측면(104b)을 스캔하도록 구성될 수 있다. 그 후, OVL 측정 장치(116) 및/또는 컨트롤러(예컨대, 도 1a의 컨트롤러(112))(도시되지 않음)는 각 정렬 마크의 위치를 사용하여 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트를 결정할 수 있다. 이러한 실시예들에서, OVL 측정 장치(116)는 각각의 상부 정렬 마크(108)와 대응하는 하부 정렬 마크(106) 사이의 병진 거리(Td) 및/또는 회전 시프트(도시되지 않음)를 결정하도록 구성될 수 있다.
다양한 실시예에서, 광 센서(118)에 의해 조명되는 광(1202)은 가시광일 수 있으며, 그에 따라 광 센서(118)는 광학 현미경 또는 다른 적합한 디바이스로서 구성될 수 있다. 이러한 실시예들에서, 광 센서(118)는 반도체 웨이퍼(104)의 후측면(104b)으로부터 핸들 웨이퍼(102)의 전측면(102f)으로 광(1202)을 방출하도록 구성된다. 또 다른 실시예들에서, 광 센서(118)에 의해 방출된 광(1202)은 IR 광일 수 있으며, 그에 따라 광 센서(118)는 IR 광 센서 또는 다른 적합한 디바이스로서 구성된다. 이러한 실시예들에서, 광 센서(118)는 핸들 웨이퍼(102)의 후측면(102b)으로부터 반도체 웨이퍼(104)(도시되지 않음)의 전측면(104f)으로 광(1202)을 방출하도록 구성된다.
도 12c는 도 12a의 단면도(1200a)의 일부 대안적인 실시예에 대응하는 평면도(1200c)를 도시한 것이다. 도 12c에 도시된 바와 같이, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크는 회전 시프트(Rd)만큼 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크로부터 시프팅된다. 다양한 실시예에서, 회전 시프트(Rd)는 0이 아니다. OVL 측정 장치(도 12a의 116)는 도 12a에 도시 및/또는 기술된 바와 같이 회전 시프트(Rd)를 측정 및/또는 결정하도록 구성된다.
도 12d는 도 12a의 단면도(1200a)의 또 다른 대안적인 실시예에 대응하는 평면도(1200d)를 도시한 것이다. 도 12d에 도시된 바와 같이, 복수의 상부 정렬 마크들(108)의 각각의 상부 정렬 마크는 회전 시프트(Rd) 및 병진 거리(Td)만큼 복수의 하부 정렬 마크들(106)의 대응하는 하부 정렬 마크로부터 시프팅될 수 있다. 이러한 실시예들에서, OVL 측정 장치(도 12a의 116)는 도 12a에 도시 및/또는 기술된 바와 같이 회전 시프트(Rd) 및 병진 거리(Td) 모두를 측정 및/또는 결정하도록 구성된다.
도 13의 단면도(1300)에 도시된 바와 같이, 반도체 웨이퍼(104)에 대해 박형화 공정을 수행하여, 반도체 웨이퍼(104)의 두께를 감소시킨다. 일부 실시예에서, 박형화 공정은 반도체 웨이퍼(104)의 초기 두께(Ti)를 두께(t1)로 감소시킬 수 있다. 다양한 실시예에서, 두께(t1)는 약 0.5 내지 10 마이크로미터(㎛)의 범위 내일 수 있거나 또는 다른 적합한 두께 값일 수 있다. 또 다른 실시예들에서, 박형화 공정은 두께(t1)가 0의 값을 갖도록 반도체 웨이퍼(104)를 완전히 제거할 수 있다(예컨대, 도 20 참조). 이러한 실시예들에서, 제 1 복수의 FEOL 반도체 디바이스들(208)이 반도체 기판(도시되지 않음) 내에/상에 배치되도록 반도체 기판(도시되지 않음)은 박막화 공정이 수행되기 전에 제 1 상호접속 구조물(132)과 반도체 웨이퍼(104) 사이에 배치될 수 있다. 추가적인 실시예들에서, 박형화 공정은 CMP 공정, 기계적 연삭 공정, 다른 적합한 박형화 공정, 또는 이들의 임의의 조합을 수행하는 단계를 포함할 수 있다.
또한, 도 13의 단면도(1300)에 도시된 바와 같이, 반도체 웨이퍼(104)에 대해 트리밍 공정이 수행될 수 있다. 이러한 실시예들에서, 트리밍 공정은 핸들 웨이퍼(102)의 주변 영역(102p) 위의 제 1 IC 구조물(134)의 일부를 제거한다. 다양한 실시예에서, 트리밍 공정은, 예를 들어, 트리밍 톱, 트리밍 레이저, 다른 적합한 트리밍 디바이스, 또는 이들의 임의의 조합을 이용할 수 있다. 또 다른 실시예들에서, 트리밍 공정은 반도체 웨이퍼(104)의 외부 영역(도 12a 및 도 12b의 1001)을 제거할 수 있고 및/또는 반도체 웨이퍼(104)의 노치(도 12a 및 도 12b의 104n)를 제거할 수 있다. 일부 실시예에서, 트리밍 공정 후, 반도체 웨이퍼(104)의 직경은 핸들 웨이퍼(102)의 직경보다 작을 수 있다. 또 다른 실시예들에서, 박형화 공정 및/또는 트리밍 공정 후에, 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)에 대해 OVL 측정을 수행하여, (도 12a 내지 도 12d에 도시 및/또는 기술되는 바와 같이) 하부 및 상부 정렬 마크들(106, 108))에 의해 OVL 시프트를 측정 및/또는 결정한다. 이것은 도 12a 내지 도 12d와 관련하여 기술된 OVL 측정에 대한 추가물이거나 대안일 수 있다.
또 다른 실시예들에서, 박형화 공정 및/또는 트리밍 공정을 수행한 후, APC 유닛(예컨대, 도 1a의 126)은 측정된 OVL 시프트에 따라 포토리소그래피 툴(도 14의 124)에 대해 포토리소그래피 정렬 공정(즉, 캘리브레이션 공정)을 수행하도록 구성된다. 이러한 실시예들에서, APC 유닛(126)은 포토리소그래피 툴의 시야 및/또는 포토리소그래피 툴의 포토마스크를 병진 거리 및/또는 회전 시프트만큼 측방으로 시프팅 및/또는 회전 시프팅하는 것과 같이 포토리소그래피 툴의 파라미터들을 조정하도록 구성된다. 이것은 부분적으로, 측정된 OVL 시프트를 보상하여, 후속 포토리소그래피 공정(들)이 하부 및 상부 정렬 마크들(106, 108)에 따라 정렬되도록 한다.
도 14의 단면도(1400)에 도시된 바와 같이, 상부 유전체 층(1402)은 반도체 웨이퍼(104) 위에 형성되고, 상부 패터닝된 마스킹 층(1404)은 상부 유전체 층(1402) 위에 형성된다. 일부 실시예에서, 상부 유전체 층(1402)을 형성하는 것은 반도체 웨이퍼(104)의 후측면(104b) 상에 상부 유전체 층(1402)을 증착하는 것을 포함할 수 있다. 다양한 실시예에서, 상부 유전체 층(1402)은, 예를 들어, PVD, CVD, ALD, 또는 다른 적합한 성장 또는 증착 공정에 의해 증착될 수 있다. 상부 유전체 층(1402)은, 예를 들어, 실리콘 이산화물, 로우-k 유전체 재료, 다른 유전체 재료, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
다양한 실시예에서, 상부 패터닝된 마스킹 층(1404)은 (예컨대, 도 11a 및 도 11b의 본딩 공정의 결과로서) 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트를 보상하는 포토리소그래피 툴(124)를 이용함으로써 형성될 수 있다. 일부 실시예에서, 상부 패터닝된 마스킹 층(1404)을 형성하는 것은: 상부 유전체 층(1402) 위에 마스킹 층(도시되지 않음)(예컨대, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 증착하는 것; 포토리소그래피 툴(124)를 통해 포토리소그래피 공정을 수행하여 포토마스크(125)의 패턴을 갖는 패터닝된 방사선에 마스킹 층을 노출시키는 것; 및 마스킹 층을 현상하여 상부 패터닝된 마스킹 층(1404)을 형성하는 것을 포함할 수 있다. 이러한 실시예들에서, 컨트롤러(예컨대, 도 1a의 112)는 OVL 측정 장치(예컨대, 도 12a의 116)에 의해 결정 및/또는 측정된 OVL 시프트에 따라 포토리소그래피 툴(124)의 파라미터들을 조정하도록 구성된다. 포토리소그래피 툴(124)은, 예를 들어, 측정된 OVL 시프트에 따라 포토마스크(125)의 위치를 시프팅할 수 있다(즉, OVL 시프트에 따라 포토마스크(125)를 측방으로 시프팅 및/또는 회전 시프팅할 수 있다). 이것은 부분적으로, 포토마스크(125)의 패턴이 상부 및 하부 정렬 마크들(108, 106)에 따라 정렬되도록 하여, 상부 패터닝된 마스킹 층(1404)의 결과로 형성된 하나 이상의 패터닝된 층이 제 1 IC 구조물(134)의 구조물들 및/또는 층들과 정렬되도록 한다.
또 다른 실시예들에서, 포토리소그래피 툴(124)은, 예를 들어, 병진 거리(Td)만큼 포토마스크(125)를 측방으로 시프팅시킬 수 있으며, 이로써 도 11a 및 도 11b의 본딩 공정의 결과로서 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 사이의 OVL 시프트를 보상할 수 있다. 다양한 실시예에서, 병진 거리(Td)는 실질적으로 크고(예컨대, 약 44 ㎛를 초과하며) 포토리소그래피 툴(124)의 오정렬 임계치보다 크거나 같을 수 있다. 포토리소그래피 툴(124)은 OVL 측정치에 따라 포토마스크(125)를 시프팅시키도록 구성되기 때문에, 본딩된 반도체 웨이퍼(104) 및 핸들 웨이퍼(102)는 후속 처리 단계들 동안 거부되지 않는다. 이것은 부분적으로 디바이스 수율을 증가시킨다.
도 15의 단면도(1500)에 도시된 바와 같이, 상부 유전체 층(1402) 및 제 1 IC 구조물(134)에 대해 패터닝 공정을 수행하여 복수의 개구부들(1502)을 형성한다. 일부 실시예에서, 패터닝 공정은: 상부 패터닝된 마스킹 층(1404)에 따라 상부 유전체 층(1402), 반도체 웨이퍼(104), 및 제 1 상호접속 구조물(132)의 상호접속 유전체 구조물(202)에 대해 에칭 공정을 수행하여 복수의 개구부들(1502)을 형성하는 단계; 및 제거 공정(도시되지 않음)을 수행하여 상부 패터닝된 마스킹 층(1404)을 제거하는 단계를 포함한다. 추가적인 실시예들에서, 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, RIE 공정, 일부 다른 에칭 공정, 또는 이들의 임의의 조합일 수 있다.
도 16의 단면도(1600)에 도시된 바와 같이, 복수의 기판 관통 비아들(through-substrate vias)(TSVs)(218)이 제 1 상호접속 구조물(132) 위에 형성된다. 일부 실시예에서, TSVs(218)를 형성하기 위한 공정은: (예컨대, CVD, PVD, 스퍼터링, 전기 도금, 무전해 도금 등에 의해) 상부 유전체 층(1402) 위에 도전성 층(도시되지 않음)을 증착하여 도전성 층이 개구부들(도 15의 1502)을 충전하도록 하는 단계; 및 도전성 층 내로 평탄화 공정(예컨대, CMP 공정)을 수행하여 복수의 TSVs(218)를 형성하는 단계를 포함한다. 복수의 TSVs(218)는, 예를 들어, 구리, 텅스텐, 알루미늄, 다른 도전성 재료, 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
추가적인 실시예에서, 복수의 TSVs(218)를 형성하기 위한 공정은 도 14 내지 도 16의 처리 단계들을 포함할 수 있다는 것이 이해될 것이다. 따라서, 복수의 TSVs를 형성하기 위한 공정은 측정된 OVL 시프트에 따라 정렬된 포토리소그래피 툴(예컨대, 도 15의 124)을 이용하는 단계를 포함한다. 이것은 부분적으로, 복수의 TSVs(218)가 제 1 IC 구조물(134)과 정렬되고, 제 1 IC 구조물(134)의 도전성 피처들(예컨대, 도전성 와이어들(206))과 양호한 전기적 연결을 만드는 것을 보장한다. 따라서, TSVs(218)와 제 1 IC 구조물(134)의 층들 사이의 단락 회로들 및/또는 연결 장애들이 완화되어 디바이스 수율을 증가시킬 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 제 2 IC 구조물(110)은 반도체 웨이퍼(104) 위에 형성된다. 일부 실시예들에서, 제 2 IC 구조물(110)은 제 2 상호접속 구조물(136), 및 I/O 구조물(220)을 포함한다. 일부 실시예에서, 상부 유전체 층(예컨대, 도 16의 1402)은 제 2 상호접속 구조물(136)의 상호접속 유전체 구조물(202)의 일부이다. 추가적인 실시예들에서, 제 2 IC 구조물(110)의 각 층(예컨대, 도전성 비아들(204), 도전성 와이어들(206), 상부 I/O 비아들(224), 및 상부 I/O 컨택트들(226)의 각 층)은 패터닝된 층으로 지칭될 수 있다. 또 다른 실시예들에서, 제 2 IC 구조물(110)의 각각의 패터닝된 층을 형성하는 것은 포토리소그래피 툴(124)을 통해 하나 이상의 포토리소그래피 공정을 수행하는 것을 포함할 수 있다. 이러한 실시예들에서, 포토리소그래피 툴(124)은 하부 및 상부 정렬 마크들(106, 108)에 따라 정렬된다(즉, 도 12a 내지 도 12d에서 결정 및/또는 측정된 OVL 시프트에 따라 정렬된다). 예를 들어, 제 2 상호접속 구조물(136) 내의 각각의 도전성 비아(204) 및/또는 도전성 와이어(206)는 (예컨대, 도 14에서 도시 및/또는 기술되는 바와 같이) 포토리소그래피 툴(124)에 의해 형성되는 하나 이상의 패터닝된 마스킹 층(들)(도시되지 않음)을 이용하여 형성될 수 있다. 따라서, 제 2 IC 구조물(110) 내의 층들 및/또는 구조물들은 제 2 IC 구조물(110)의 층들 및/또는 구조물들이 제 1 IC 구조물(134)의 층들 및/또는 구조물들과 정렬되도록 형성된다. 이것은 부분적으로, 제 2 IC 구조물(110)의 패터닝된 층들이 제 1 IC 구조물(134)의 층들과 정렬되는 것을 보장하여, 제 1 및 제 2 IC 구조물들(134, 110)의 층들 사이의 단락 회로들 및/또는 연결 장애들을 완화시킨다.
도 18 내지 도 21은, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17에서의 동작들 대신에 수행될 수 있는 동작들의 일부 실시예의 단면도들(1800 내지 2100)을 도시한 것이며, 따라서 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17의 방법이 도 7 내지 도 18 내지 도 21에서 대안적으로 진행될 수 있다. 따라서, 일부 실시예에서, 도 18 내지 도 21의 방법은 도 5 내지 도 7, 도 8a 및 도 8b 내지 도 11a 및 도 11b, 도 12a 내지 도 12d, 및 도 13 내지 도 17의 방법의 일부 대안적인 실시예에 대응할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 반도체 웨이퍼(104)가 제공된다. 반도체 기판(302)은 반도체 웨이퍼(104)에 본딩된다. 일부 실시예에서, 본딩 공정을 수행하기 전에, 접착제 층(도시되지 않음)이 반도체 웨이퍼(104)와 반도체 기판(302) 사이에 배치된다. 그 후, 제 1 복수의 FEOL 반도체 디바이스들(208), 제 1 상호접속 구조물(132), 제 1 복수의 BEOL 반도체 디바이스들(228), 본딩 구조물(130), 및 복수의 상부 정렬 마크들(108)이 반도체 기판(302) 위에/상에 형성된다. 일부 실시예에서, 제 1 IC 구조물(134)은 반도체 기판(302), 제 1 상호접속 구조물(132), 제 1 복수의 FEOL 반도체 디바이스들(208), 제 1 복수의 BEOL 반도체 디바이스들(228), 및 본딩 구조물(130)을 포함한다. 또 다른 실시예들에서, 복수의 상부 정렬 마크들(108)은 도 6, 도 7, 도 8a, 및 도 8b에 도시 및/또는 기술된 바와 같이 형성된다. 또 다른 실시예들에서, 반도체 웨이퍼(104)는 캐리어 웨이퍼로서 구성 및/또는 지칭될 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 핸들 웨이퍼(102)가 제공되고, 복수의 하부 정렬 마크들(106)이 핸들 웨이퍼(102) 내에 형성된다. 그 후, 반도체 웨이퍼(104)는 핸들 웨이퍼(102)에 본딩된다. 일부 실시예에서, 복수의 하부 정렬 마크들(106)은 도 9a 및 도 9b에 도시 및/또는 기술된 바와 같이 형성된다. 추가적인 실시예들에서, 반도체 웨이퍼(104)는 도 10a 및 도 10b 내지 도 11a 및 도 11b에 도시 및/또는 기술된 바와 같이 핸들 웨이퍼(102)에 본딩된다. 추가적인 실시예들에서, 반도체 웨이퍼(104)를 핸들 웨이퍼(102)에 본딩한 후, 핸들 웨이퍼(102) 및 반도체 웨이퍼(104)에 대해 OVL 측정을 수행하여, 도 12a 내지 도 12d에 도시 및/또는 기술된 바와 같이 핸들 웨이퍼(102)와 반도체 웨이퍼(104) 간의 OVL 시프트를 측정 및/또는 결정한다.
도 20의 단면도(2000)에 도시된 바와 같이, 반도체 웨이퍼(예컨대, 도 19의 104)에 대해 박형화 공정이 수행된다. 일부 실시예에서, 박형화 공정은 반도체 웨이퍼(예컨대, 도 19의 104)를 완전히 제거하고, 반도체 기판(302)의 후측면(302b)을 노출시킨다. 그 후, 트리밍 공정은, 예를 들어, 핸들 웨이퍼(102)의 주변 영역(102p) 위의 제 1 IC 구조물(134)의 일부를 제거하도록 반도체 기판(302)에 대해 수행될 수 있다. 일부 실시예에서, 트리밍 공정은 도 13에 도시 및/또는 기술된 바와 같이 수행될 수 있다. 다양한 실시예에서, 박형화 공정은, 예를 들어, CMP 공정, 기계적 연삭 공정, 다른 적합한 박형화 공정, 또는 이들의 임의의 조합을 수행하는 단계를 포함할 수 있다.
도 21의 단면도(2100)에 도시된 바와 같이, 제 2 IC 구조물(110)이 반도체 기판(302) 위에 형성된다. 일부 실시예에서, 제 2 IC 구조물(110)은 제 2 상호접속 구조물(136), 제 2 복수의 FEOL 반도체 디바이스들(304), 제 2 복수의 BEOL 반도체 디바이스들(230), 및 I/O 구조물(220)을 포함한다. 추가적인 실시예들에서, 제 2 IC 구조물(110)의 패터닝된 층을 형성하는 것은 하부 및 상부 정렬 마크들(106, 108)에 따라 정렬되는(즉, 도 19에서 결정 및/또는 측정된 OVL 시프트에 따라 정렬되는) 포토리소그래피 툴(124)을 통해 하나 이상의 포토리소그래피 공정(들)을 수행하는 것을 포함할 수 있다. 예를 들어, 복수의 TSVs(218), FEOL 반도체 디바이스들(304), 제 2 복수의 BEOL 반도체 디바이스들(230), 제 2 상호접속 구조물(136)의 층들, 및 I/O 구조물(220)의 층들은 각각 (예컨대, 도 14에 도시 및/또는 기술된 바와 같이) 포토리소그래피 툴(124)에 의해 형성된 하나 이상의 패터닝된 마스킹 층(들)(도시되지 않음)을 이용함으로써 형성될 수 있다. 이러한 실시예들에서, 제 2 IC 구조물(110) 내의 층들 및/또는 디바이스들은 제 2 IC 구조물(110)의 층들 및/또는 디바이스들이 제 1 IC 구조물(134)의 층들 및/또는 구조물들과 정렬되도록 형성된다. 따라서, 제 2 IC 구조물(110)의 패터닝된 층들은 제 1 IC 구조물(134)의 층들과 정렬되어, 제 1 및 제 2 IC 구조물들(134, 110)의 층들 사이의 단락 회로들 및/또는 연결 장애들을 완화시킨다.
도 22는 제 1 IC 구조물을 핸들 웨이퍼에 본딩하고, 핸들 웨이퍼와 제 1 IC 구조물 사이에서 측정된 오버레이(OVL) 시프트에 기반하여 제 1 IC 구조물 위에 제 2 IC 구조물을 형성하는 방법(2200)의 일부 실시예의 플로우 다이어그램을 도시한 것이다.
방법(2200)이 본원에서 일련의 동작들 또는 이벤트들로서 예시되고 기술되고 있지만, 그러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은 본원에 예시되고 및/또는 기술된 것 이외에도 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 동시에 발생할 수 있다. 추가적으로, 본원의 하나 이상의 양태 또는 실시예를 구현하기 위해 예시된 모든 동작들이 요구되는 것은 아닐 수 있다. 또한, 본원에 묘사된 하나 이상의 동작은 하나 이상의 개별 동작들 및/또는 단계들로 수행될 수 있다.
동작(2202)에서, 반도체 웨이퍼 상에 복수의 상부 정렬 마크들을 형성한다. 도 5 내지 도 7, 도 8a, 및 도 8b는 동작(2202)의 일부 실시예에 대응하는 다양한 도면을 도시한 것이다. 또한, 도 18은 동작(2202)의 일부 대안적인 실시예에 대응하는 단면도(1800)를 도시한 것이다.
동작(2204)에서, 핸들 웨이퍼 상에 복수의 하부 정렬 마크들을 형성한다. 도 9a 및 도 9b는 동작(2204)의 일부 실시예에 대응하는 다양한 도면을 도시한 것이다.
동작(2206)에서, 반도체 웨이퍼를 핸들 웨이퍼에 본딩한다. 일부 실시예에서, 반도체 웨이퍼 및 핸들 웨이퍼는 광학 정렬 공정을 수행하지 않고 함께 본딩된다. 도 10a 및 도 10b 내지 도 11a 및 도 11b는 동작(2206)의 일부 실시예에 대응하는 다양한 도면을 도시한 것이다. 또한, 도 19는 동작(2206)의 일부 대안적인 실시예에 대응하는 단면도를 도시한 것이다.
동작(2208)에서, 복수의 상부 정렬 마크들 및 복수의 하부 정렬 마크들을 검출함으로써 핸들 웨이퍼와 반도체 웨이퍼 간의 OVL 시프트를 측정한다. 도 12a 내지 도 12d는 동작(2208)의 일부 실시예에 대응하는 다양한 도면을 도시한 것이다.
동작(2210)에서, 반도체 웨이퍼에 대해 트리밍 공정을 수행한다. 도 13은 동작(2210)의 일부 실시예에 대응하는 단면도를 도시한 것이다. 또한, 도 20은 동작(2210)의 일부 대안적인 실시예에 대응하는 단면도를 도시한 것이다.
동작(2212)에서, OVL 시프트를 보상하기 위해 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행한다. 도 13 및 도 14는 동작(2212)의 일부 실시예에 대응하는 단면도들을 도시한 것이다.
동작(2214)에서, 반도체 웨이퍼 위에 상부 IC 구조물을 형성한다. 상부 IC 구조물은 포토리소그래피 툴에 따라 하나 이상의 포토리소그래피 공정을 수행함으로써 형성된다. 도 14 내지 도 17은 동작(2214)의 일부 실시예에 대응하는 단면도들을 도시한 것이다. 또한, 도 21은 동작(2214)의 일부 대안적인 실시예에 대응하는 단면도를 도시한 것이다.
따라서, 일부 실시예에서, 본 개시 내용은 핸들 웨이퍼와 제 2 IC 구조물 사이에 배치된 것 위에 제 1 IC 구조물을 포함하는 3D IC 구조물을 형성하는 방법에 관한 것이다. 이 방법은 핸들 웨이퍼 상의 복수의 하부 정렬 마크들과 반도체 웨이퍼 상의 복수의 상부 정렬 마크들 사이에서 측정된 OVL 시프트에 따라 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하는 단계를 포함한다. 또한, 제 2 IC 구조물의 층들은 포토리소그래피 정렬 공정 후에 포토리소그래피 툴을 통해 형성된다.
일부 실시예에서, 본 출원은 반도체 구조물을 형성하는 방법을 제공하며, 이 방법은: 반도체 웨이퍼 상에 복수의 상부 정렬 마크들을 형성하는 단계; 핸들 웨이퍼 상에 상기 상부 정렬 마크들에 대응하는 복수의 하부 정렬 마크들을 형성하는 단계; 상기 상부 정렬 마크들의 중심들이 대응하는 하부 정렬 마크들의 중심들로부터 측방으로 오프셋되도록 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계; 상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출함으로써 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(OVL) 시프트를 측정하는 단계; 및 상기 반도체 웨이퍼 위에 집적 회로(IC) 구조물을 부분적으로 형성하기 위해 포토리소그래피 툴을 사용하여 포토리소그래피 공정을 수행하는 단계를 포함하며, 상기 포토리소그래피 공정 동안 상기 포토리소그래피 툴은 상기 OVL 시프트에 따라 보상가능하게 정렬된다. 일 실시예에서, 상기 반도체 웨이퍼는 광학 정렬 없이 상기 핸들 웨이퍼에 본딩된다. 일 실시예에서, 상부 정렬 마크들의 수는 하부 정렬 마크들의 수와 동일하며, 따라서 상기 상부 정렬 마크들의 각각은 상기 하부 정렬 마크들 중 하나에 대응한다. 일부 실시예에서, 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 OVL 시프트를 측정하는 단계는 상기 복수의 하부 정렬 마크들에 의해 상기 핸들 웨이퍼의 중심을 결정하는 단계 및 상기 복수의 상부 정렬 마크들에 의해 상기 반도체 웨이퍼의 중심을 결정하는 단계를 포함한다. 일 실시예에서, 상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출하는 것은 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후에 광으로 상기 반도체 웨이퍼 및 상기 핸들 웨이퍼를 조명하는 것을 포함한다. 일 실시예에서, 상기 방법은: 상기 반도체 웨이퍼의 전측면을 따라 제 1 상호접속 구조물을 형성하는 단계; 및 상기 제 1 상호접속 구조물 상에 본딩 구조물을 형성하는 단계 ― 상기 본딩 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나게 됨 ―를 더 포함하고, 상기 복수의 상부 정렬 마크들은 상기 본딩 구조물 내에 형성되고, 상기 복수의 하부 정렬 마크들은 상기 핸들 웨이퍼의 전측면 상에 형성된다. 일 실시예에서, 상기 핸들 웨이퍼를 상기 반도체 웨이퍼에 본딩한 후, 각각의 상부 정렬 마크는 대응하는 하부 정렬 마크의 적어도 일부에 본딩된다. 일 실시예에서, 상기 방법은: 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후, 상기 반도체 웨이퍼의 외부 영역은 상기 핸들 웨이퍼의 중심으로부터 멀어지는 방향으로 0이 아닌 거리만큼 상기 핸들 웨이퍼의 원주의 에지로부터 측방으로 오프셋되며; 그리고 상기 핸들 웨이퍼의 주변 영역 위의 상기 반도체 웨이퍼의 일부를 제거하기 위해 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하는 단계를 더 포함하고, 상기 트리밍 공정은 상기 반도체 웨이퍼의 외부 영역을 제거하고, 상기 트리밍 공정 후, 상기 반도체 웨이퍼의 직경은 상기 핸들 웨이퍼의 직경보다 작다. 일 실시예에서, 상기 트리밍 공정은 상기 OVL 시프트를 측정하기 전에 수행된다.
일부 실시예에서, 본 출원은 반도체 구조물을 형성하는 방법을 제공하며, 이 방법은: 반도체 웨이퍼 상에 제 1 집적 회로(IC) 구조물을 형성하는 단계 ― 상기 제 1 IC 구조물은 제 1 측벽 노치 및 복수의 상부 정렬 마크들을 포함함 ―; 핸들 웨이퍼 상에 복수의 하부 정렬 마크들을 형성하는 단계 ― 상기 핸들 웨이퍼는 제 2 측벽 노치를 포함함 ―; 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 광학 정렬없이 본딩하는 단계 ― 상기 제 1 IC 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나게 되고, 상기 제 1 측벽 노치 및 상기 제 2 측벽 노치는 상기 본딩 공정 후에 측방으로 오프셋됨 ―; 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(OVL) 시프트를 측정하는 단계 ― 상기 측정하는 단계는 각각의 상부 정렬 마크와 상기 하부 정렬 마크들 중 대응하는 마크 간의 병진 거리 및 회전 시프트를 결정하는 단계를 포함함 ―; 상기 OVL 시프트를 보상하기 위해 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하는 단계; 및 상기 반도체 웨이퍼 위에 제 2 IC 구조물을 형성하는 단계를 포함하고, 상기 IC 구조물을 형성하는 단계는 상기 포토리소그래피 정렬 공정 후에 상기 포토리소그래피 툴을 사용하여 패터닝 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 복수의 상부 정렬 마크들을 형성하는 단계는: 상기 제 1 IC 구조물의 본딩 구조물 상에 패터닝된 마스킹 층을 형성하는 단계; 상기 패터닝된 마스킹 층에 따라 상기 본딩 구조물을 에칭하여 상기 본딩 구조물 내에 복수의 개구부들을 형성하는 단계; 상기 본딩 구조물 상에 그리고 상기 복수의 개구부들 내에 정렬 마크 층을 형성하는 단계; 및 상기 정렬 마크 층 내로 평탄화 공정을 수행하여 상기 복수의 상부 정렬 마크들을 형성하는 단계를 포함한다. 일 실시예에서, 상기 포토리소그래피 정렬 공정은 상기 병진 거리 및 상기 회전 시프트에 따라 대응하는 포토마스크를 시프팅하는 것을 포함한다. 일 실시예에서, 상기 OVL 시프트를 측정하는 단계는 상기 반도체 웨이퍼의 후측면으로부터 상기 핸들 웨이퍼의 전측면으로 가시광을 방출하는 광 센서를 사용하여 상기 복수의 상부 정렬 마크들과 상기 복수의 하부 정렬 마크들의 위치들을 검출하는 단계를 포함한다. 일 실시예에서, 상기 OVL 시프트를 측정하는 단계는 상기 핸들 웨이퍼의 후측면으로부터 상기 반도체 웨이퍼의 전측면으로 IR 광을 방출하는 적외선(IR) 광 센서를 사용하여 상기 복수의 상부 정렬 마크들과 상기 하부 정렬 마크들의 위치들을 검출하는 단계를 포함한다. 일 실시예에서, 상기 상부 정렬 마크들은 상기 반도체 웨이퍼의 전측면을 따라 형성된다. 일 실시예에서, 상기 방법은 상기 본딩 공정 후에 상기 반도체 웨이퍼에 대해 박형화 공정을 수행하는 단계를 더 포함하며, 상기 박형화 공정은 상기 핸들 웨이퍼 위의 상기 반도체 웨이퍼를 제거한다. 일 실시예에서, 상기 본딩 공정은 복수의 웨이퍼 핀들에 의해 상기 반도체 웨이퍼와 상기 핸들 웨이퍼 사이에서 기계적 정렬 공정을 수행하는 것을 포함한다.
일부 실시예에서, 본 출원은 처리 시스템을 제공하며, 이 처리 시스템은: 반도체 웨이퍼를 광학적 정렬 없이 핸들 웨이퍼에 본딩하도록 구성된 본딩 장치 ― 상기 반도체 웨이퍼 상에는 복수의 상부 정렬 마크들이 배치되고, 상기 핸들 웨이퍼 상에는 복수의 하부 정렬 마크들이 배치됨 ―; 상기 복수의 상부 정렬 마크들과 상기 복수의 하부 정렬 마크들 간의 OVL 시프트를 측정하도록 구성된 오버레이(OVL) 측정 장치 ― 상기 OVL 측정 장치는 상기 반도체 웨이퍼로부터 상기 핸들 웨이퍼로 광을 방출하여 각각의 상부 및 하부 정렬 마크들의 위치를 결정하도록 구성된 광 센서를 포함함 ―; 상기 반도체 웨이퍼 상의 포토레지스트 층을 패터닝된 방사선에 노출시키도록 구성된 포토리소그래피 툴; 및 상기 OVL 시프트에 따라 상기 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된 컨트롤러를 포함하며, 상기 포토리소그래피 정렬 공정은 상기 OVL 시프트를 보상한다. 일 실시예에서, 상기 본딩 장치는 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하기 전에 상기 반도체 웨이퍼를 상기 핸들 웨이퍼 위에 기계적으로 정렬하도록 구성된 이송 장치를 포함하고, 상기 이송 장치는 복수의 웨이퍼 핀들을 포함하고, 상기 복수의 웨이퍼 핀들은 트랙을 가로 지르고 상기 핸들 웨이퍼 위로 상기 반도체 웨이퍼를 안내하도록 구성된 제 1 핀을 포함한다. 일 실시예에서, 상기 처리 시스템은: 상기 반도체 웨이퍼에 대해 박형화 공정을 수행하도록 구성된 박형화 장치를 더 포함하고, 상기 박형화 장치는 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하도록 추가로 구성되며, 상기 트리밍 공정은 상기 핸들 웨이퍼의 주변 영역 위의 반도체 웨이퍼를 제거한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 구조물을 형성하는 방법으로서,
반도체 웨이퍼 상에 복수의 상부 정렬 마크들을 형성하는 단계;
핸들 웨이퍼 상에 상기 복수의 상부 정렬 마크들에 대응하는 복수의 하부 정렬 마크들을 형성하는 단계;
상기 복수의 상부 정렬 마크들의 중심들이 대응하는 하부 정렬 마크들의 중심들로부터 측방으로 오프셋되도록 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계;
상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출함으로써 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(overlay; OVL) 시프트를 측정하는 단계; 및
상기 반도체 웨이퍼 위에 집적 회로(integrated circuit; IC) 구조물을 부분적으로 형성하기 위해 포토리소그래피 툴을 사용하여 포토리소그래피 공정을 수행하는 단계
를 포함하며, 상기 포토리소그래피 공정 동안 상기 포토리소그래피 툴은 상기 OVL 시프트에 따라 보상가능하게 정렬되는 것인, 반도체 구조물을 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 반도체 웨이퍼는 광학 정렬 없이 상기 핸들 웨이퍼에 본딩되는 것인, 반도체 구조물을 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상부 정렬 마크들의 수는 하부 정렬 마크들의 수와 동일하며, 따라서 상기 상부 정렬 마크들 각각은 상기 하부 정렬 마크들 중 하나에 대응하는 것인, 반도체 구조물을 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 OVL 시프트를 측정하는 단계는, 상기 복수의 하부 정렬 마크들에 의해 상기 핸들 웨이퍼의 중심을 결정하는 단계 및 상기 복수의 상부 정렬 마크들에 의해 상기 반도체 웨이퍼의 중심을 결정하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 5. 실시예 1에 있어서,
상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출하는 것은 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후에 광으로 상기 반도체 웨이퍼 및 상기 핸들 웨이퍼를 조명하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 반도체 웨이퍼의 전측면을 따라 제 1 상호접속 구조물을 형성하는 단계; 및
상기 제 1 상호접속 구조물 상에 본딩 구조물을 형성하는 단계
를 더 포함하고,
상기 본딩 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나고,
상기 복수의 상부 정렬 마크들은 상기 본딩 구조물 내에 형성되고, 상기 복수의 하부 정렬 마크들은 상기 핸들 웨이퍼의 전측면 상에 형성되는 것인, 반도체 구조물을 형성하는 방법.
실시예 7. 실시예 6에 있어서,
상기 핸들 웨이퍼를 상기 반도체 웨이퍼에 본딩한 후, 각각의 상부 정렬 마크는 대응하는 하부 정렬 마크의 적어도 일부에 본딩되는 것인, 반도체 구조물을 형성하는 방법.
실시예 8. 실시예 1에 있어서,
상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후, 상기 반도체 웨이퍼의 외부 영역은 상기 핸들 웨이퍼의 중심으로부터 멀어지는 방향으로 0이 아닌 거리만큼 상기 핸들 웨이퍼의 원주 에지로부터 측방으로 오프셋되며;
상기 방법,
상기 핸들 웨이퍼의 주변 영역 위로부터 상기 반도체 웨이퍼의 일부를 제거하기 위해 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하는 단계
를 더 포함하고,
상기 트리밍 공정은 상기 반도체 웨이퍼의 외부 영역을 제거하고, 상기 트리밍 공정 후, 상기 반도체 웨이퍼의 직경은 상기 핸들 웨이퍼의 직경보다 작은 것인, 반도체 구조물을 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 트리밍 공정은 상기 OVL 시프트를 측정하기 전에 수행되는 것인, 반도체 구조물을 형성하는 방법.
실시예 10. 반도체 구조물을 형성하는 방법으로서,
반도체 웨이퍼 상에 제 1 집적 회로(IC) 구조물을 형성하는 단계 ― 상기 제 1 IC 구조물은 제 1 측벽 노치(notch) 및 복수의 상부 정렬 마크들을 포함함 ―;
핸들 웨이퍼 상에 복수의 하부 정렬 마크들을 형성하는 단계 ― 상기 핸들 웨이퍼는 제 2 측벽 노치를 포함함 ―;
상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계 ― 상기 제 1 IC 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나고, 상기 제 1 측벽 노치 및 상기 제 2 측벽 노치는 상기 본딩 공정 후에 측방으로 오프셋됨 ―;
상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(OVL) 시프트를 측정하는 단계 ― 상기 측정하는 단계는 각각의 상부 정렬 마크와 상기 복수의 하부 정렬 마크들 중 대응하는 하부 정렬 마크 간의 병진 거리 및 회전 시프트를 결정하는 단계를 포함함 ―;
상기 OVL 시프트를 보상하기 위해 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하는 단계; 및
상기 반도체 웨이퍼 위에 제 2 IC 구조물을 형성하는 단계
를 포함하고,
상기 제 2 IC 구조물을 형성하는 단계는 상기 포토리소그래피 정렬 공정 후에 상기 포토리소그래피 툴을 사용하여 패터닝 공정을 수행하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 11. 실시예 10에 있어서,
상기 복수의 상부 정렬 마크들을 형성하는 단계는,
상기 제 1 IC 구조물의 본딩 구조물 상에 패터닝된 마스킹 층을 형성하는 단계;
상기 패터닝된 마스킹 층에 따라 상기 본딩 구조물을 에칭하여, 상기 본딩 구조물 내에 복수의 개구부들을 형성하는 단계;
상기 본딩 구조물 상에 그리고 상기 복수의 개구부들 내에 정렬 마크 층을 형성하는 단계; 및
상기 정렬 마크 층 내로 평탄화 공정을 수행하여, 상기 복수의 상부 정렬 마크들을 형성하는 단계
를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 12. 실시예 10에 있어서,
상기 포토리소그래피 정렬 공정은 상기 병진 거리 및 상기 회전 시프트에 따라 대응하는 포토마스크를 시프팅하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 13. 실시예 10에 있어서,
상기 OVL 시프트를 측정하는 단계는 상기 반도체 웨이퍼의 후측면으로부터 상기 핸들 웨이퍼의 전측면으로 가시광을 방출하는 광 센서를 사용하여 상기 복수의 상부 정렬 마크들과 상기 복수의 하부 정렬 마크들의 위치들을 검출하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 14. 실시예 10에 있어서,
상기 OVL 시프트를 측정하는 단계는 상기 핸들 웨이퍼의 후측면으로부터 상기 반도체 웨이퍼의 전측면으로 IR 광을 방출하는 적외선(IR) 광 센서를 사용하여 상기 복수의 상부 정렬 마크들과 상기 하부 정렬 마크들의 위치들을 검출하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 15. 실시예 10에 있어서,
상기 상부 정렬 마크들은 상기 반도체 웨이퍼의 전측면을 따라 형성되는 것인, 반도체 구조물을 형성하는 방법.
실시예 16. 실시예 10에 있어서,
상기 본딩 공정 후에 상기 반도체 웨이퍼에 대해 박형화 공정을 수행하는 단계
를 더 포함하며,
상기 박형화 공정은 상기 핸들 웨이퍼 위로부터 상기 반도체 웨이퍼를 제거하는 것인, 반도체 구조물을 형성하는 방법.
실시예 17. 실시예 10에 있어서,
상기 본딩 공정은 복수의 웨이퍼 핀들에 의해 상기 반도체 웨이퍼와 상기 핸들 웨이퍼 사이에서 기계적 정렬 공정을 수행하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
실시예 18. 처리 시스템으로서,
반도체 웨이퍼를 핸들 웨이퍼에 본딩하도록 구성된 본딩 장치 ― 상기 반도체 웨이퍼 상에는 복수의 상부 정렬 마크들이 배치되고, 상기 핸들 웨이퍼 상에는 복수의 하부 정렬 마크들이 배치됨 ―;
상기 복수의 상부 정렬 마크들과 상기 복수의 하부 정렬 마크들 간의 OVL 시프트를 측정하도록 구성된 오버레이(OVL) 측정 장치 ― 상기 OVL 측정 장치는 각각의 상부 정렬 마크들과 하부 정렬 마크들의 위치를 결정하기 위해 상기 반도체 웨이퍼로부터 상기 핸들 웨이퍼로 광을 방출하도록 구성된 광 센서를 포함함 ―;
상기 반도체 웨이퍼 상의 포토레지스트 층을, 패터닝된 방사선에 노출시키도록 구성된 포토리소그래피 툴; 및
상기 OVL 시프트에 따라 상기 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된 컨트롤러
를 포함하며, 상기 포토리소그래피 정렬 공정은 상기 OVL 시프트를 보상하는 것인, 처리 시스템.
실시예 19. 실시예 18에 있어서,
상기 본딩 장치는 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하기 전에 상기 반도체 웨이퍼를 상기 핸들 웨이퍼 위에 기계적으로 정렬하도록 구성된 이송 장치를 포함하고, 상기 이송 장치는 복수의 웨이퍼 핀들을 포함하고, 상기 복수의 웨이퍼 핀들은 트랙을 가로지르고 상기 핸들 웨이퍼 위로 상기 반도체 웨이퍼를 안내하도록 구성된 제 1 핀을 포함하는 것인, 처리 시스템.
실시예 20. 실시예 18에 있어서,
상기 반도체 웨이퍼에 대해 박형화 공정을 수행하도록 구성된 박형화 장치
를 더 포함하고, 상기 박형화 장치는 또한 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하도록 구성되며, 상기 트리밍 공정은 상기 핸들 웨이퍼의 주변 영역 위로부터 상기 반도체 웨이퍼를 제거하는 것인, 처리 시스템.

Claims (10)

  1. 반도체 구조물을 형성하는 방법으로서,
    반도체 웨이퍼 상에 복수의 상부 정렬 마크들을 형성하는 단계;
    핸들 웨이퍼 상에 상기 복수의 상부 정렬 마크들에 대응하는 복수의 하부 정렬 마크들을 형성하는 단계;
    상기 복수의 상부 정렬 마크들의 중심들이 대응하는 하부 정렬 마크들의 중심들로부터 측방으로 오프셋되도록 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계;
    상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계 이후, 상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출함으로써 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(overlay; OVL) 시프트를 측정하는 단계; 및
    상기 반도체 웨이퍼 위에 집적 회로(integrated circuit; IC) 구조물을 부분적으로 형성하기 위해 포토리소그래피 툴을 사용하여 포토리소그래피 공정을 수행하는 단계
    를 포함하며, 상기 포토리소그래피 공정 동안 상기 포토리소그래피 툴은 상기 OVL 시프트에 따라 보상가능하게 정렬되는 것인, 반도체 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 OVL 시프트를 측정하는 단계는, 상기 복수의 하부 정렬 마크들에 의해 상기 핸들 웨이퍼의 중심을 결정하는 단계 및 상기 복수의 상부 정렬 마크들에 의해 상기 반도체 웨이퍼의 중심을 결정하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 복수의 상부 정렬 마크들 및 상기 복수의 하부 정렬 마크들을 검출하는 것은 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후에 광으로 상기 반도체 웨이퍼 및 상기 핸들 웨이퍼를 조명하는 것을 포함하는 것인, 반도체 구조물을 형성하는 방법.
  4. 제1항에 있어서,
    상기 반도체 웨이퍼의 전측면을 따라 제 1 상호접속 구조물을 형성하는 단계; 및
    상기 제 1 상호접속 구조물 상에 본딩 구조물을 형성하는 단계
    를 더 포함하고,
    상기 본딩 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나고,
    상기 복수의 상부 정렬 마크들은 상기 본딩 구조물 내에 형성되고, 상기 복수의 하부 정렬 마크들은 상기 핸들 웨이퍼의 전측면 상에 형성되는 것인, 반도체 구조물을 형성하는 방법.
  5. 제1항에 있어서,
    상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩한 후, 상기 반도체 웨이퍼의 외부 영역은 상기 핸들 웨이퍼의 중심으로부터 멀어지는 방향으로 0이 아닌 거리만큼 상기 핸들 웨이퍼의 원주 에지로부터 측방으로 오프셋되며;
    상기 방법은,
    상기 핸들 웨이퍼의 주변 영역 위로부터 상기 반도체 웨이퍼의 일부를 제거하기 위해 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하는 단계
    를 더 포함하고,
    상기 트리밍 공정은 상기 반도체 웨이퍼의 외부 영역을 제거하고, 상기 트리밍 공정 후, 상기 반도체 웨이퍼의 직경은 상기 핸들 웨이퍼의 직경보다 작은 것인, 반도체 구조물을 형성하는 방법.
  6. 반도체 구조물을 형성하는 방법으로서,
    반도체 웨이퍼 상에 제 1 집적 회로(IC) 구조물을 형성하는 단계 ― 상기 제 1 IC 구조물은 제 1 측벽 노치(notch) 및 복수의 상부 정렬 마크들을 포함함 ―;
    핸들 웨이퍼 상에 복수의 하부 정렬 마크들을 형성하는 단계 ― 상기 핸들 웨이퍼는 제 2 측벽 노치를 포함함 ―;
    상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계 ― 상기 제 1 IC 구조물과 상기 핸들 웨이퍼는 본드 계면에서 만나고, 상기 제 1 측벽 노치 및 상기 제 2 측벽 노치는 상기 본딩 공정 후에 측방으로 오프셋됨 ―;
    상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하는 단계 이후, 상기 핸들 웨이퍼와 상기 반도체 웨이퍼 간의 오버레이(OVL) 시프트를 측정하는 단계 ― 상기 측정하는 단계는 각각의 상부 정렬 마크와 상기 복수의 하부 정렬 마크들 중 대응하는 하부 정렬 마크 간의 병진 거리 및 회전 시프트를 결정하는 단계를 포함함 ―;
    상기 OVL 시프트를 보상하기 위해 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하는 단계; 및
    상기 반도체 웨이퍼 위에 제 2 IC 구조물을 형성하는 단계
    를 포함하고,
    상기 제 2 IC 구조물을 형성하는 단계는 상기 포토리소그래피 정렬 공정 후에 상기 포토리소그래피 툴을 사용하여 패터닝 공정을 수행하는 단계를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  7. 제6항에 있어서,
    상기 복수의 상부 정렬 마크들을 형성하는 단계는,
    상기 제 1 IC 구조물의 본딩 구조물 상에 패터닝된 마스킹 층을 형성하는 단계;
    상기 패터닝된 마스킹 층에 따라 상기 본딩 구조물을 에칭하여, 상기 본딩 구조물 내에 복수의 개구부들을 형성하는 단계;
    상기 본딩 구조물 상에 그리고 상기 복수의 개구부들 내에 정렬 마크 층을 형성하는 단계; 및
    상기 정렬 마크 층 내로 평탄화 공정을 수행하여, 상기 복수의 상부 정렬 마크들을 형성하는 단계
    를 포함하는 것인, 반도체 구조물을 형성하는 방법.
  8. 처리 시스템으로서,
    반도체 웨이퍼를 핸들 웨이퍼에 본딩하도록 구성된 본딩 장치 ― 상기 반도체 웨이퍼 상에는 복수의 상부 정렬 마크들이 배치되고, 상기 핸들 웨이퍼 상에는 복수의 하부 정렬 마크들이 배치됨 ―;
    상기 본딩 장치에 의해 본딩된 상기 반도체 웨이퍼 및 상기 핸들 웨이퍼에 대하여, 상기 복수의 상부 정렬 마크들과 상기 복수의 하부 정렬 마크들 간의 OVL 시프트를 측정하도록 구성된 오버레이(OVL) 측정 장치 ― 상기 OVL 측정 장치는 각각의 상부 정렬 마크들과 하부 정렬 마크들의 위치를 결정하기 위해 상기 반도체 웨이퍼로부터 상기 핸들 웨이퍼로 광을 방출하도록 구성된 광 센서를 포함함 ―;
    상기 반도체 웨이퍼 상의 포토레지스트 층을, 패터닝된 방사선에 노출시키도록 구성된 포토리소그래피 툴; 및
    상기 OVL 시프트에 따라 상기 포토리소그래피 툴에 대해 포토리소그래피 정렬 공정을 수행하도록 구성된 컨트롤러
    를 포함하며, 상기 포토리소그래피 정렬 공정은 상기 OVL 시프트를 보상하는 것인, 처리 시스템.
  9. 제8항에 있어서,
    상기 본딩 장치는 상기 반도체 웨이퍼를 상기 핸들 웨이퍼에 본딩하기 전에 상기 반도체 웨이퍼를 상기 핸들 웨이퍼 위에 기계적으로 정렬하도록 구성된 이송 장치를 포함하고, 상기 이송 장치는 복수의 웨이퍼 핀들을 포함하고, 상기 복수의 웨이퍼 핀들은 트랙을 가로지르고 상기 핸들 웨이퍼 위로 상기 반도체 웨이퍼를 안내하도록 구성된 제 1 핀을 포함하는 것인, 처리 시스템.
  10. 제8항에 있어서,
    상기 반도체 웨이퍼에 대해 박형화 공정을 수행하도록 구성된 박형화 장치
    를 더 포함하고, 상기 박형화 장치는 또한 상기 반도체 웨이퍼에 대해 트리밍 공정을 수행하도록 구성되며, 상기 트리밍 공정은 상기 핸들 웨이퍼의 주변 영역 위로부터 상기 반도체 웨이퍼를 제거하는 것인, 처리 시스템.
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