CN113380635A - 形成半导体结构的方法和处理系统 - Google Patents

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陈思帆
胡翰叡
王景宏
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Abstract

本发明的各种实施例涉及形成半导体结构的方法。该方法包括在半导体晶圆上形成多个上部对准标记。多个下部对准标记在操作晶圆上形成并且对应于上部对准标记。半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移。通过检测多个上部对准标记和下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移。通过光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构。在光刻工艺期间，光刻工具根据OVL偏移执行补偿对准。根据本申请的其他实施例，还提供了一种处理系统。

Description

形成半导体结构的方法和处理系统
技术领域
本申请的实施例涉及形成半导体结构的方法和处理系统。
背景技术
集成芯片在半导体制造设备中制造。制造设备包含处理工具，被配置为在半导体衬底(例如，硅晶圆)上执行处理步骤(例如，蚀刻步骤、光刻步骤、沉积步骤等)。光刻是常用的处理步骤，通过该步骤将光掩模的图案转印到半导体衬底上。
发明内容
根据本申请的实施例，提供了一种形成半导体结构的方法，包括：在半导体晶圆上形成多个上部对准标记；在操作晶圆上形成多个下部对准标记并且与上部对准标记相对应；半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移；通过检测多个上部对准标记和多个下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移；以及使用光刻工具执行光刻工艺，以在半导体晶圆的上方部分地形成集成电路(IC)结构，其中，在光刻工艺期间，光刻工具根据OVL偏移进行补偿对准。
根据本申请的另一个实施例，提供了一种形成半导体结构的方法，包括：在半导体晶圆上形成第一集成电路(IC)结构，其中，第一IC结构包括第一侧壁凹口和多个上部对准标记；在操作晶圆上形成多个下部对准标记，其中，操作晶圆包括第二侧壁凹口；半导体晶圆接合至操作晶圆，其中，第一IC结构和操作晶圆在接合界面相遇，并且其中，第一侧壁凹口和第二侧壁凹口在接合工艺之后横向偏移；测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移，其中，测量包括确定每个上部对准标记与下部对准标记中相应的一个之间的平移距离和旋转偏移；在光刻工具上执行光刻对准工艺以补偿OVL偏移；以及在半导体晶圆上方形成第二IC结构，其中，形成IC结构包括在光刻对准工艺之后使用光刻工具执行图案化工艺。
根据本申请的又一个实施例，提供了一种处理系统，包括：接合装置，被配置为将半导体晶圆接合至操作晶圆，其中，多个上部对准标记设置在半导体晶圆上，并且多个下部对准标记设置在操作晶圆上；重叠(OVL)测量装置，被配置为测量多个上部对准标记与多个下部对准标记之间的OVL偏移，其中，OVL测量装置包括光传感器，被配置为从半导体晶圆向操作晶圆发射光，以确定每个上部对准标记和下部对准标记的位置；光刻工具，被配置为将半导体晶圆上的光刻胶层暴露于图案化的辐射；以及控制器，被配置为根据OVL偏移在光刻工具上执行光刻对准工艺，其中，光刻对准工艺补偿OVL偏移。
本申请的实施例涉及接合晶圆的光刻对准工艺。
附图说明
当与附图一起阅读时，根据以下具体实施方式可以最佳理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以任意增大或减小。
图1A示出了处理系统的示意图的一些实施例，该处理系统被配置为根据在操作晶圆上的多个下部对准标记与在半导体晶圆上的多个上部对准标记之间测量的重叠(OVL)偏移，在光刻工具上执行光刻对准工艺。
图1B示出了具有多个下部对准标记的操作晶圆的一些实施例的截面图，该下部对准标记通过具有多个上部对准标记的接合结构接合至半导体晶圆。
图2A至图2K和图3A至图3B示出了三维(3D)集成电路(IC)结构的截面图的各种实施例，该3D IC结构包括第一IC结构，设置在操作晶圆与第二IC结构之间。
图4A至图4F示出了单个对准标记的布局图的各种实施例。
图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17示出了用于第一IC结构接合至操作晶圆的方法以及基于在操作晶圆与第一IC结构之间测量的OVL偏移在第一IC结构的上方形成第二IC结构的方法的各种视图的一些实施例。
图18至图21示出了图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17的方法的一些可选的实施例的截面图。
图22示出了用于第一IC结构接合至操作晶圆的方法以及基于在操作晶圆与第一IC结构之间测量的OVL偏移在第一IC结构的上方形成第二IC结构的方法的框图的一些实施例。
具体实施方式
本发明提供了许多用于实施本发明的不同部件的不同实施例或实例。以下描述组件和布置的特定实例，以简化本公开。当然，这些仅仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括在第一部件和第二部件之间可形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
而且，在本文中可以使用“第一”、“第二”，“第三”等以便于描述，以区分图或一系列图的不同元件。“第一”、“第二”、“第三”等并非旨在描述相应元件，而仅是通用的标识符。例如，结合第一附图描述的“第一介电层”可以不一定对应于结合一些实施例描述的“第一介电层”，但是在其他实施例中可以对应于“第二介电层”。
三维(3D)集成电路(IC)包括在彼此的上方堆叠的多个IC管芯。生产3D IC的一种可能方法包括晶圆堆叠方法，该方法包括第一2D IC结构接合至操作晶圆，并且随后在第一2D IC结构的上方形成第二2D IC结构。在第一2D IC结构的上方形成第二2D IC结构包括在制造设备中执行多个处理步骤。处理步骤在第一2D IC结构的上方放置图案化层，并且至少一些图案化层可以使用光刻工具形成。为了使3D IC正确地操作，第二2D IC结构的图案化层应彼此准确对准并且与第一2D IC结构的图案化层准确对准。第一2D IC结构与第二2DIC结构的图案化层之间未对准可能引起短路或连接故障，这严重影响器件良率。当形成第二2D IC结构的图案化层时，可以根据操作晶圆的周缘和/或凹口来对准光刻工具，以减轻第一2D IC结构与第二2D IC结构的图案化层之间的未对准。随着IC器件部件的复杂性和/或缩小的增加，准确对准对于防止第一2D IC结构和/或第二2D IC结构的图案化层之间的短路和/或连接故障变得更加重要。第一2D IC结构可以包括第一互连结构，设置在半导体晶圆上。多个半导体器件可以设置在半导体晶圆上/内。进一步地，半导体晶圆和操作晶圆可以各自包括凹口，沿周缘设置，和/或可以各自包括一个或多个接合对准标记。
以上3D IC生产方法的一个挑战是在接合工艺之后第一2D IC结构与操作晶圆之间的未对准。例如，在接合工艺期间，利用光传感器(例如，红外(IR)传感器)以确保半导体晶圆借助于晶圆部件(例如，半导体晶圆和/或操作晶圆的凹口、周缘和/或接合标记)与操作晶圆对准(例如，光学对准)。然而，由于处理工具的限制，在接合工艺之后，半导体晶圆的中心与操作晶圆的中心之间的未对准距离可能相对较大(例如，大于约70纳米(nm))。相对较大的未对准距离可能导致在接合半导体晶圆和操作晶圆的上方的第二2D IC结构的图案化层的制造期间导致不正确的对准。这部分地可以导致第二2D IC结构的图案化层与第一2D IC结构的半导体器件之间的短路和/或连接故障，从而降低器件良率。随着第一2D IC结构和第二2D IC结构的部件尺寸的缩小，由于未对准而导致的故障可能加剧。
在另一实例中，在接合工艺期间，半导体晶圆借助于晶圆传输装置设置在操作晶圆的上方。晶圆传输装置包括多个晶圆引脚，其可以被配置为沿一个或多个轨道移动。晶圆引脚被配置为在操作晶圆的上方引导半导体晶圆，并借助于晶圆部件(例如，半导体和/或操作晶圆的凹口和/或周缘)将半导体晶圆在操作晶圆的上方机械对准。之后，半导体晶圆接合至操作晶圆。在半导体晶圆上执行剪切工艺以移除半导体晶圆的外围区域。这部分地可以移除半导体晶圆的凹口，从而在随后的处理步骤期间降低准确测量操作晶圆的凹口与半导体晶圆的凹口之间未对准的能力。随后，光刻工具可以根据剪切的半导体晶圆和操作晶圆的凹口/周缘执行粗略地重叠测量，从而测量两个晶圆的中心之间的未对准距离。由于晶圆传输装置的处理工具限制，半导体晶圆与操作晶圆之间的未对准距离可能很大(例如，大于约44微米(μm))。该基本上大的未对准距离可以等于或大于光刻工具的未对准阈值，使得接合的半导体晶圆和操作晶圆被拒绝用于随后的处理步骤，从而降低器件良率。
本申请的各种实施例涉及用于生产3D IC结构的改进方法(和相关的处理系统)。该方法利用多个下部对准标记，设置在操作晶圆上，多个上部对准标记，设置在第一2D IC结构的半导体晶圆上，以及重叠(OVL)测量装置，以促进在第一2D IC结构的上方制造第二2D IC结构。例如，第一2D IC结构可以包括半导体晶圆，第一互连结构，设置在半导体晶圆上，以及接合结构，设置在第一互连结构上。多个上部对准标记可以在接合结构上形成，并且多个下部对准标记可以在操作晶圆上形成。随后，接合结构接合至操作晶圆，例如，在接合工艺之前和/或期间，未执行操作晶圆与半导体晶圆之间的光学对准。通过省略光学对准，可以降低与该方法相关的时间和/或成本。随后，OVL测量装置根据上部和下部对准标记测量操作晶圆与半导体晶圆的中心之间的OVL偏移(例如，平移距离和/或旋转偏移)。进一步地，执行多个处理步骤以在第一2D IC结构的上方形成第二2D IC结构。处理步骤可以在第一2D IC结构的上方放置图案化层，其可以包括利用光刻工具形成图案化层。在执行处理步骤之前，在光刻工具上执行光刻对准工艺以补偿OVL偏移。例如，光刻对准工艺包括根据测量的OVL偏移来移动光刻工具(和相关的光掩模)，使得第二2D IC结构的图案化层与第一2D IC结构的层准确对准。这部分地减少了第一2D IC结构与第二2D IC结构的半导体器件之间的短路和/或连接故障，从而提高器件良率。
图1A示出了处理系统100的示意图的一些实施例，该处理系统100被配置为根据在操作晶圆102上的多个下部对准标记106与在半导体晶圆104上的多个上部对准标记108之间测量的重叠(OVL)偏移，在光刻工具124上执行光刻对准工艺。根据处理系统100，操作晶圆102和半导体晶圆104被配置为通过输送装置120，其中，晶圆经过一系列半导体生产工艺。
在一些实施例中，操作晶圆102的周缘呈圆形，但是存在凹口102n，并且半导体晶圆104的周缘呈圆形，但是存在凹口104n。操作晶圆102和半导体晶圆104的凹口102n、凹口104n可以被配置为对准凹口。在其他实施例中，在通过输送装置120之前，多个下部对准标记106在操作晶圆102上形成，并且多个上部对准标记108在半导体晶圆104上形成。在一些实施例中，设置在操作晶圆102上的下部对准标记106的数量可以，例如，等于设置在半导体晶圆104上的上部对准标记108的数量。在一些实施例中，多个下部对准标记106内的每个对准标记与操作晶圆102的中心102c等距和/或多个上部对准标记108中的每个对准标记与半导体晶圆104的中心104c等距。在另外的实施例中，半导体晶圆104的直径等于操作晶圆102的直径。在又另外的实施例中，半导体晶圆104可以，例如，是第一集成电路(IC)结构的一部分，其中，第一互连结构(未示出)设置在半导体晶圆104上。进一步地，第一多个半导体器件(例如，晶体管)可以设置在半导体晶圆104和第一互连结构内和/或上。
输送装置120上的晶圆首先穿过接合装置114。接合装置114被配置为将半导体晶圆104接合至操作晶圆102，使得半导体晶圆104覆盖操作晶圆102。操作晶圆102可以被配置为增加半导体晶圆104和/或在随后的处理步骤中在半导体晶圆104的上方形成的其他半导体器件的结构完整性。在一些实施例中，接合装置114被配置为在接合操作之前和/或期间不执行光学对准工艺(例如，利用光传感器的光学对准工艺)而执行接合工艺。因此，在各种实施例中，在执行接合工艺之后，半导体晶圆104的凹口104n与操作晶圆102的凹口102n横向偏移非零距离。另外，设置在半导体晶圆104上的上部对准标记108可以，例如，在接合工艺之后，与设置在操作晶圆102上的相应的下部对准标记106横向偏移一个或多个非零距离。在又另外的实施例中，接合装置114可以包括传输装置(图10B中的1003)(未示出)，该传输装置被配置为在执行接合工艺之前经由多个晶圆引脚(图10B中的1006a-c)在操作晶圆102和半导体晶圆104上执行机械对准工艺。
控制器112被配置为控制接合装置114和处理系统100的其他元件。在控制器112与存储器单元128之间存在双向连接，使得控制器112可以向存储器单元128提供数据，以及调节连接至控制器112的其他器件的操作，至少部分地基于存储器单元128提供的信息。存储器单元128可以包括被配置为存储数据、程序和/或其他信息的任何类型的存储器件。在一些实施例中，存储器单元128可以包括，例如，硬盘驱动器、磁盘驱动器、光盘驱动器、另一合适的存储器件中的一个或多个，或前述的任何组合。控制器112包括自动工艺控制(APC)单元126。在另一实施例中，控制器112还可以包括应用编程界面(API)(未示出)。在一些实施例中，APC单元126提供稳定的处理条件并调节器件属性，而API提供用于访问存储器单元128并与存储器单元128交互的统一界面。
在一些实施例中，在经受接合工艺之后，将半导体晶圆104和操作晶圆102传递至OVL测量装置116。OVL测量装置116包括光传感器118，并且被配置为在接合的晶圆上执行OVL测量。OVL测量装置116具有去向存储器单元128的输出以及来自控制器112的输入，使得OVL测量可以在执行测量工艺之后保存在存储器单元128中。在各种实施例中，OVL测量装置116被配置为通过检测每个下部对准标记106和上部对准标记108的位置测量和/或确定操作晶圆102与半导体晶圆104之间的OVL偏移(例如，平移距离和/或旋转偏移)。在一些实施例中，OVL测量装置116被配置为通过借助于多个下部对准标记106确定操作晶圆102的中心102c的位置以及借助于多个上部对准标记108确定半导体晶圆104的中心104c的位置来测量OVL偏移。例如，OVL测量装置116可以测量和/或确定对应于操作晶圆102的中心102c与半导体晶圆104的中心104c之间的平移偏移的平移距离Td。在其他实施例中，OVL测量装置116可以测量和/或确定每个下部对准标记106与多个上部对准标记108中的相应上部对准之间的旋转偏移Rd。在另外的实施例中，OVL测量装置116被配置为通过光传感器118来测量OVL偏移，该光传感器118将光(例如，可见光和/或IR光)从半导体晶圆104发射至操作晶圆102，或者反之亦然。因此，光传感器118可以基于对准标记和一个或多个参考位置来检测和/或确定每个对准标记在多个下部对准标记106和多个上部对准标记108中的位置(例如，操作晶圆102和/或半导体晶圆104的中心102c、中心104c，凹口102n、凹口104n和/或周缘)。控制器112从存储器单元128接收OVL测量(例如，平移距离Td和/或旋转偏移Rd)。随后，APC单元126可以基于OVL测量来调节其他处理元件的参数。例如，APC单元126可以基于OVL测量在随后的处理步骤期间调节光刻工具124的参数。
在各种实施例中，在接合工艺之后，将半导体晶圆104和操作晶圆102传递至减薄装置122。减薄装置122被配置为在半导体晶圆104上执行减薄工艺和/或剪切工艺。例如，在减薄工艺期间，减薄装置122可以通过平坦化工艺(例如，化学机械抛光(CMP)工艺)、机械研磨工艺、另一合适的减薄工艺，或前述的任何组合来减小半导体晶圆104的厚度。在另外的实施例中，在剪切工艺期间，减薄装置122可以移除覆盖在操作晶圆102的外围区域102p的半导体晶圆104的外围区域。在此类实施例中，在剪切操作期间，可以移除半导体晶圆104的凹口104n和/或可以减小半导体晶圆104的直径。在又另外的实施例中，OVL测量在变薄工艺和/或剪切工艺之后执行。
在执行减薄工艺和/或剪切工艺之后，将半导体晶圆104和操作晶圆102移动至光刻工具124。在一些实施例中，APC单元126被配置为根据所测量的OVL偏移在光刻工具124上执行光刻对准工艺。在此类实施例中，APC单元126被配置为调节光刻工具124的参数。例如，APC单元126可以横向移动和/或旋转移动光刻工具124的视野和/或光刻工具124的光掩模平移距离Td和/或旋转偏移Rd。这部分地补偿测量的OVL偏移。因此，根据下部对准标记106和上部对准标记108对准光刻工具124。在一些实施例中，光刻对准工艺被称为校准工艺。
另外，可以执行多个处理步骤以在半导体晶圆104的上方形成第二IC结构110。在一些实施例中，第二IC结构110可以，例如，包括在半导体晶圆104的上方的第二互连结构(未示出)，该第二互连结构包括多个图案化层。例如，第二IC结构110可以包括设置在半导体晶圆104上和/或上方的第二多个半导体器件。处理步骤可以在半导体晶圆104上方放置图案化层，其可以包括利用光刻工具124形成图案化层。例如，光刻工具124可以被配置为执行一个或多个光刻工艺以形成图案化层。在各种实施例中，光刻工具124可以包括一个或多个光掩模(未示出)，并且每个光掩模可以包括用于第二IC结构110的相应的图案化层的图案。借助于光刻对准工艺，光刻工具124可以，例如，根据测量的OVL偏移(例如，平移距离Td和/或旋转偏移Rd)移动每个光掩模的位置(例如，在执行相应的光刻工艺之前),使得每个图案化层的图案使用根据下部对准标记106和上部对准标记108对准的光刻工具124形成。因此，第二IC结构110的图案化层与第一IC结构的层对准，从而减少第一IC结构的层与第二IC结构110的图案化层之间的短路和/或连接故障。
应当注意，图1A中的模块和器件均可以在一个或多个基于处理器的系统上实施。不同模块与器件之间的通信可能根据模块的实施方式而有所不同。如果模块在一个基于处理器的系统上实施，则在控制器112执行用于不同步骤的编程代码之间，数据可以保存在存储器单元128中。然后，可以通过在执行各自步骤期间控制器112经由总线访问存储器单元128来提供数据。如果模块在不同的基于处理器的系统上实施，或者欲从另一存储系统提供数据，诸如单独的存储器单元，可以通过输入/输出(I/O)界面或网络界面在系统之间提供数据。类似地，由器件或级提供的数据可以通过I/O界面或网络界面输入到一个或多个基于处理器的系统中。因此，将意识到在实施系统和方法中的其他变化和修改在本发明的范围内。
图1B示出了具有多个下部对准标记106的操作晶圆102的截面图的一些实施例，该下部对准标记106通过具有多个上部对准标记108的接合结构130接合至半导体晶圆104。
半导体晶圆104可以是第一IC结构134的一部分。在一些实施例中，第一IC结构134包括半导体晶圆104的至少一部分，第一互连结构132，沿半导体晶圆104的正面表面104f设置，以及接合结构130，沿第一互连结构132设置。在一些实施例中，第一多个半导体器件(未示出)可以设置在半导体晶圆104和/或第一互连结构132内和/或上。半导体晶圆104通过接合结构130接合至操作晶圆102，使得操作晶圆102和接合结构130在接合界面相遇。
在一些实施例中，多个下部对准标记106沿操作晶圆102的正面表面102f设置，并且多个上部对准标记108沿接合结构130的底表面设置。在各种实施例中，多个上部对准标记108和下部对准标记106，例如，通过可以包括平移距离Td的OVL偏移而彼此横向偏移(如图1A所示和/或描述)。这部分地可能是由于用于将操作晶圆102接合至半导体晶圆104的处理工具的限制。在又另外的实施例中，上部对准标记108可以通过旋转偏移(未示出)与相应的下部对准标记106偏移。在另外的实施例中，在将操作晶圆102接合至半导体晶圆104之后，可以通过OVL测量装置(例如，图1A的OVL测量装置116)来确定和/或测量OVL偏移。
另外，第二IC结构110覆盖第一IC结构134。在一些实施例中，第二IC结构110包括半导体晶圆104的一部分和/或第二互连结构136，该第二互连结构136包括多个图案化层。可以执行多个处理步骤以在第一IC结构134的上方形成第二IC结构110。光刻/蚀刻处理步骤可以，例如，在第一IC结构134的上方放置图案化层，其可以包括利用光刻工具124来形成图案化层。光刻工具124被配置为根据由OVL测量装置测量的OVL偏移来执行光刻工艺以形成图案化层。例如，光刻工具124可以被配置为根据测量的OVL偏移(例如，平移距离Td)来移动一个或多个光掩模125，使得每个图案化层的图案根据多个下部对准标记106和多个上部对准标记108执行对准。这部分地促进第二IC结构110的图案化层与第一IC结构134的层对准，从而减少第一IC结构134的半导体器件与第二IC结构110的图案化层之间的短路和/或连接故障。
图2A示出了三维(3D)集成电路(IC)结构200a的截面图的一些实施例，该3D IC结构200a包括半导体晶圆104，接合至操作晶圆102。
3D IC结构200a包括第一IC结构134，覆盖在操作晶圆102上，以及第二IC结构110，覆盖在第一IC结构134上。在一些实施例中，操作晶圆102和/或半导体晶圆104可以，例如，分别是或包括单晶硅/CMOS体、硅锗(SiGe)、绝缘体上的硅(SOI)或另一种合适的半导体材料。在另外的实施例中，第一IC结构134包括半导体晶圆104的一部分、第一互连结构132和接合结构130。第一互连结构132沿半导体晶圆104的正面表面104f设置，并且接合结构130沿第一互连结构132的底表面设置。在一些实施例中，接合结构130可以，例如，是或包括氧化物(诸如二氧化硅、高密度氧化物)、另一介电材料，或前述的任何组合。在另外的实施例中，第二IC结构110包括半导体晶圆104的一部分、第二互连结构136和输入/输出(I/O)结构220。第二互连结构136沿半导体晶圆104的背面表面104b设置，并且I/O结构220沿第二互连结构136的顶表面设置。
在一些实施例中，第一互连结构132和第二互连结构136包括单独的互连介电结构202、单独的多个导电通孔204和单独的多个导电线206。在一些实施例中，互连介电结构202可以是或包括一个或多个层间介电(ILD)层和/或一个或多个金属间介电(IMD)层。多个导电通孔204和导电线206设置在互连介电结构202内，并且被配置为使一个或多个半导体器件彼此电耦合。在一些实施例中，互连介电结构202可以，例如，是或包括低k介电材料、二氧化硅、其他合适的介电材料，或前述的任何组合。在又另外的实施例中，多个导电通孔204和导电线206可以，例如，分别是或包括钨、钌、钛、氮化钛、氮化钽、铜、铝、其他导电材料，或前述的任何组合。在又另外的实施例中，第一互连结构132和第二互连结构136各自可以是或包括前道工序(FEOL)器件/层、中道工序(MEOL)器件/层，和/或后道工序(BEOL)器件/层。在又另外的实施例中，操作晶圆102可以被配置为IC结构，使得下部互连结构(未示出)沿操作晶圆102的正面表面102f设置。在此类实施例中，多个下部半导体器件(未示出)可以设置在操作晶圆102内和/或上。此外，在一些实施例中，一个或多个贯穿衬底通孔(TSV)218从第一互连结构132贯穿半导体晶圆104延伸至第二互连结构136。TSV 218被配置为使第一互连结构132和第二互连结构136内的导电通孔204和导电线206彼此电耦合。
在另外的实施例中，第一IC结构134和/或第二IC结构110可以各自被配置为背照式(BSI)互补金属氧化物半导体(CMOS)图像传感器(CIS)。在此类实施例中，多个光检测器(未示出)可以设置在半导体晶圆104内。在各种实施例中，第一IC结构134和/或第二IC结构110可以各自被配置为专用集成电路(ASIC)器件。进一步地，第一IC结构134和/或第二IC结构110可以各自包括逻辑器件(例如，晶体管、二极管等)、存储器件(例如，动态随机存取存储器(DRAM)器件、静态随机存取存储器(SRAM)器件、磁阻随机存取存储器(MRAM)器件、另一合适的存储器件，或前述的任何组合)、另一半导体器件，或前述的任何组合。
在一些实施例中，第一IC结构134包括第一多个FEOL半导体器件208，其设置在半导体晶圆104的正面表面104f内/上。在实施例中，第一多个FEOL半导体器件208可以被配置为晶体管，并且可以各自包括栅极电极210、栅极介电层212、侧壁间隔结构216以及一对源极/漏极区域214。栅极介电层212设置在栅极电极210与半导体晶圆104之间。侧壁间隔结构216沿栅极介电层212和栅极电极210的侧壁设置。进一步地，一对源极/漏极区域214可以在栅极电极210的相对侧上设置在半导体晶圆104内。在各种实施例中，第一多个FEOL半导体器件208可以，例如，各自是或包括金属氧化物半导体场效应晶体管(MOSFET)、高电压晶体管、双极结型晶体管(BJT)、n型沟道金属氧化物半导体(nMOS)晶体管、p型沟道金属氧化物半导体(pMOS)晶体管、全环栅FET(GAAFET)、栅极环绕FET、多桥沟道FET(MBCFET)、纳米线FET、纳米环FET、纳米片场效应晶体管(NSFET)等。将理解的是，第一多个FEOL半导体器件208，各自被配置为另一半导体器件，也在本发明的范围内。在又另外的实施例中，半导体晶圆104的厚度t1可以在约0.5至10微米(μm)或另一合适的厚度值的范围内。
此外，I/O结构220可以，例如，包括多个上部I/O接触件226(例如，接触焊盘、焊料凸块等)，直接覆盖相应的上部I/O通孔224。上部I/O接触件226和上部I/O通孔224设置在上部介电结构222内。上部I/O接触件226直接电耦合至第一互连结构132和第二互连结构134内的导电通孔204和导电线206。因此，上部I/O接触件226通过互连层(例如，导电通孔204和导电线206)的方式电耦合至第一多个FEOL半导体器件208。I/O结构220被配置为提供至3DIC结构的电连接。这部分地可以促进3D IC结构200a电耦合至另一IC(未示出)。
在一些实施例中，多个下部对准标记106沿操作晶圆102的正面表面102f设置，并且多个上部对准标记108沿接合结构130的底表面设置。在一些实施例中，下部对准标记106和/或上部对准标记108可以，例如，各自是或包括金属材料或介电材料。金属材料可以，例如，是或包括铜、铝、钛、一些其他合适的金属，或前述的任何组合。介电材料可以，例如，是或包括二氧化硅、氮化硅、氧氮化硅、一些其他合适的介电质，或前述的任何组合。在各种实施例中，在3D IC结构200a的制造期间，第一IC结构134接合至操作晶圆102，使得操作晶圆102和接合结构130在接合界面相遇。进一步地，在接合工艺之后，多个上部对准标记108和下部对准标记106可以，例如，通过可以包括平移距离Td和/或旋转偏移(未示出)的OVL偏移而彼此横向偏移(如图1A所示和/或所述)。进一步地，在接合工艺之后，可以在第一IC结构134的上方形成第二IC结构110。第二IC结构110的层(例如，第二互连结构136的层和/或I/O结构220的层)可以，例如，通过利用光刻工具(未示出)形成。在一些实施例中，光刻工具被配置为根据测量的OVL偏移完成一个或多个光刻工艺，使得第二IC结构110的层与第一IC结构134的层对准。例如，可以根据测量的OVL偏移来移动光刻工具的光掩模(未示出)，并且可以将其用于形成TSV 218，使得每个TSV 218覆盖第一互连结构132内的相应导电线206。这部分地促进第一IC结构134与第二IC结构110的层之间的适当电连接,从而增加3D IC结构200a的性能和器件良率。
图2B示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200b的一些实施例的截面图，其中，多个上部对准标记108中的每个上部对准标记直接接触多个下部对准标记106中的相应下部对准标记。例如，多个上部对准标记108包括第一上部对准标记108a，并且多个下部对准标记106包括第一下部对准标记106a。在一些实施例中，第一上部对准标记108a的至少一部分直接接触第一下部对准标记106a的至少一部分。在各种实施例中，第一上部对准标记108a的中心与第一下部对准标记106a的中心横向偏移平移距离Td。在又另外的实施例中，多个上部对准标记108中的每个上部对准标记接合至多个下部对准标记106中的相应下部对准标记。
图2C示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200c的一些实施例的截面图，其中，第一多个BEOL半导体器件228设置在第一互连结构132内，并且第二多个BEOL半导体器件230设置在第二互连结构136内。在一些实施例中，第一多个BEOL半导体器件228和第二多个BEOL半导体器件230中的每个BEOL半导体器件可以，例如，被配置为DRAM器件、SRAM器件、MRAM器件、另一合适的存储器件、电容器或另一半导体器件。在又另外的实施例中，第一多个BEOL半导体器件228和第二多个BEOL半导体器件230设置在第一互连结构132和第二互连结构136内的导电线206的层之间。
图2D示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200d的一些实施例的截面图，其中，多个上部对准标记108设置在第一互连结构132内。在各种实施例中，多个上部对准标记108可以沿第一互连结构132的互连介电结构202的底表面设置。
图2E示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200e的一些实施例的截面图，其中，多个上部对准标记108沿半导体晶圆104的正面表面104f设置。在各种实施例中，多个上部对准标记108的底表面与半导体晶圆104的正面表面104f对准。
图2F示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200f的一些实施例的截面图，其中，第二IC结构110包括第二多个FEOL半导体器件232，设置在半导体晶圆104的背面表面104b内/上。在各种实施例中，第二多个FEOL半导体器件232可以，例如，各自被配置为晶体管或另一合适的半导体器件。
图2G示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200g的一些实施例的截面图，其中，第二多个FEOL半导体器件232垂直设置在第一多个FEOL半导体器件208与第二多个BEOL半导体器件230之间。
图2H示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200h的一些实施例的截面图，其中，省略了第一多个FEOL半导体器件(图2A的208)。在此类实施例中，第二IC结构110包括第二多个FEOL半导体器件232和第二多个BEOL半导体器件230，并且第一IC结构134包括第一多个BEOL半导体器件228。
图2I示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200i的一些实施例的截面图，其中，省略了半导体晶圆(图2A的104)。在此类实施例中，半导体晶圆(图2A的104)可以通过减薄工艺完全移除。
图2J示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200j的一些实施例的截面图，其中，第一互连结构132和第二互连结构136分别包括中道(MOL)结构234。在一些实施例中，MOL结构234可以，例如，各自是或包括铜、钴、钨、铝、另一合适的导电材料，或前述的任何组合。
图2K示出了与图2A的3D IC结构200a的一些可选的实施例相对应的3D IC结构200k的一些实施例的截面图，其中，第三IC结构240设置在第一IC结构134的下方。在一些实施例中，第三IC结构240包括操作晶圆102，第三互连结构242，沿操作晶圆102的正面表面102f设置，以及下部接合结构246。在另外的实施例中，第三IC结构240包括第三多个FEOL半导体器件250，设置在操作晶圆102的正面表面102f内/上，以及第三多个BEOL半导体器件252，设置在第三互连结构242内。
在各种实施例中，第三多个FEOL半导体器件250可以，例如，分别被配置为晶体管或另一合适的半导体器件。在一些实施例中，第三多个BEOL半导体器件252可以，例如，分别被配置为DRAM器件、SRAM器件、MRAM器件、另一合适的存储器件、电容器或另一半导体器件。在又另外的实施例中，第三多个BEOL半导体器件252设置在第三互连结构242内的导电线206的层之间。在另外的实施例中，第三IC结构240可以被配置为背照式(BSI)CIS。在此类实施例中，多个光检测器(未示出)可以设置在操作晶圆102内。在各种实施例中，第三IC结构240可以被配置为ASIC器件。进一步地，第三IC结构240可以包括逻辑器件(例如，晶体管、二极管等)、存储器件(例如，DRAM器件、SRAM器件、MRAM器件、另一合适的存储器件，或前述的任何组合)、另一半导体器件，或前述的任何组合。在又另外的实施例中，接合结构130和下部接合结构246可以各自包括接合焊盘236和接合通孔237。在各种实施例中，接合焊盘236和接合通孔237被配置为使第一IC结构134电耦合至第三IC结构240。
在一些实施例中，多个下部对准标记106可以沿第三互连结构242的互连介电结构202的上表面设置，如虚线框256所示。在又另外的实施例中，多个下部对准标记106可以沿下部接合结构246的上表面设置，如虚线框254所示。
图3A示出了3D IC结构300a的一些实施例的截面图，该3D IC结构300a包括覆盖第一IC结构134的第二IC结构110。在一些实施例中，第一IC结构134包括半导体衬底302的一部分，第一互连结构132，沿半导体衬底302的正面表面302f设置，以及接合结构130，设置在第一互连结构132与操作晶圆102之间。在另外的实施例中，第二IC结构110包括半导体衬底302的一部分，第二互连结构136，沿半导体衬底302的背面表面302b设置，以及I/O结构220，沿第二互连结构136设置。在一些实施例中，半导体衬底302包括任何类型的半导体主体(例如，单晶硅/CMOS体、硅锗(SiGe)、绝缘体上的硅(SOI)等)。在又另外的实施例中，第二IC结构110包括第二多个FEOL半导体器件232，设置在半导体衬底302的背面表面302b内/上。在各种实施例中，第二多个FEOL半导体器件232可以，例如，各自被配置为晶体管或另一合适的半导体器件。
图3B示出了与图3A的3D IC结构300a的一些可选的实施例相对应的3D IC结构300b的一些实施例的截面图，其中，省略了第一多个FEOL半导体器件(图3A的208)和第一多个BEOL半导体器件(图3A的228)。
图4A至图4F示出了对应于单独的对准标记401的各种实施例的多个布局图400a-f。布局图400a-f可以，例如，各自表示多个下部对准标记(图2A至图2E的106)和多个上部对准标记(图2A至图2E的108)中的每个对准标记的布局。在各种实施例中，多个下部对准标记(图2A至图2E的106)和多个上部对准标记(图2A至图2E的108)中的每个对准标记可以具有对称的布局或可以具有非对称布局。
参考图4A的布局图400a，对准标记401包括彼此平行布置的第一对线形标记402。在一些实施例中，对准标记401的长度L1可以，例如，在约40至200微米(μm)或另一合适的值的范围内。在又另外的实施例中，对准标记401的宽度W1可以，例如，在约40至200μm或另一合适的值的范围内。参考图4B的布局图400b，对准标记401包括彼此平行布置的第二对线形标记404。参考图4C的布局图400c，对准标记401包括彼此平行布置的第一对线形标记402和彼此平行布置的第二对线形标记404。在一些实施例中，第一对线形标记402在第一方向上连续延伸，并且第二对线形标记404在与第一方向正交的第二方向上连续延伸。参考图4D的布局图400d，对准标记401包括一对环形标记406，其可以，例如，彼此相对同心。参考图4E的布局图400e，对准标记401包括十字形标记408。参考图4F的布局图400f，对准标记401包括多个第一线形标记410，在第一方向上延伸，以及多个第二线形标记412，在与第一方向正交的第二方向上延伸。在一些实施例中，第一线形标记410和第二线形标记412的布局关于对准标记401的中心点对称。
图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17示出了用于第一IC结构接合至操作晶圆的方法的一些实施例的各种视图，并且根据本发明，基于在操作晶圆与第一IC结构之间测量的OVL偏移，在第一IC结构的上方形成第二IC结构。虽然参考方法描述了图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17所示的各种视图，但将理解的是图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17所示的结构不限于该方法，而是可以与该方法单独分开。此外，虽然图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17被描述为一系列操作，但将理解的是这些操作不是限制性的，因为在其他实施例中可以改变操作的顺序，并且所公开的方法也适用于其他结构。在其它实施例中，可以整体或部分地省略示出和/或描述的一些操作。
如图5的截面图500所示，提供了半导体晶圆104。在一些实施例中，半导体晶圆104包括任何类型的半导体主体(例如，单晶硅/CMOS体、硅锗(SiGe)、绝缘体上的硅(SOI)等)。进一步地，如图5所示，多个FEOL半导体器件208、第一互连结构132和接合结构130在半导体晶圆104的上方/之上形成，从而形成第一IC结构134。在一些实施例中，第一IC结构134包括半导体晶圆104、第一互连结构132、多个FEOL半导体器件208和接合结构130。在另外的实施例中，用于形成接合结构130的工艺可以包括将接合结构130沉积在第一互连结构132的互连介电结构202上。在各种实施例中，接合结构130可以通过化学气相沉积(CVD)、高密度等离子体(HDP)化学气相沉积(HDP-CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、一些其他沉积或生长工艺，或前述的任何组合执行沉积。在另外的实施例中，平坦化工艺(例如，化学机械抛光(CMP)工艺)可以在接合结构130上执行，以平坦化接合结构130的上表面。
如图6的截面图600所示，图案化工艺在接合结构130上执行，从而在接合结构130内形成多个开口604。在一些实施例中，图案化工艺包括：在接合结构130的上方形成图案化的掩模层602(例如，正/负光刻胶，硬掩模等)；根据图案化的掩模层602在接合结构130上执行蚀刻工艺，从而形成开口604；以及执行移除工艺(未示出)以移除图案化的掩模层602。在另外的实施例中，图案化的掩模层602可以通过在接合结构130的上方形成掩模层(未示出)形成；执行光刻工艺以将掩模层暴露于图案(例如，通过光刻工具)；以及显影掩模层以形成图案化的掩模层602。在一些实施例中，蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、反应性离子蚀刻(RIE)工艺、一些其他蚀刻工艺，或前述的任何组合。
如图7的截面图700所示，对准标记材料702在接合结构130的上方形成并填充开口(例如，图6的604)。在一些实施例中，用于形成对准标记材料702的工艺可以包括在多个开口(例如，图6的604)内以及在接合结构130上沉积对准标记材料702。在各种实施例中，对准标记材料702可以通过CVD、PVD、ALD、溅射、电镀、化学镀、或其他合适的沉积或生长工艺。在又另外的实施例中，对准标记材料702可以，例如，是或包括金属材料或介电材料。金属材料可以，例如，是或包括铜、铝、钛、一些其他合适的金属，或前述的任何组合。介电材料可以，例如，是或包括二氧化硅、氮化硅、氧氮化硅、一些其他合适的介电质，或前述的任何组合。
如分别在图8A和图8B的横截面图800a和顶视图800b中所示，平坦化工艺在对准标记材料(图7的702)上执行，从而限定多个上对准标记108。在一些实施例中，平坦化工艺共平面化接合结构130的上表面和多个上部对准标记108的上表面。在另外的实施例中，平坦化工艺可以包括执行CMP工艺或另一合适的平坦化工艺。在一些实施例中，将意识到，用于形成多个上部对准标记108的工艺可以包括图6、图7、图8A和图8B的处理步骤。
图8B示出了对应于图8A的截面图800a的一些实施例的顶视图800b。在各种实施例中，当从上方观察时，多个上部对准标记108中的每个上部对准标记可以具有十字形。将理解的是，具有另一形状的上对准标记108在本发明的范围内。例如，当从上方观察时，上部对准标记108可以各自具有如在图4A至图4F中的任何一个中示出和/或描述的形状。在另外的实施例中，半导体晶圆104的周缘呈圆形，但是存在凹口104n。在又另外的实施例中，多个上部对准标记108内的每个上部对准标记与半导体晶圆104的中心104c等距。
在又另外的实施例中，多个上部对准标记108可以沿第一互连结构132的互连介电结构202的上表面形成，如虚线框802所示(例如，参见图2D)。在又另外的实施例中，多个上部对准标记108可以沿半导体晶圆104的正面表面104f形成，如虚线框804(例如，参见图2E)所示。
如分别在图9A和图9B的截面图900a和顶视图900b中所示，多个下部对准标记106在操作晶圆102内形成。在一些实施例中，用于形成多个下部对准标记106的工艺可以包括：对操作晶圆102的正面表面102f执行图案化，以在操作晶圆102内形成多个开口(未示出)；在操作晶圆102上和多个开口内沉积对准标记材料(未示出)；在对准标记材料上执行平坦化工艺，以限定多个下部对准标记106。在各种实施例中，平坦化工艺共平面化操作晶圆102的正面表面102f和多个下部对准标记106的上表面。在又另外的实施例中，多个下部对准标记106可以通过与关于形成多个上部对准标记的上述工艺(图8A和图8B的108)相同或基本上相似的工艺，在操作晶圆102内形成(参见，例如，图6、图7、图8A和图8B)。
图9B示出了对应于图9A的截面图900a的一些实施例的顶视图900b。在各种实施例中，当从上方观察时，多个下部对准标记106中的每个下部对准标记可以具有十字形。将理解的是，具有另一形状的下部对准标记106在本发明的范围内。例如，当从上方观察时，下部对准标记106可以各自具有如图4A至4F所示和/或描述的形状。在另外的实施例中，操作晶圆102的周缘呈圆形，但是存在凹口102n。在又另外的实施例中，多个下部对准标记106内的每个下部对准标记与操作晶圆102的中心102c等距。
如分别在图10A和图10B的截面图1000a和顶视图1000b中所示，第一IC结构134被翻转并设置在操作晶圆102的上方。在一些实施例中，操作晶圆102和第一IC结构134设置在晶圆传输装置1003内，该晶圆传输装置1003可以是接合装置(例如，图1A的114)的一部分。在另外的实施例中，在将第一IC结构134设置在传输装置1003内之前，将间隔结构1002设置在操作晶圆102的上方，使得间隔结构1002在操作晶圆102与第一IC结构134之间垂直间隔。
图10B示出了对应于图10A的截面图1000a的一些实施例的顶视图1000b。在各种实施例中，传输装置1003包括多个晶圆引脚1006a-c以及一个或多个轨道1004。多个晶圆引脚1006a-c包括第一晶圆引脚1006a、第二晶圆引脚1006b和第三晶圆引脚1006c。在一些实施例中，第一晶圆引脚1006a被配置为横越轨道1004，并且被配置为在操作晶圆102的上方引导半导体晶圆104。在各种实施例中，第二和第三晶圆引脚1006b-c被配置为保持静态。在又另外的实施例中，第二和第三晶圆引脚1006b-c可以被配置为沿一个或多个轨道(未示出)移动，以助于在操作晶圆102的上方引导半导体晶圆104。因此，在一些实施例中，传输装置1003被配置为使半导体晶圆104机械地对准在操作晶圆102的上方。在一些实施例中，在执行机械对准之后，第一IC结构134的至少外部区域1001在远离操作晶圆102的中心102c的方向上与操作晶圆102的周缘横向偏移。
如分别在图11A和图11B的截面图1100a和顶视图1100b中所示，半导体晶圆104接合至操作晶圆102。在一些实施例中，通过将接合结构130接合至操作晶圆102的正面表面102f，半导体晶圆104接合至操作晶圆102。在又另外的实施例中，通过将每个上部对准标记108进一步接合至多个下部对准标记106中的相应的下部对准标记，半导体晶圆104接合至操作晶圆102。在各种实施例中，半导体晶圆104接合至操作晶圆102，沿接合结构130、操作晶圆102、多个上部对准标记108和多个下部对准标记形成接合界面1102。
在一些实施例中，接合界面1102包括接合结构130与操作晶圆102之间的介电-至-介电接合。在另外的实施例中，当下部对准标记106和上部对准标记108包括金属材料(例如，铜、铝、钛等)时，接合界面1102可以包括在下部对准标记106与上部对准标记108的对准标记之间的导体-至-导体接合。在又另外的实施例中，当下部对准标记106和上部对准标记108包括介电材料(例如，二氧化硅、氮氧化硅、氮化硅等)时，接合界面1102可以包括下部对准标记106和上部对准标记108的对准标记之间的介电-至-介电接合。
在一些实施例中，用于将半导体晶圆104接合至操作晶圆102的工艺包括从接合结构130与操作晶圆102之间移除间隔结构(图10A的1002)，使得接合结构130面向操作晶圆102的正面表面102f。此后，通过，例如，复合接合、共晶接合、熔融接合，前述的任何组合等，将半导体晶圆104接合至操作晶圆102。在又另外的实施例中，可以在接合工艺之前和/或期间不执行光学对准工艺的情况下将半导体晶圆104接合至操作晶圆102。通过省略光学对准工艺，可以减少与该方法相关的时间和/或成本。在各种实施例中，在接合工艺之前，在操作晶圆102和半导体晶圆104上执行机械对准(如图10A和10B所示和/或所述)。然而，由于与机械对准相关的处理工具的限制，操作晶圆102的中心102c可以与半导体晶圆104的中心104c横向偏移平移距离Td。平移距离Td可以，例如，是非零的并且可以基本上是大的(例如，大于约44微米(μm))。进一步地，多个上部对准标记108中的每个上部对准标记的中心可以与多个下部对准标记106中的相应下部对准标记横向偏移平移距离Td。在又另外的实施例中，在接合工艺之后，半导体晶圆104的凹口104n可以通过，例如，可以为非零的旋转偏移(未示出)与操作晶圆102的凹口102n偏移。在此类实施例中，多个上部对准标记108中的每个上部对准标记的中心可以通过旋转偏移(未示出)与多个下部对准标记106中的相应的下部对准标记偏移。
如分别在图12A和图12B的截面图1200a和顶视图1200b中所示，在操作晶圆102和半导体晶圆104上执行OVL测量以测量和/或确定操作晶圆102与半导体晶圆104之间的OVL偏移(例如，平移偏移和/或旋转偏移)。在一些实施例中，OVL测量装置116被配置为借助于下部对准标记106和上部对准标记108来测量和/或确定在操作晶圆102与半导体晶圆104之间的OVL偏移。例如，OVL测量装置116可以包括光传感器118，该光传感器118从半导体晶圆104至操作晶圆102照射光1202(例如，可见光和/或IR光)，或反之亦然。在又另外的实施例中，光传感器118可以被配置为在半导体晶圆104的背面表面104b的上方移动并在半导体晶圆104的背面表面104b上扫描，以确定每个对准标记在多个下部对准标记106和上部对准标记108中的位置。此后，OVL测量装置116和/或控制器(例如，图1A的控制器112)(未示出)可以使用每个对准标记的位置来确定操作晶圆102与半导体晶圆104之间的OVL偏移。在此类实施例中，OVL测量装置116可以被配置为确定每个上部对准标记108与相应的下部对准标记106之间的平移距离Td和/或旋转偏移(未示出)。
在各种实施例中，由光传感器118照射的光1202可以是可见光，使得光传感器118可以被配置为光学显微镜或另一合适的器件。在此类实施例中，光传感器118被配置为将光1202从半导体晶圆104的背面表面104b发射到操作晶圆102的正面表面102f。在又另外的实施例中，由光传感器118发射的光1202可以是IR光，使得光传感器118被配置为IR光传感器或另一合适的器件。在此类实施例中，光传感器118被配置为从操作晶圆102的背面表面102b向半导体晶圆104的正面表面104f(未示出)发射光1202。
图12C示出了对应于图12A的截面图1200a的一些可选的实施例的顶视图1200c。如图12C所示，多个上部对准标记108中的每个上部对准标记与多个下部对准标记106中的对应下部对准标记偏移旋转偏移Rd。在各个实施例中，旋转偏移Rd为非零。OVL测量装置(图12A的116)被配置为测量和/或确定如图12A所示和/或所述的旋转偏移Rd。
图12D示出了对应于图12A的截面图1200a的另一可选的实施例的顶视图1200d。如图12D所示，多个上部对准标记108中的每个上部对准标记可以与多个下部对准标记106中的相应的下部对准标记偏移旋转偏移Rd和平移距离Td。在此类实施例中，OVL测量装置(图12A的116)被配置为测量和/或确定旋转偏移Rd和平移距离Td两者，如图12A所示和/或所述。
如图13的截面图1300所示，减薄工艺在半导体晶圆104上执行，从而减小半导体晶圆104的厚度。在一些实施例中，减薄工艺可以将半导体晶圆104的初始厚度Ti减小至厚度t1。在各种实施例中，厚度t1可以在约0.5至10微米(μm)或另一合适的厚度值的范围内。在另外的实施例中，减薄工艺可以完全移除半导体晶圆104，使得厚度t1具有零值(例如，参见图20)。在此类实施例中，在执行减薄工艺之前，半导体衬底(未示出)可以设置在第一互连结构132与半导体晶圆104之间，使得第一多个FEOL半导体器件208设置在半导体衬底内/上(未示出)。在另外的实施方式中，减薄工艺可以包括执行CMP工艺、机械研磨工艺、另一合适的减薄工艺，或前述的任何组合。
进一步地，如图13的截面图1300所示，剪切工艺可以在半导体晶圆104上执行。在此类实施例中，剪切工艺从操作晶圆102的外围区域102p的上方移除第一IC结构134的一部分。在各种实施例中，剪切工艺可以，例如，利用剪切锯、剪切激光器、另一合适的剪切器件，或前述的任何组合。在又另外的实施例中，剪切工艺可以移除半导体晶圆104的外部区域(图12A和图12B的1001)和/或可以移除半导体晶圆104的凹口(图12A和图12B的104n)。在一些实施例中，在剪切工艺之后，半导体晶圆104的直径可以小于操作晶圆102的直径。在又另外的实施例中，在减薄工艺和/或剪切工艺之后，在操作晶圆102和半导体晶圆104上执行OVL测量，以借助于下部对准标记106和上部对准标记108来测量和/或确定OVL偏移(如图12A至图12D所示和/或所述)。这可以是关于图12A至图12D所述的OVL测量的补充或替换。
在又另外的实施例中，在执行减薄工艺和/或剪切工艺之后，APC单元(例如，图1A的126)被配置为根据测量的OVL偏移在光刻工具(图14的124)上执行光刻对准工艺(即，校准工艺)。在此类实施例中，APC单元被配置为调节光刻工具的参数，诸如横向偏移和/或旋转移动光刻工具和/或光刻工具的光掩模的视场的平移距离和/或旋转偏移。这部分地补偿了测量的OVL偏移，使得随后的光刻工艺根据下部对准标记106和上部对准标记108对准。
如图14的截面图1400所示，上部介电层1402在半导体晶圆104的上方形成，并且上部图案化掩模层1404在上部介电层1402的上方形成。在一些实施例中，形成上部介电层1402可以包括在半导体晶圆104的背面表面104b上沉积上部介电层1402。在各种实施例中，上部介电层1402可以通过，例如，PVD、CVD、ALD或另一合适的生长或沉积工艺执行沉积。上部介电层1402可以，例如，是或包括二氧化硅、低k介电材料、另一介电材料，或前述的任何组合。
在各种实施例中，上部图案化掩模层1404可以通过利用光刻工具124形成，该光刻工具124可以补偿在操作晶圆102与半导体晶圆104之间的OVL偏移(例如，作为图11A和图11B的接合工艺的结果)。在一些实施例中，形成上部图案化的掩模层1404可以包括：在上部介电层1402的上方沉积掩模层(未示出)(例如，正/负光刻胶、硬掩模等)；以及在掩模层1404的上方形成掩模层，经由光刻工具124执行光刻工艺，以将掩模层暴露于具有光掩模125的图案的图案化的辐射；显影掩模层以形成上部图案化的掩模层1404。在此类实施例中，控制器(例如，图1A的112)被配置为根据由OVL测量装置(例如，图12A的116)确定和/或测量的OVL偏移来调节光刻工具124的参数。光刻工具124可以，例如，根据测量的OVL偏移(即，根据OVL偏移横向移动和/或旋转移动光掩模125)来移动光掩模125的位置。这部分地确保了光掩模125的图案根据上部对准标记108和下部对准标记106对准，使得由于上部图案化掩模层1404而形成的一个或多个图案化层与第一IC结构134的结构和/或层对准。
在又另外的实施例中，光刻工具124可以，例如，使光掩模125横向移动平移距离Td，从而补偿由于图11A和图11B的接合工艺而在操作晶圆102和半导体晶圆104之间的OVL偏移。在各种实施例中，平移距离Td基本上很大(例如，大于约44μm)，并且可以等于或大于光刻工具124的未对准阈值。因为光刻工具124被配置为根据OVL测量来移动光掩模125，所以接合的半导体晶圆104和操作晶圆102不被拒绝用于随后的处理步骤。这部分地增加器件良率。
如图15的截面图1500所示，图案化工艺在上部介电层1402和第一IC结构134上执行，从而形成多个开口1502。在一些实施例中，图案化工艺包括：根据上部图案化的掩模层1404，蚀刻工艺在上部介电层1402、半导体晶圆104和第一互连结构132的互连介电结构202上执行，从而形成多个开口1502；并且执行移除工艺(未示出)，以移除上部图案化的掩模层1404。在另外的实施例中，蚀刻工艺可以是干法蚀刻工艺、湿法蚀刻工艺、RIE工艺、一些其他蚀刻工艺，或前述的任何组合。
如图16的截面图1600所示，多个贯穿衬底通孔(TSV)218在第一互连结构132上形成。在一些实施例中，用于形成TSV 218的工艺可以包括：在上部介电层1402的上方沉积(例如，通过CVD、PVD、溅射、电镀、化学镀等)导电层(未示出)，使得导电层填充开口(图15的1502)；然后对导电层执行平坦化工艺(例如，CMP工艺)，从而形成多个TSV 218。多个TSV218可以，例如，是或包括铜、钨、铝、另一导电材料，或前述的任何组合。
在另外的实施例中，将理解的是，用于形成多个TSV 218的工艺可以包括图14至图16的处理步骤。因此，用于形成多个TSV的工艺包括利用已经根据测量的OVL偏移对准的光刻工具(例如，图15的124)。这部分地确保了多个TSV 218与第一IC结构134对准，并且与第一IC结构134的导电部件(例如，导电线206)形成良好的电连接。因此，可以减少TSV218与第一IC结构134的层之间的短路和/或连接故障，从而提高器件良率。
如图17的截面图1700所示，第二IC结构110在半导体晶圆104的上方形成。在一些实施例中，第二IC结构110包括第二互连结构136和I/O结构220。在一些实施例中，上部介电层(例如，图16的1402)是第二互连结构136的互连介电结构202的一部分。在另外的实施例中，第二IC结构110的每层(例如，导电通孔204、导电线206、上部I/O通孔224和上部I/O接触件226的每层)可以被称为图案化层。在又另外的实施例中，形成第二IC结构110的每个图案化层可以包括经由光刻工具124执行一个或多个光刻工艺。在此类实施例中，根据下部对准标记106和上部对准标记108对准光刻工具124(即，根据在图12A至图12D中确定和/或测量的OVL偏移对准)。例如，第二互连结构136内的每个导电通孔204和/或导电线206可以通过利用由光刻工具124形成的一个或多个图案化的掩模层(未示出)形成(例如，如图14所示和/或所述)。因此，形成第二IC结构110内的层和/或结构，使得第二IC结构110的层和/或结构与第一IC结构134的层和/或结构对准。这部分地确保了第二IC结构110的图案化层与第一IC结构134的层对准，从而减少第一IC结构134和第二IC结构110的层之间的短路和/或连接故障。
图18至图21示出了可以代替图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17中的操作而执行的操作的一些实施例的截面图1800-2100，使得图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17可以可选地从图7至图18至图21继续执行。因此，在一些实施例中，图18至图21的方法可以对应于图5至图7、图8A和图8B直至图11A和图11B、图12A至图12D和图13至图17的方法的可选的实施例。
如图18的截面图1800所示，提供了半导体晶圆104。半导体衬底302接合至半导体晶圆104。在一些实施例中，在执行结合工艺之前，将粘合剂层(未示出)设置在半导体晶圆104与半导体衬底302之间。之后，第一多个FEOL半导体器件208、第一互连结构132、第一多个BEOL半导体器件228、接合结构130和多个上部对准标记108在半导体衬底302的上方/之上形成。在一些实施例中，第一IC结构134包括半导体衬底302、第一互连结构132、第一多个FEOL半导体器件208、第一多个BEOL半导体器件228和接合结构130。在又另外的实施例中，多个上部对准标记108如图6、图7、图8A和图8B所示和/或所述形成。在又另外的实施例中，半导体晶圆104可以被配置为和/或被称为载具晶圆。
如图19的截面图1900所示，提供了操作晶圆102，并且在操作晶圆102内形成多个下部对准标记106。之后，半导体晶圆104接合至操作晶圆102。在一些实施例中，多个下部对准标记106如图9A和图9B所示和/或所述形成。在另外的实施例中，半导体晶圆104接合至操作晶圆102，如图10A和图10B至图11A和图11B所示和/或所述。在另外的实施例中，在将半导体晶圆104接合至操作晶圆102之后，在操作晶圆102和半导体晶圆104上执行OVL测量，以测量和/或确定在操作晶圆102与半导体晶圆104之间的OVL偏移，如图12A至图12D所示和/或所述。
如图20的截面图2000所示，减薄工艺在半导体晶圆(例如，图19的104)上执行。在一些实施例中，减薄工艺完全移除半导体晶圆(例如，图19的104)，并暴露半导体衬底302的背侧表面302b。此后，剪切工艺可以，例如，在半导体衬底302上执行，以从操作晶圆102的外围区域102p的上方移除第一IC结构134的一部分。在一些实施例中，剪切工艺可以如图13所示和/或所述执行。在各种实施例中，减薄工艺可以，例如，包括执行CMP工艺、机械研磨工艺、另一合适的减薄工艺，或前述的任何组合。
如图21的截面图2100所示，第二IC结构110在半导体衬底302的上方形成。在一些实施例中，第二IC结构110包括第二互连结构136、第二多个FEOL半导体器件304、第二多个BEOL半导体器件230和I/O结构220。在另外的实施例中，形成第二IC结构110的图案化层可以包括经由根据下部对准标记106和上部对准标记108(即，根据图19中确定和/或测量的OVL偏移对准)对准的光刻工具124执行一个或多个光刻工艺。例如，多个TSV 218、FEOL半导体器件304、第二多个BEOL半导体器件230、第二互连结构136的层和/或I/O结构220的层可以各自通过利用由光刻工具124形成的一个或多个图案化的掩模层(未示出)形成(例如，如图14所示和/或所述)。在此类实施例中，形成第二IC结构110内的层和/或器件使得第二IC结构110的层和/或器件与第一IC结构134的层和/或结构对准。因此，第二IC结构110的图案化层与第一IC结构134的层对准，从而减少第一IC结构134与第二IC结构110的层之间的短路和/或连接故障。
图22示出了方法2200的一些实施例的流程图，该方法2200用于将第一IC结构接合至操作晶圆，并且基于在操作晶圆与第一个IC结构之间测量的重叠(OVL)偏移形成第一IC结构的第二IC结构。
虽然本文将方法2200说明和描述为一系列操作或事件，但将理解的是，此类操作或事件的说明顺序不应以限制性的意义来解释。例如，一些操作可以以不同的顺序发生和/或与除了本文所示和/或所述的操作或事件之外的其他操作或事件同时发生。此外，为实施本文所述的一个或多个方面或实施例，并非需要所有图示操作。此外，可以在一个或多个分开的操作及/或阶段中执行本文所述的操作中的一个或多个。
在操作2202，多个上部对准标记在半导体晶圆上形成。图5至图7、图8A和图8B示出了对应于操作2202的一些实施例的各种视图。进一步地，图18示出了对应于操作2202的一些可选的实施例的截面图1800。
在操作2204，多个下部对准标记在操作晶圆上形成。图9A和图9B示出了对应于操作2204的一些实施例的各种视图。
在操作2206，半导体晶圆接合至操作晶圆。在一些实施例中，在不执行光学对准工艺的情况下，半导体晶圆与操作晶圆接合在一起。图10A和图10B至图11A和图11B示出了对应于操作2206的一些实施例的各种视图。进一步地，图19示出了对应于操作2206的一些可选的实施例的截面图。
在操作2208，通过检测多个上部对准标记和下部对准标记来测量操作晶圆与半导体晶圆之间的OVL偏移。图12A至图12D示出了对应于操作2208的一些实施例的各种视图。
在操作2210，剪切工艺在半导体晶圆上执行。图13示出了对应于操作2210的一些实施例的截面图。进一步地，图20示出了对应于操作2210的一些可选的实施例的截面图。
在操作2212，光刻对准工艺在光刻工具上执行以补偿OVL偏移。图13-14示出了对应于操作2212的一些实施例的截面图。
在操作2214，上部IC结构在半导体晶圆的上方形成。上部IC结构通过根据光刻工具执行一个或多个光刻工艺形成。图14-17示出了对应于操作2214的一些实施例的截面图。进一步地，图21示出了对应于操作2214的一些可选的实施例的截面图。
因此，在一些实施例中，本发明涉及用于形成3D IC结构的方法，该3D IC结构包括设置在操作晶圆与第二IC结构之间的上方的第一IC结构。该方法包括根据在操作晶圆上的多个下部对准标记与半导体晶圆上的多个上部对准标记之间测量的OVL偏移，在光刻工具上执行光刻对准工艺。进一步地，在光刻对准工艺之后，经由光刻工具形成第二IC结构的层。
在一些实施例中，本申请提供形成半导体结构的方法，该方法包括：在半导体晶圆上形成多个上部对准标记；在操作晶圆上形成多个下部对准标记并与上部对准标记相对应；半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移；通过检测多个上部对准标记和多个下部对准标记来测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移；以及使用光刻工具执行光刻工艺以在半导体晶圆的上方部分地形成集成电路(IC)结构，其中，在光刻工艺期间，光刻工具根据OVL偏移进行补偿对准。在实施例中，半导体晶圆在没有光学对准的情况下接合至操作晶圆。在实施例中，上部对准标记的数量等于下部对准标记的数量，使得上部对准标记中的每个对应于下部对准标记中的一个。在一个实施例中，测量操作晶圆与半导体晶圆之间的OVL偏移包括：借助于多个下部对准标记确定操作晶圆的中心；以及借助于多个上部对准标记确定半导体晶圆的中心。在实施例中，检测多个上部对准标记和多个下部对准标记包括在将半导体晶圆接合至操作晶圆之后用光照射半导体晶圆和操作晶圆。在实施例中，该方法还包括：沿半导体晶圆的正面表面形成第一互连结构；在第一互连结构上形成接合结构，其中，接合结构和操作晶圆在接合界面相遇；并且其中，在接合结构内形成有多个上部对准标记，其中，多个下部对准标记在操作晶圆的正面表面形成。在实施例中，在操作晶圆接合至半导体晶圆之后，每个上部对准标记接合至相应的下部对准标记的至少一部分。在一个实施例中，该方法还包括：其中，在将半导体晶圆接合至操作晶圆上之后，半导体晶圆的外部区域在远离操作晶圆的中心的方向上从操作晶圆的周缘横向偏移非零距离；以及在半导体晶圆上执行剪切工艺以从操作晶圆的外围区域之上移除半导体晶圆的一部分，其中，剪切工艺移除半导体晶圆的外部区域，并且在剪切工艺之后，半导体晶圆的直径小于操作晶圆的直径。在实施例中，剪切工艺在测量OVL偏移之前执行。
在一些实施例中，本申请提供形成半导体结构的方法，该方法包括：在半导体晶圆上形成第一集成电路(IC)结构，其中，第一集成电路结构包括第一侧壁凹口和多个上部对准标记；在操作晶圆上形成多个下部对准标记，其中，操作晶圆包括第二侧壁凹口；在没有光学对准的情况下将半导体晶圆接合至操作晶圆，其中，第一IC结构和操作晶圆在接合界面相遇，并且在接合工艺之后，第一侧壁凹口与第二侧壁凹口横向偏移；测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移，其中，测量包括确定每个上部对准标记与下部对准标记中的相应一个之间的平移距离和旋转偏移；在光刻工具上执行光刻对准工艺以补偿OVL偏移；在半导体晶圆上形成第二IC结构，其中，形成IC结构包括在光刻对准工艺之后使用光刻工具执行图案化工艺。在实施例中，形成多个上部对准标记包括：在第一IC结构的接合结构上形成图案化的掩模层；根据图案化的掩模层蚀刻接合结构，从而在接合结构内形成多个开口；在接合结构上和多个开口内形成对准标记层；以及对对准标记层执行平坦化工艺，从而形成多个上部对准标记。在实施例中，光刻对准工艺包括根据平移距离和旋转偏移移动相应的光掩模。在实施例中，测量OVL偏移包括使用光传感器从半导体晶圆的背面表面向操作晶圆的正面表面发射可见光，以检测多个上部对准标记和多个下部对准标记的位置。在实施例中，测量OVL偏移包括使用红外(IR)光传感器从操作晶圆的背面表面向半导体晶圆的正面表面发射IR光，以检测多个上部对准标记和多个下部对准标记的位置。在实施例中，上部对准标记沿半导体晶圆的正面表面形成。在实施例中，该方法还包括：在接合工艺之后在半导体晶圆上执行减薄工艺，其中，减薄工艺从操作晶圆的上方移除半导体晶圆。在实施例中，接合工艺包括借助于多个晶圆引脚在半导体晶圆与操作晶圆之间执行机械对准工艺。
在一些实施例中，本申请提供了处理系统，包括：接合装置，被配置为将半导体晶圆接合至操作晶圆而不执行光学对准，其中，多个上部对准标记设置在半导体晶圆上，并且多个下部对准标记设置在操作晶圆上；重叠(OVL)测量装置，被配置为测量多个上部对准标记与多个下部对准标记之间的OVL偏移，其中，OVL测量装置包括光传感器，被配置为从半导体晶圆向操作晶圆发射光，以确定每个上部对准标记和下部对准标记的位置；光刻工具，被配置为将半导体晶圆上的光刻胶层暴露于图案化的辐射；以及控制器，被配置为根据OVL偏移在光刻工具上执行光刻对准工艺，其中，光刻对准工艺补偿OVL偏移。在实施例中，接合装置包括传输装置，被配置为在半导体晶圆接合至操作晶圆之前，在操作晶圆的上方机械对准半导体晶圆，其中，传输装置包括多个晶圆引脚，并且其中，多个晶圆引脚包括第一引脚，被配置为横越轨道并在操作晶圆的上方引导半导体晶圆。在实施例中，该处理系统还包括：减薄装置，被配置为在半导体晶圆上执行减薄工艺，其中，减薄装置还被配置为在半导体晶圆上执行剪切工艺，其中，剪切工艺从操作晶圆的外围区域之上移除半导体晶圆。
根据本申请的实施例，提供了一种形成半导体结构的方法，包括：在半导体晶圆上形成多个上部对准标记；在操作晶圆上形成多个下部对准标记并且与上部对准标记相对应；半导体晶圆接合至操作晶圆，使得上部对准标记的中心与相应的下部对准标记的中心横向偏移；通过检测多个上部对准标记和多个下部对准标记，测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移；以及使用光刻工具执行光刻工艺，以在半导体晶圆的上方部分地形成集成电路(IC)结构，其中，在光刻工艺期间，光刻工具根据OVL偏移进行补偿对准。在一些实施例中，半导体晶圆在没有光学对准的情况下接合至操作晶圆。在一些实施例中，其中，上部对准标记的数量等于下部对准标记的数量，使得上部对准标记中的每一个对应于下部对准标记中的一个。在一些实施例中，其中，测量操作晶圆与半导体晶圆之间的OVL偏移包括借助于多个下部对准标记确定操作晶圆的中心以及借助于多个上部对准标记确定半导体晶圆的中心。在一些实施例中，其中，检测多个上部对准标记和多个下部对准标记包括在半导体晶圆接合至操作晶圆之后用光照射半导体晶圆和操作晶圆。在一些实施例中，形成半导体结构的方法还包括：沿半导体晶圆的正面表面形成第一互连结构；在第一互连结构上形成接合结构，其中，接合结构与操作晶圆在接合界面相遇；以及其中，多个上部对准标记在接合结构内形成，并且其中，多个下部对准标记在操作晶圆的正面表面上形成。在一些实施例中，其中，在操作晶圆接合至半导体晶圆之后，每个上部对准标记接合至相应的下部对准标记的至少一部分。在一些实施例中，形成半导体结构的方法还包括：其中，在半导体晶圆接合至操作晶圆之后，半导体晶圆的外部区域在远离操作晶圆的中心的方向上与操作晶圆的周缘横向偏移非零距离；以及在半导体晶圆上执行剪切工艺，以从操作晶圆的外围区域之上移除半导体晶圆的一部分，其中，剪切工艺移除半导体晶圆的外部区域，并且其中，在剪切工艺之后，半导体晶圆的直径小于操作晶圆的直径。在一些实施例中，剪切工艺在测量OVL偏移之前执行。
根据本申请的另一个实施例，提供了一种形成半导体结构的方法，包括：在半导体晶圆上形成第一集成电路(IC)结构，其中，第一IC结构包括第一侧壁凹口和多个上部对准标记；在操作晶圆上形成多个下部对准标记，其中，操作晶圆包括第二侧壁凹口；半导体晶圆接合至操作晶圆，其中，第一IC结构和操作晶圆在接合界面相遇，并且其中，第一侧壁凹口和第二侧壁凹口在接合工艺之后横向偏移；测量操作晶圆与半导体晶圆之间的重叠(OVL)偏移，其中，测量包括确定每个上部对准标记与下部对准标记中相应的一个之间的平移距离和旋转偏移；在光刻工具上执行光刻对准工艺以补偿OVL偏移；以及在半导体晶圆上方形成第二IC结构，其中，形成IC结构包括在光刻对准工艺之后使用光刻工具执行图案化工艺。在一些实施例中，其中，形成多个上部对准标记包括：在第一IC结构的接合结构上形成图案化的掩模层；根据图案化的掩模层蚀刻接合结构，从而在接合结构内形成多个开口；在接合结构上和多个开口内形成对准标记层；以及在对准标记层中执行平坦化工艺，从而形成多个上部对准标记。在一些实施例中，光刻对准工艺包括根据平移距离和旋转偏移移动相应的光掩模。在一些实施例中，其中，测量OVL偏移包括使用光传感器从半导体晶圆的背面表面向操作晶圆的正面表面发射可见光，以检测多个上部对准标记和多个下部对准标记的位置。在一些实施例中，其中，测量OVL偏移包括使用红外(IR)光传感器从操作晶圆的背面表面向半导体晶圆的正面表面发射IR光，以检测多个上部对准标记和多个下部对准标记的位置。在一些实施例中，其中，沿半导体晶圆的正面表面形成上部对准标记。在一些实施例中，形成半导体结构的方法还包括：在接合工艺之后在半导体晶圆上执行减薄工艺，其中，减薄工艺从操作晶圆上方移除半导体晶圆。在一些实施例中，其中，接合工艺包括借助于多个晶圆引脚在半导体晶圆与操作晶圆之间执行机械对准工艺。
根据本申请的又一个实施例，提供了一种处理系统，包括：接合装置，被配置为将半导体晶圆接合至操作晶圆，其中，多个上部对准标记设置在半导体晶圆上，并且多个下部对准标记设置在操作晶圆上；重叠(OVL)测量装置，被配置为测量多个上部对准标记与多个下部对准标记之间的OVL偏移，其中，OVL测量装置包括光传感器，被配置为从半导体晶圆向操作晶圆发射光，以确定每个上部对准标记和下部对准标记的位置；光刻工具，被配置为将半导体晶圆上的光刻胶层暴露于图案化的辐射；以及控制器，被配置为根据OVL偏移在光刻工具上执行光刻对准工艺，其中，光刻对准工艺补偿OVL偏移。在一些实施例中，接合装置包括传输装置，被配置为在半导体晶圆接合至操作晶圆之前，在操作晶圆上方机械对准半导体晶圆，其中，传输装置包括多个晶圆引脚，并且其中，多个晶圆引脚包括第一引脚，其被配置为横越轨道并在操作晶圆上方引导半导体晶圆。在一些实施例中，处理系统还包括：减薄装置，被配置为在半导体晶圆上执行减薄工艺，其中，减薄装置还被配置为在半导体晶圆上执行剪切工艺，其中，剪切工艺从操作晶圆的外围区域之上移除半导体晶圆。
前述内容概述了几个实施例的特征，从而使得本领域技术人员可以更好地理解本发明的各方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行各种变化、取代以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在半导体晶圆上形成多个上部对准标记；
在操作晶圆上形成多个下部对准标记并且与所述上部对准标记相对应；
所述半导体晶圆接合至所述操作晶圆，使得所述上部对准标记的中心与相应的下部对准标记的中心横向偏移；
通过检测所述多个上部对准标记和所述多个下部对准标记，测量所述操作晶圆与所述半导体晶圆之间的重叠偏移；以及
使用光刻工具执行光刻工艺，以在所述半导体晶圆的上方部分地形成集成电路结构，其中，在所述光刻工艺期间，所述光刻工具根据所述重叠偏移进行补偿对准。
2.根据权利要求1所述的方法，其中，所述半导体晶圆在没有光学对准的情况下接合至所述操作晶圆。
3.根据权利要求1所述的方法，其中，上部对准标记的数量等于下部对准标记的数量，使得所述上部对准标记中的每一个对应于所述下部对准标记中的一个。
4.根据权利要求1所述的方法，其中，测量所述操作晶圆与所述半导体晶圆之间的所述重叠偏移包括借助于所述多个下部对准标记确定所述操作晶圆的中心以及借助于所述多个上部对准标记确定所述半导体晶圆的中心。
5.根据权利要求1所述的方法，其中，检测所述多个上部对准标记和所述多个下部对准标记包括在所述半导体晶圆接合至所述操作晶圆之后用光照射所述半导体晶圆和所述操作晶圆。
6.根据权利要求1所述的方法，还包括：
沿所述半导体晶圆的正面表面形成第一互连结构；
在所述第一互连结构上形成接合结构，其中，所述接合结构与所述操作晶圆在接合界面相遇；以及
其中，所述多个上部对准标记在所述接合结构内形成，并且其中，所述多个下部对准标记在所述操作晶圆的正面表面上形成。
7.根据权利要求6所述的方法，其中，在所述操作晶圆接合至所述半导体晶圆之后，每个上部对准标记接合至相应的下部对准标记的至少一部分。
8.根据权利要求1所述的方法，还包括：
其中，在所述半导体晶圆接合至所述操作晶圆之后，所述半导体晶圆的外部区域在远离所述操作晶圆的中心的方向上与所述操作晶圆的周缘横向偏移非零距离；以及
在所述半导体晶圆上执行剪切工艺，以从所述操作晶圆的外围区域之上移除所述半导体晶圆的一部分，其中，所述剪切工艺移除所述半导体晶圆的所述外部区域，并且其中，在所述剪切工艺之后，所述半导体晶圆的直径小于所述操作晶圆的直径。
9.一种形成半导体结构的方法，包括：
在半导体晶圆上形成第一集成电路结构，其中，所述第一集成电路结构包括第一侧壁凹口和多个上部对准标记；
在操作晶圆上形成多个下部对准标记，其中，所述操作晶圆包括第二侧壁凹口；
所述半导体晶圆接合至所述操作晶圆，其中，所述第一集成电路结构和所述操作晶圆在接合界面相遇，并且其中，所述第一侧壁凹口和第二侧壁凹口在所述接合工艺之后横向偏移；
测量所述操作晶圆与所述半导体晶圆之间的重叠偏移，其中，所述测量包括确定每个上部对准标记与所述下部对准标记中相应的一个之间的平移距离和旋转偏移；
在光刻工具上执行光刻对准工艺以补偿所述重叠偏移；以及
在所述半导体晶圆上方形成第二集成电路结构，其中，形成所述集成电路结构包括在所述光刻对准工艺之后使用所述光刻工具执行图案化工艺。
10.一种处理系统，包括：
接合装置，被配置为将半导体晶圆接合至操作晶圆，其中，多个上部对准标记设置在所述半导体晶圆上，并且多个下部对准标记设置在所述操作晶圆上；
重叠测量装置，被配置为测量所述多个上部对准标记与所述多个下部对准标记之间的重叠偏移，其中，所述重叠测量装置包括光传感器，被配置为从所述半导体晶圆向所述操作晶圆发射光，以确定每个上部对准标记和下部对准标记的位置；
光刻工具，被配置为将所述半导体晶圆上的光刻胶层暴露于图案化的辐射；以及
控制器，被配置为根据所述重叠偏移在所述光刻工具上执行光刻对准工艺，其中，所述光刻对准工艺补偿所述重叠偏移。
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