JP2007522539A - 標的の画像化に用いるシングルチップかつノイズ耐性の１次元ｃｍｏｓセンサ - Google Patents

Abstract

コード化された印を画像化するための線形センサの配列を提供する。上記配列は、シングルＣＭＯＳチップに組み込まれたアナログのフロントエンド（１２）とデジタルのバックエンド（１４）とを含む。アナログのフロントエンド（１２）において、各線形配列は、フォトダイオード（１６）を有し、フォトダイオード（１６）は、入射光を電気的なアナログ信号に変換する。また、アナログのフロントエンド（１２）は、アナログ−デジタル変換器（ＡＤＣ）（２２）を有し、アナログ信号をデジタル信号に変換する。一方、デジタルのバックエンド（１４）は、上記デジタル信号を、画像化されたシンボルに関係のある情報を有しているデジタル出力信号に加工する。また、ノイズを抑制するために、リアルタイムな相関二重サンプリング（ＣＤＳ）回路が用いられる。

Description

一般に、本発明は、バーコードシンボルのような印を読取るための電子−光学的な読取り器に関する。さらに詳しくは、シングル半導体チップに線形配列として作成され、１次元のシンボルを画像化するように動作可能な、ノイズ耐性の画像化センサに関する。

デジタルカメラでは、標的を画像化するため、電荷接合素子（ＣＣＤ）画像化センサと、相補型金属酸化膜半導体（ＣＭＯＳ）画像化センサとの両方が用いられて来た。そのような２次元の固体センサの各々は、入射光を電子に変換するセルまたはピクセルの集合体または配列を有している。ＣＣＤセンサでは、各セルに集積された電荷は、上記配列を介して転送され、読み取られる。ＣＭＯＳセンサでは、各ピクセルにおける一つのトランジスタ、または、いくつかのトランジスタが、従来のワイヤを用いて、電荷を増幅または移動させる。ＣＣＤセンサは、際立った光感受性を有し、高品質の画像を生成する。一方、ＣＭＯＳセンサは、低い感受性しか有さないが、製造費用がはるかに安く、長いバッテリー寿命を有している。

光学的なコードのような標的、典型的には１次元または２次元のバーコードシンボルは、固体ＣＣＤセンサを用いた読み出し器（ｒｅａｄｅｒ）によって、電子−光学的に読み取られ得る。従来のＣＣＤ技術を用いた線形または１次元のセンサ配列は、非標準的な製造工程を必要とし、複数の半導体チップを用いていた。例えば、あるチップはアナログのフロントエンドに、別のチップはデジタルのバックエンドに、さらに別のチップはタイミング回路と制御回路とに、さらに追加的なチップはノイズ抑制器に、等。補助チップをいくつか用いることにより、結果として、総電力消費量が増大し、ＣＣＤセンサ全体のサイズが大きくなっていた。これらの局面は、バーコードシンボルの読み出し器、とりわけ、サイズおよび電力消費量の最小化が所望されるハンドヘルドまたは携帯型の読み出し器に対し、ＣＣＤセンサを用いることを敬遠させる傾向があった。

したがって、本発明の一般的な目的は、１次元のバーコードシンボルを読み取る電子−光学的な読み出し器に使用する画像センサの電力消費量を低減させることと、費用とサイズとを低減させることである。

さらに詳しくは、本発明の目的は、標準的なＣＭＯＳ製造技術によって製造されたＣＭＯＳセンサを用いることである。

本発明のさらに別の目的は、ＣＭＯＳセンサを製造することと、シングル半導体チップ上の補助的な画像キャプチャ回路と処理回路とのすべてを製造することである。

本発明のなおも別の目的は、ハンドヘルドの読み出し器が、短いバッテリー寿命とバルキネスからの影響を、受けにくいようにすることである。

これに加え、本発明のさらなる目的は、補助的な回路の全てがシングルＣＭＯＳベースのチップに組み込まれた際に生成される電気的なノイズを抑制することである。

上記の目的と、以下で明らかにされるその他の事柄とを踏まえ、標的を画像化するシステムに備わっている本発明の一特徴が、簡潔に述べられる。上記標的は、例えば１次元のシンボルであり、上記システムは、シングルであって固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップと、シングルチップに組み込まれたアナログのフロントエンドと、同じチップに組み込まれたデジタルのバックエンドとを備えたものである。上記フロントエンドは、セルまたはピクセルの線形配列を含む。各ピクセルは、入射光を電気的なアナログ信号に変換するフォトダイオードと、アナログ信号を電気的なデジタル信号に変換するように動作可能な、各フォトダイオードに対するアナログ−デジタル変換器（ＡＤＣ）とを有している。デジタルのバックエンドは、デジタル信号を、画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に処理する、デジタルプロセッサを含んでいる。デジタルのバックエンドは、標的の原画像を生成することが可能、または、上記標的においてコードされた情報を決定することが可能である。

ＣＭＯＳ技術を用いることにより、以下で述べられるように、その他の回路と同様に、アナログのフロントエンドとデジタルのバックエンドとの統合が可能になる。また、システム全体のサイズとコストとの低減、情報読み出し速度の高速化、および、電力消費の低下という利点をもたらすことが可能になる。しかしながら、これらの利点は、高いシステムノイズを犠牲にして成立し得る。このことは、ＣＭＯＳ技術がなぜ画像シンボル（特にバーコードシンボル）に用いてこられなかったかの理由である。システムノイズの全体は、センサの選択につきものの夥しい原因に起因する。例えば、ホワイトノイズ、暗電流ノイズ、固定パターンノイズ等。電気部品内で生成された電子ノイズ、電子運動によってランダムかつ熱的に生成された熱雑音、水晶の製造欠陥によるフリッカノイズ、電気部品内の汚染物質、周囲から生成される干渉ノイズ、電源電圧ノイズ、特にアナログのフロントエンドとデジタルのバックエンドとの結合により生成される漏話ノイズと基板ノイズ、センサをリセットする間に生成されるリセットノイズ（ＫＴＣノイズとも呼ばれる；キャパシタ上での不定数の電荷によりサーモダイナミックに生成される）、任意のセンサに光子がランダムに到達することに関連するショットノイズ、等も同様である。固定パターンノイズは、システムの変動とピクセルでの不均一性によって発生する。

本発明によれば、各ピクセルは、それぞれのフォトダイオードをパルス化して露光時間の間に入射光をアナログ信号に変換する手段と、露光時間の開始後にアナログ信号を生成して参照信号を生成し、露光時間の終了前にアナログ信号を再度サンプリングしてデータ信号を生成するサンプル・ホールド回路とを含んだノイズ抑制回路を有する。

クロックがシングルチップに組み込まれ、システムの動作中にクロックサイクルを生成し得る。サンプル・ホールド回路は、露光時間が開始してから好ましくは１クロック周期後、または、事実上すぐに、データ信号を生成し得る。フォトダイオードがシンボルをキャプチャするのに十分な時間を有していないため、参照信号は本質的には全ノイズとなる。サンプル・ホールド回路は、露光時間が終了する好ましくは１クロック周期前に、または、事実上すぐに、データ信号を生成し得る。このため、データ信号は、ノイズと同様、シンボルをキャプチャするのに十分な時間を有していることになる。以下で述べられるように、データ信号と参照信号は、ノイズ抑制されたデジタル信号を取得するため、シングルチップに組み込まれた引き算器において差し引かれる。

ノイズを抑制するための他の手段は、高い量子効果と低い暗電流を有するようなフォトダイオードについての選択と設計、フォトダイオードの直後の各ピクセルにおける高ゲイン増幅器の配置、および、信号処理工程においてできるだけ迅速にアナログ信号をデジタル信号に変換するための、各フォトダイオードに対するＡＤＣの使用を含み得る。

図１を参照する。一般に、参照番号１０は、アナログのフロントエンド１２とデジタルのバックエンド１４とを有した、シングルな固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップである。上記フロントエンドとバックエンドとの両方は、同一のシングルＣＭＯＳチップ１０に組み込まれている。上記チップは、標的、特に、ユニバーサル・プロダクト・コード（ＵＰＣ；Ｕｎｉｖｅｒｓａｌ Ｐｒｏｄｕｃｔ Ｃｏｄｅ）のような１次元のコード化されたシンボルを画像化することに用いられる。

フロントエンド１２は、ピクセルの線形配列を含み、上記配列は、好ましくは、全体で５１２ピクセルから４０９６ピクセルであり得る。各ピクセルは、フォトダイオード１６と、サンプル・ホールド（Ｓ／Ｈ）回路１８、高ゲインの増幅器２０、および、図２で詳しく示されるアナログ−デジタル変換器（ＡＤＣ）２２を含む。図１のその他のコンポーネントの全ては、デジタルのバックエンドの一部である。

フォトダイオード１６は、入射光を電気的なアナログ信号に変換する。フォトダイオードは、フォトトランジスタに比べて低いホワイトノイズと暗電流ノイズと固定パターンノイズとを含む。一般に、フォトダイオードは、幅が４μｍから８μｍの間であり、高さは幅の１倍から１６倍である。フォトダイオードは、光電流を生成し、積分時間にわたり電荷を収集する。電荷は、フォトダイオードと連結されたコンポーネントとの自己容量を表すキャパシタＣ_ｐにより、電圧に変換される。露光時間にわたって入射光を受け取るため、フォトダイオードはリセットされ、パルス化され得る（図３参照）。

光電流は、フィードバック電荷の増幅器２０によって増幅される。上記増幅器２０は、堆積された３個のトランジスタと、動作している増幅器の構成にしたがって配置されたフィードバックキャパシタＣ_Ｆとを含む。リセットスイッチ２４は、フィードバックキャパシタに並列に連結されている。ＭＯＳＦＥＴホールドスイッチ２６は、フィードバックキャパシタに直列に連結されている。ホールドキャパシタＣ_Ｈは、ホールドスイッチ２６とＡＤＣ２２との間に直列に連結されている。ホールドスイッチ２６とホールドキャパシタは、デジタル変換を行うためにアナログ信号をＡＤＣに導く前にノイズを抑制する、サンプル・ホールド回路の構成要素となる。

図３に示されるように、サンプル・ホールド回路は、以下のように動作する：高状態と低状態とを有するリセットパルスがリセットスイッチ２４に適用される。逆転されたリセットパルスがキャパシタを介してフォトダイオードに適用される。高状態と低状態とを有するホールドパルスがホールドスイッチ２６の片側に適用される。逆転されたホールドパルスがホールドスイッチ２６の逆側に適用される。リセットパルスが低くなると、フォトダイオードが作動し、露光時間の開始時に光を受け取り、Ｃ_ｐ上に電荷が蓄積し始める。リセットスイッチが開であるため、この電荷がフィードバックキャパシタＣ_Ｆに転送される。一方で、ホールドパルスは低く、ホールドスイッチは開であり、また、ホールドキャパシタＣ_Ｈには、電荷が一切転送されない。

露光時間が開始してから事実上すぐに、例えば、１クロック周期後に、ホールドパルスが上昇し、ホールドスイッチが閉じ、これにより、フィードバックキャパシタ上の電荷がホールディングキャパシタに転送されることが可能になる。ホールドパルスが低くなるまでの数周期にわたって、ホールディングキャパシタ上に電荷が蓄積し、これにより、ホールディングキャパシタを絶縁する。以下で述べられるように、ＡＤＣは、ホールディングキャパシタ上に蓄積された電荷を、システム内のリセットノイズを表す４ビットの参照信号に変換する。フォトダイオードは、標的のシンボルからの光をキャプチャするのに十分な時間を依然有してはいない。

さらに、露光時間の終了に向かって、例えば、満了の１クロック周期前に、ホールドパルスが上昇し、ホールドスイッチが閉じ、これにより、キャパシタＣ_ｐ上に格納されたすべての電荷は、再び、フィードバックキャパシタ、順に、ホールディングキャパシタＣ_Ｈに転送されることが許容される。このとき、フォトダイオードは、標的のシンボルから光をキャプチャするのに十分な時間を有している。ＡＤＣは、この蓄積された電荷を、リセットノイズと同様にシンボル内の情報を表している８ビットのデータ信号に変換する。以下で述べられるように、データ信号から参照信号が差し引かれ、ノイズ抑制されたデジタル出力信号が取得される。

最後に、露光時間の終了時に、リセットパルスが上昇し、リセットスイッチが閉じる。これにより、フィードバックキャパシタがショートし、事実上、リセットパルスが再び低下した際に、電荷をリセットする、または、電荷の受け取りを準備する。

クロック周期は、チップに組み込まれたクロック２８により、外部のマスタクロックから生成される。好ましい実施形態において、クロックは、５００ｋＨｚで動作する。露光時間は３０μｓから１０ｍｓの間で変動し、ホールドパルスは、およそ２μｓのサンプリング時間の間、高い状態を維持する。

図３に示されるように、露光時間の間に、２回のサンプリングが行なわれる。このリアルタイムな相関二重サンプリング（ＣＤＳ）技術は、ＫＴＣノイズを抑制またはリセットする。これは、ＣＣＤ配列からのアナログ信号が２個の別々のホールドスイッチ、または、２個の別々のホールディングキャパシタに適用される、既知のＣＤＳ技術とは異なるものである。

図４に示されるように、ＡＤＣ２２は、シングルスロープなデバイスであり、参照信号またはデータ信号を受信するようにホールディングキャパシタに連結された正の端子と、チップに組み込まれた線形のランプ生成器３２（図１参照）に接続された負の端子とを有するキャパシタ３０を含む。８ビットのカウンター３４は、キャパシタの出力に連結されたレジスタ３６のデータ入力端子に連結される。比較器の出力は、レジスタの使用可能な端子を制御する。

動作中、線形ランプ生成器３２とカウンタ３４は、同時に始動させられる。ランプ生成器３２は、線形なシングルスロープのランプ信号を生成する。比較器３０がランプ信号が入力信号に到達したことを検出すると、レジスタ３６は、カウンタのカウント値をラッチする。上記カウント値は、アナログ入力信号のデジタル表現である。参照信号には４ビット（１６カウント）のみが用いられ、データ信号には８ビット（２５６カウント）のみが用いられる。好ましくは、ランプ生成器は、Ｇｍ−Ｃ積分器であり、カウンタ３４は、Ｔフリップ−フロップの同期カウンタである。

図５は、比較器３０を実施した回路であり、差分入力ステージとシングルエンドのゲインステージとを有した２ステージの比較器を含んでいる。上記シングルエンドのゲインステージは、チャタリングを消去するための、たすきがけの双安定構造を有している。

デジタルのバックエンド１４は、各ピクセルに対し、メモリ３８と、ローセレクタ（ｒｏｗ ｓｅｌｅｃｔｏｒ）４０と、コントローラ４８とを含む。１２ビットのストレージレジスタ４２、１２ビットのバッファ４４、および、引き算器４６もまた、チップに組み込まれ、全ピクセルによってシェアされる。

メモリ３８は、好ましくは１２ビットのレジスタであり、８ビットのデータ信号と４ビットの参照信号とを格納し、１２ＭＨｚで動作する。ローセレクタ４０は、共に１ＭＨｚで動作する１ビットのシフトレジスタとマルチプレクサとを含む。シフトレジスタは、全ピクセルの５１２個のレジスタから１つのレジスタを同時に選択し、選択されたピクセルからデータをシフトさせる。代替的に、ピクセルメモリは、共通バスに連結され、バス上に多重化され得る。第１の選択されたピクセルからシフトされたデータは、１２ビットのストレージレジスタ４２に格納され、その後、バッファ４４に転送され、最終的に、引き算器４６に転送されてＣＤＳ減算を実行される。その間、データ読み出し、格納、および、処理のため、次のピクセルが選択される。コントローラ４８が、チップ上の回路に動作可能となるように連結され、様々なデバイスの間のタイミングを制御する。

新規性を有し、特許証による保護を所望する請求内容は、添付の請求項によって述べられる。

図１は、本発明による電気回路を有するチップについてのブロック図である。 図２は、図１の回路のアナログのフロントエンド示す電気回路である。 図３は、図２の回路におけるノイズ抑制コンポーネントの動作を示す波形である。 図４は、図１の回路に用いるアナログ−デジタル変換器を示すブロック図である。 図５は、図４の比較器を示すブロック図である。

Claims (8)

1. １次元のコード化されたシンボルを画像化するシステムであって、
   ａ）シングルかつ固体の相補型金属酸化膜半導体（ＣＭＯＳ）チップと、
   ｂ）シングルチップに組み込まれたアナログのフロントエンドであって、
   ピクセルの線形配列であって、各ピクセルが入射光を電気的なアナログ信号に変換するフォトダイオードを有する、線形配列と、
   各フォトダイオードに対するアナログ−デジタル変換器（ＡＤＣ）であって、該アナログ信号を電気的なデジタル信号に変換するように動作可能な、アナログ−デジタル変換器と
   を含む、アナログのフロントエンドと、
   ｃ）該シングルチップに組み込まれたデジタルのバックエンドであって、該デジタル信号を、該画像化されたシンボルに関係のある情報を有しているデジタル化された出力信号に加工する、デジタルのバックエンドと
   を備える、システム。
2. 前記フロントエンドは、各ピクセルに対するノイズ抑制回路を含んでおり、
   該ノイズ抑制回路は、
   それぞれのフォトダイオードをパルス化し、露光時間の間に前記入射光を前記アナログ信号に変換する手段と、
   該アナログ信号をサンプリングし、該露光時間が開始した後に参照信号を生成する手段と、
   該アナログ信号を再度サンプリングし、該露光時間が終了する前にデータ信号を生成する手段と
   を含む、請求項１に記載のシステム。
3. システムの動作中にクロック周期を生成するクロックをさらに備え、
   前記サンプリング手段は、前記露光時間が開始した１クロック周期後に、前記参照信号を生成し、該露光時間が終了した１クロック周期前に、前記データ信号を生成する、
   請求項２に記載のシステム。
4. 前記サンプリング手段は、フィードバックキャパシタと並列接続されたリセットスイッチを含み、
   該フィードバックキャパシタは、前記フォトダイオードに連結されており、
   該リセットスイッチは、前記フォトダイオードからのアナログ信号が該フィードバックキャパシタにチャージされる開状態と、該リセットスイッチが該フィードバックキャパシタをショートする閉状態との間で切り替え可能である、
   請求項２に記載のシステム。
5. 前記サンプリング手段は、前記フィードバックキャパシタに並列接続されたホールドスイッチとホールドキャパシタとを含み、
   該ホールドスイッチは、前記チャージされたフィードバックキャパシタが該ホールドキャパシタをチャージする閉状態と、前記チャージされたフィードバックキャパシタが該ホールドキャパシタからブロックされる開状態との間で切り替え可能である、
   請求項４に記載のシステム。
6. 前記ＡＤＣは、前記参照信号と前記データ信号とをそれぞれ複数のビット信号に変換するように動作可能であり、
   前記シングルチップに組み込まれた引き算器は、該データ信号から該参照信号を引き算し、前記デジタル化された出力信号を取得する、
   請求項５に記載のシステム。
7. 前記アナログのフロントエンドは、前記ＡＤＣに到達する前に前記アナログ信号を増幅する高ゲインの増幅器を含む、請求項１に記載のシステム。
8. 前記ＡＤＣは、
   前記参照信号と前記データ信号とを受信する一つの入力と、
   ランプ信号を受信する別の入力と、
   カウンタが連結されたレジスタに連結された出力と
   を含む、請求項２に記載のシステム。

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