JP2002209143A - 画像センサで使用するための精密アナログ基準レベルを有するセンス増幅器 - Google Patents

画像センサで使用するための精密アナログ基準レベルを有するセンス増幅器

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Abstract

(57)【要約】 【課題】 本発明の目的は、画像センサと共に使用す
る、高速、低雑音且つ電力効率の良い、強いセンス増幅
器を提供することである。 【解決手段】 本発明の現在好適な実施例は、各画素か
らのシングルエンドビット線、小振幅ビット検出、再生
式センス増幅器及び、精密アナログ基準を使用する基準
発生を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、画像センサシステ
ムに関する。特に、本発明は、画像センサで使用するた
めの精密アナログ基準レベルを有するセンス増幅器に関
する。
【０００２】
【従来の技術】ディジタル写真は、２０世紀中に出現し
た最も注目される技術の１つである。適切なハードウェ
アとソフトウェア（及び、時若干の知識）で、誰もがデ
ィジタル写真の原理を動作させることができる。例え
ば、ディジタルカメラは、ディジタル写真の切り口であ
る。近年の製品の導入、技術進歩、及び、価格低下は、
電子メールとワールドワイドウェブの出現とともに、デ
ィジタルカメラを民生用電子製品の注目される新たなカ
テゴリーとするのに役立っている。
【０００３】しかし、ディジタルカメラは、従来のフィ
ルムカメラのようには動作しない。実際に、それらは、
コンピュータスキャナー、コピー又は、ファックス機に
更に緊密に関連している。大部分のディジタルカメラ
は、シーンを検知するために、電荷結合素子（ＣＣＤ）
又は相補型金属酸化物半導体（ＣＭＯＳ）のような画像
センサ又は光検知素子を使用する。光検知素子は、シー
ンから反射されれた光に反応し、そして、その反応の強
さを、等価の数値に変換する。例えば、光を赤色、緑色
及び、青色フィルタを通すことにより、反応は、各々の
別々のカラースペクトラムに対して測定される。ソフト
ウェアにより読出しが結合され且つ評価されるときに
は、カメラは、写真の各要素の特定の色を決定できる。
画像は実際には数値データの集合であるので、コンピュ
ータへ簡単にダウンロードでき、そして、更なる芸術的
効果のために操作される。
【０００４】多くのディジタル画像アプリケーションで
は、Ｆｏｗｌｅｒ他による発明の名称「画素レベルＡ／
Ｄ変換を有するＣＭＯＳ画像センサ」の米国特許番号
５，４６１，４２５に記載されているように、アナログ
／ディジタル変換器（ＡＤＣ）を領域画像センサと集積
するのが望ましい。そのような集積は、システムコス
ト、電力消費を下げ、そして、システム性能を改善す
る。領域画像センサとＡＤＣを集積するための異なる機
構の中で、画素レベルＡＤＣは、最も低い電力及び、最
も単純で、最も処理が軽便で且つ階層的な設計を達成す
ることを約束する。米国特許番号５，４６１，４２５に
記載されているＡＤＣアプローチは、非常に単純で且つ
強い回路を必要とする優位点を有する、１次シグマデル
タ変調に基づいている。更に、各々の画素の要素により
ディジタル値が直接的に与えられるので、ディジタル値
の読出しはきわめて高い。
【０００５】
【発明が解決しようとする課題】米国特許番号５，４６
１，４２５で開示された画像センサの構造では、各画素
又は、画素のグループは、ＡＤＣを含み、それにより、
画素からセンサ配列周辺部への読出しは完全にディジタ
ルである。典型的には、読出し回路は、ＲＯＭ又はシン
グルエンドのＳＲＡＭである。そのような回路はセンサ
配列内画素と画素出力ビット線を有する。１つのトラン
ジスタは、バッファ読出しトランジスタとして働き、そ
して、他のトランジスタは、典型的には、ＷＯＲＤとラ
ベルが付された信号により制御される、選択トランジス
タとして働く。
【０００６】ビット線の他の端には、画素のディジタル
出力を検出するセンス増幅器がある。典型的には、大き
な画素配列に対しては、多くのそのようなセンス増幅器
があるので、センス増幅器は、高速、低雑音及び、電力
効率の良いことが望ましい。
【０００７】過去に設計された画像センサ（例えば、Ｉ
ＳＳＣＣ９４参照）では、センス増幅器は、画素内の面
積を節約するためにシングルエンドであるが、しかし、
ビット線は、電源線の間、即ちＶｄｄからＧｎｄ（即
ち、グランド）の間で、振れる。そのような完全な電源
間の振幅は、ノイズを発生し、且つかなり大きな電力を
消費する。
【０００８】例えば、画像センサと共に使用する、高
速、低雑音且つ電力効率の良い、強いセンス増幅器を提
供することが優位である。
【０００９】
【課題を解決するための手段】本発明は、例えば、高
速、低雑音及び、電力効率の良いことを特徴とする、米
国特許番号５，４６１，１２５に開示された又は、好ま
しくはその改善されたバージョンの、画像センサととこ
に使用する、強いセンス増幅器に関連する。本発明の現
在好適な実施例は各画素からのシングルエンドのビット
線、小振幅ビット線検出、再生式センス増幅器及び、精
密アナログ基準を使用する基準発生を含む。例えば、基
準発生のための精密アナログ基準の使用は、純粋にディ
ジタル要素を含む現在のセンス増幅器では知られていな
いと考えられるので、特に、本発明は、最新の技術から
の実質的な出発を提供する。
【００１０】従って、本発明の１つの目的は、画像セン
サで使用される精密アナログ基準を有するセンス増幅器
を提供することである。
【００１１】前述したものと共に、他の目的、利益及び
優位点は、以下の記載と添付の図面に示された実施例
の、本発明の実行で達成される。
【００１２】
【発明の実施の形態】本発明のこれらの及び他の特徴及
び優位点は、以下の説明、請求項及び、添付の図面によ
り更に理解されよう。
【００１３】本発明の以下の詳細な説明では、本発明の
現在好適な実施例の完全な理解をするために幾つかの特
定の詳細が示される。しかし、当業者には、個々に述べ
る特定の詳細を使用しない実施例を実行することができ
ることは、理解されるべきである。既知の方法、手順、
構成要素及び回路は、本発明を不要に曖昧にするのを避
けるために、詳細には説明しない。実施例に関連して説
明された“一実施例”又は、“１つの実施例”は、特定
の特徴、構造又は、特性は、本発明の少なくとも１つの
実施例に含まれうることを意味する。明細書内の種々の
場所での”一実施例の”フレーズは、全て同じ実施例を
参照する必要は無く、又は、他の実施例と相互に排他的
な別の又は代わりの実施例である必要もない。更に、本
発明の１つ又はそれ以上の実施例を示す、処理フローチ
ャート又は図のブロックの順序は、本質的に、特定の順
序を示すものではなく又は、本発明の制限を暗示するも
のでもない。
【００１４】以下の説明では、図の同じ番号の参照は、
幾つかの図を通して同じ部品を指す。図１Ａは、本発明
が実行される、画像センサ又は光検出チップ１００を示
す。画像センサ１００は、静止又はビデオ写真のいずれ
かのための、例えば、ディジタルカメラのような画像捕
捉装置内で使用され、そして、ディジタル画像データを
発生する。光検出チップ１００は、典型的にはＣＭＯＳ
のような基板上に製造され、配列に配置された複数の光
検出器を有する。カラーのアプリケーションに対して
は、モザイクの選択的に透過するフィルタが、光検出器
の各々と位置が合わされて重ねられ、それにより、光検
出器の第１、第２、及び、第３の選択グループが、例え
ば、赤色、緑色及び、青色範囲のそれぞれ目に見えるス
ペクトラムの、３つの異なる色範囲を検知するために作
られる。光検出チップ１００内の光検出器の数は、典型
的には、それから発生されるディジタル画像の解像度を
決定する。水平解像度はロー１０２内の光検出器の数の
関数であり、そして、垂直解像度はコラム１０４内の光
検出器の数の関数である。
【００１５】各々の光検出器は、光に露光されたときに
電子的信号を発生する光センサを含む。一般的には、光
センサは、ＣＭＯＳセンサ内のフォトダイオード又はフ
ォトゲートである。図１Ｂは、電流源１２２及びキャパ
シタ１２４としてモデル化されるフォトダイオード１２
０である。リセット信号がリセット端子１３０に与えら
れるときに、キャパシタ１２４は、トランジスタ１２８
を通して、Ｖｃｃ付近に、完全に充電され、この点で、
フォトダイオード１２０は、光積分の準備が完了してい
る。キャパシタ１２４は、実際にはＶｃｃ−Ｖｔに充電
されることに注意する。ここで、Ｖｔは、トランジスタ
１２８をわたった電圧である。簡単のためにＶｔは、約
ゼロと仮定する。
【００１６】リセット信号が低下するとすぐに、即ち、
電圧レベルが変化すると、光積分が開始する。フォトダ
イオード１２０の表面を光１２６からの入射フォトンが
打てば打つほど、電流源１２２の電流が増加する。キャ
パシタ１２４は、電流源１２２を通して放電を開始す
る。典型的には、フォトダイオードが、より高いフォト
ン強度に対してより多くのフォトンを集め、この結果、
抵抗１２２の抵抗値が減少する。従って、高速な放電信
号Ｖｏｕｔが発生される。言いかえるとＶｏｕｔからの
信号は、フォトダイオード１２０を打つ入射フォトンに
比例する。この信号は、かわりに、ここで、電子的信号
又は、画素電荷信号と呼ぶ。オプションで、回路１３０
は、電子的信号Ｖｏｕｔを所望のレベルに上昇させるの
に採用され、それにより、出力、即ち、画素電荷信号
は、効果的に後続の回路と結合される。
【００１７】画像センサの動作は、 −上述の光積分処理と、 −読出し処理、 の２つの処理を有する。
【００１８】これらの２つの処理の各々は、制御された
時間期間の間維持される。光積分処理では、各光検出器
は、光の入射フォトンを累積することを開始し、そし
て、累積は画素充電信号として反映する。光積分処理の
後に、光検出器は読出し処理を開始し、その間に各光検
出器内の画素充電信号が、読出し回路を介してデータバ
ス又はビデオバスに読み出される。光積分処理が進む間
の期間は、露光制御又は、電子的シャッタと呼ばれ、そ
して、どのくらいの電荷が各フォトダイオードに累積さ
れるかを制御する。
【００１９】図２は、米国特許番号５，４６１，４２５
の図１を複製し、そして、各光検出器１４が、光センサ
に加えてＡ／Ｄ変換器を含むことを示す。各々の光検出
器は、センサ画素又は、センサ要素又は、ディジタル画
素と呼ばれる。これは、光検出器はここでは、従来の画
像センサ内で普通に見られそして、光センサを含み、ア
ナログ信号を発生する光検出器に対して、アナログ／デ
ィジタル変換回路を含むことにより示す。更に、ここで
は、画素要素は、従来の画像センサで読み出されるアナ
ログ信号よりも非常に速い速度で読み出すことが可能な
ディジタル信号を出力するので、従来の画像センサと異
なる。従って、結果の画像センサは、ディジタル画素セ
ンサ（ＤＰＳ）と考えられる。本発明の好適な実施例
は、センサ要素が光センサとアナログ／ディジタル変換
回路を有する、そのような構造に基づいている。
【００２０】図２の画像センサは、単一集積回路チップ
１０上に形成される。画像センサコア１２は、２次元配
列の光検出要素を有し、各々が、光検出要素のアナログ
出力を示すビットのストリームを出力する専用のＡ／Ｄ
変換器に接続されている。光検出要素とＡ／Ｄ変換器の
組合せは、単一の画素要素１４を構成する。各画素要素
１４は同一の回路を含む。チップ１０上のディジタルフ
ィルタ１６は、各画素要素１４からのディジタルストリ
ームを受信するように接続され、そして、各ディジタル
ストリームを、それぞれの画素要素１４により検出され
た光の強度の２５６レベルの１つを表す８ビットのバイ
トに変換する。
【００２１】動作においては、焦点の合った画像の異な
る部分が各々の画素要素１４上に当るように、画像は、
画像センサコア１２上に焦点が合わされる。各々の光検
出要素は、フォトトランジスタを有し、その導電率はフ
ォトトランジスタのベースに入射する光の強度に関連す
る。フォトトランジスタを通過するアナログ電流は、フ
ォトトランジスタに入射する光の強度に対応する。コア
１２の中の全てのフォトトランジスタからのアナログ信
号は、共通のクロックドライバ１８を使用してクロック
を供給された専用のＡ／Ｄ変換器から出力されるシリア
ルビットストリームに同時に変換される。シリアルビッ
トストリームは、時間の期間をわたって、即ち、フレー
ム期間をわたって、（チップ上の又は、チップ外の）フ
ィルタ１６により処理され、フォトトランジスタに入射
する光の強度を表す信号を得る。
【００２２】各クロックサイクルの後に、１つのビット
が、各画素要素１４内のＡ／Ｄ変換器の出力で、ラッチ
される。各クロックサイクルの後に、画素要素１４によ
り発生された各ビットをフィルタ１６へ転送するため
に、画素要素１４の全てのローにアドレスが供給される
まで、画素要素１４の各々のローには、順に、ローデコ
ーダ２０を使用してアドレスが供給される。各々のロー
をアドレスすると、アドレスされたローの各画素要素１
４の１−ビット出力が、対応するビット線２２に接続さ
れる。フィルタ１６は、フレーム期間にそれぞれの画素
要素１４に入射する光の平均強度に対応する、画素要素
１４当り８ビットの値を発生するために、各画素要素１
４からのビットストリームを処理する。これらの８−ビ
ットの値は、適するマルチプレクサ又はシフトレジスタ
を使用して、チップ１０から出力されても良く、ビット
マップされたメモリ２４に一時的に蓄積されてもよい。
メモリ２４は、フレームバッファとして動作し、メモリ
２４内の光強度値は、モニタ内の対応する画素の光出力
を制御するために順次にアドレスされる。
【００２３】図２の特定の実施例では、６４の別々のフ
ィルタ１６が、６４のビット線２２上のビットストリー
ム出力を、８−ビット値に変換するのに使用される。コ
ア１２の出力で、マルチプレクサは、必要なフィルタの
数を例えば、１６に減少することもできる。フィルタ１
６のメモリ２４との好ましい相互動作は、以下のようで
ある。画素要素１４のローがアドレスされたすぐ後に、
制御回路２６は、ローデコーダ２０により発生されたア
ドレスを使用して、アドレスされたロー内の各画素要素
１４に対して、メモリ２４内に蓄積された前の（又は、
仮の）８−ビット値をフェッチし、そして、この前の値
を、画素要素１４から新たなビットをッ受信しようとす
る６４のフィルタ１６の適切な１つにロードする。従来
のメモリアドレッシング技術と回路は、この目的のため
に使用される。アドレスされた画素要素１４内のそれぞ
れのＡ／Ｄ変換器の単一ビット出力は、その画素要素１
４に対する前の８−ビット値を含む６４のフィルタ１６
にそれぞれの１つに与えられる。各々のフィルタ１６
は、そして、新たな仮の値を発生するために、前の８−
ビット値を、情報の新たな単一ビットで更新する。各フ
ィルタ１６により発生された今更新された８−ビット値
は、制御回路２６の制御の下で、メモリ２４に転送され
て戻される。
【００２４】図３を参照し、本発明の１つの実施例に従
ったディジタル画素センサに基づく画像センサ３００が
示される。ディジタル画素センサ３０２は、米国特許番
号５，４６１，４２５又は、米国特許番号５，８０１，
６５７に従って実行されても良く、シーンの１つ又はそ
れ以上の画像を表すディジタル信号を出力する。センス
増幅器とラッチ３０４は、ディジタル画素センサ３０２
からのディジタル信号の読出しを容易にするために、デ
ィジタル画素センサ３０２に結合される。本発明に従っ
た画像センサ３００も、しきい値を記憶する（ここでし
きい値メモリと呼ぶ）メモリ３０６、時間インデックス
値を記憶する（時間インデックスメモリと呼ぶ）メモリ
３０８及び、センサ３０２からの１フレームの画像デー
タを記憶するのに十分に大きいディジタル又はデータメ
モリ３１０含む。
【００２５】本発明の一実施例に従って、センサ３０２
はＮかけるＭ画素で且つ、ｋ−ビットを有するとする。
従ってしきい値メモリメモリ３０６のサイズはＮかける
Ｍビットであり、時間インデックスメモリ３０８のサイ
ズはＮかけるＭかけるｍビットであり、ここで、ｍは時
間分解能である。現在好適なセンサ３０２の画素解像度
は、１０ビットの１０００かける１０００である。この
ように、しきい値メモリメモリ３０６は１−メガビット
メモリであり、時間インデックスがＴ，２Ｔ，４Ｔ及び
８Ｔ（即ち、２ビット分解能）に設定されている時に
は、時間インデックスメモリ３０８は２−メガビットメ
モリであり、そして、ディジタルメモリ３１０は、少な
くとも１．２メガバイトのサイズを有することが好まし
い。
【００２６】本発明は、高速、低雑音及び電力効率の良
い、例えば、ＤＰＳ画像センサと使用する、強いセンス
増幅器に関する（が、しかし、本発明は、そのようなセ
ンサに限定されず、又は、本発明の目的のために且つ、
本発明の現在好適な実施例の図示及び例のみのために、
本発明が実行される１つの従来技術の装置を含む、図１
−３と共に説明したそのようなセンサにどのようにも制
限されない）。
【００２７】図４は、典型的なセンス増幅器配置を示す
概略のブロック図を示す。ＣＭＯＳディジタル画素セン
サ（ＤＰＳ）画像センサでは、各画素又は画素のグルー
プは、ＡＤＣ１４０を有し、画素からセンサ配列周辺へ
の読出しは、完全にディジタルである。典型的には、画
素内の読出し回路は、ＲＯＭ又はシングルエンドのＳＲ
ＡＭ内の読出し回路と同様である。そのような回路は、
センサ配列内の画素（図示していない）と画素出力ビッ
ト線１４１を有する。トランジスタＭ１は、バッファ読
出しトランジスタとして働き、そして、トランジスタＭ
２は、選択トランジスタとして働き、これは、典型的に
は、ＷＯＲＤとラベルの付された信号により制御され
る。
【００２８】ビット線の他の端には、画素のディジタル
出力を検出するセンス増幅器１４２がある。大きな画素
配列に対しては、典型的には、多くのそのようなセンス
増幅器が必要であるので、センス増幅器は、高速で、低
雑音で且つ電力効率が良いことが望ましい。
【００２９】本発明の現在好適な実施例は、各画素から
のシングルエンドのビット線、小振幅ビット線検出、再
生式センス増幅器、及び、精密アナログ基準を使用する
基準発生を含む。特に、例えば、基準発生のための精密
アナログ基準の使用は、典型的には、純粋にディジタル
要素を含む今日のセンス増幅器では着られていないの
で、本発明は、最新技術からの実質的な出発を提供す
る。
【００３０】本発明の他の重要な特徴は、トランジスタ
と各画素から出る金属線の数の低減と最小化である。こ
れは画素領域を、次に、最小化することを可能とする。
【００３１】ＩＳＳＣＣ９４では、電源線から電源線へ
の振幅のビット線が使用されるが、本発明の現在好適な
実施例は、小振幅、例えば、１５０ｍＶの、画素それ自
身内でのシングルエンドの読出しを有するビット線を使
用する。センス増幅器を信頼性のある動作の構成とする
ために、グランドの跳ね返り及び結合のようなシステム
雑音の衝撃を最小化するために、本発明は、擬似差動を
提供する。
【００３２】従来技術で既知の１つのアプローチは、図
５に示すように、ダミー基準セルを有するセンス増幅器
を使用する。この回路では、センス増幅器は、各々が選
択線ＳＥにより制御される複数の交差結合されたインバ
ータよりなる。
【００３３】図５の回路は、既知のプリチャージ回路を
省略する。本発明のこの特徴は、センス増幅器の設計の
分野の当業者には理解されるためである。
【００３４】ダミー基準セル１５０は、正規のセルの駆
動能力の半分のみの駆動能力を有する。図５に示された
回路では、入力ｉｎｂは１にセットされる。これは、本
質的に、センス増幅器１４２に擬似差動入力を形成す
る。このように、入力ｉｎ＝＝１の場合には、トランジ
スタＭ６のソース”ｂｉｔ”は、ＳＥ１のソース
【００３５】
【外１】 よりも２倍速く放電する。”ｂｉｔ”と
【００３６】
【外２】 の間の差が、例えば、７０ｍＶの特定のレベルに達する
と、これらのセンス増幅器は２つのビット線の間の差を
増幅する。このような場合に、センス増幅器がビット線
の振れを減少させるために点火される前に、アクセスト
ランジスタＭ５、Ｍ６は、オフとなる。入力ｉｎ＝０の
場合には、”ｂｉｔ”は変化しないが、しかし、
【００３７】
【外３】 は放電し、それにより結果的に、”ｂｉｔ”と
【００３８】
【外４】 の間の差はあるレベルに達する。この点で、センス増幅
器は、この差を拡大するように起動される。
【００３９】図５の回路は、幾つかの制限がある。例え
ば、、擬似差動回路が強く動作するためには、ダミーセ
ルは、正規のセルに近くレイアウトされねばならない。
ダミーセルは、センサ配列の端部に配置されるのでこれ
は非常に難しく、従って、センサ配列の中心付近に配置
された画素から遠く配置される。読出し経路の異なる長
さのために、正規のセルとダミーセルを整合させるのが
難しい。
【００４０】本発明の現在好適な実施例は、ダミーセル
で
【００４１】
【外５】 を発生させる代わりにビット線上の電圧と比較する基準
電圧を発生することによりこの問題を解決する。図６を
参照する。本発明のこの実施例では、基準電圧発生器１
８０により、基準電圧ＲＥＦが正確に発生でき且つ環境
を追跡する限り、望ましいセンス増幅器を発生すること
が可能である。例えば、基準電圧ＲＥＦは、０．９Ｖｄ
ｄ（又は、Ｖｄｄ−０．１）に設定することが可能であ
る。入力ｉｎ＝＝１の場合には、読出し中に、ビット線
は、ついには、Ｖｄｄ−０．１のＲＥＦ以下に例えば、
Ｖｄｄ−０．２に、即ち、２００ｍＶの振幅になり、そ
のような場合には、センス増幅器の起動は、正しい出力
を発生する。
【００４２】正確なアナログ基準電圧ＲＥＦを発生する
ことは、難しい。多くのメモリのセンス増幅器の設計
は、公称出力が約０．５Ｖｄｄの、正しい電圧を発生す
るために、比が定められたＭＯＳＦＥＴが直列にスタッ
クされる（図７参照）、ディジタル回路を使用しようと
する。しかし、プロセスの不完全さとＶｔの不一致によ
り、発生された出力は正確ではない。
【００４３】本発明の好適な実施例は、ＲＥＦ発生問題
を解決するためにアナログ回路を使用する。このアプロ
ーチは、アナログ回路は使用するために既に利用でき
る、特に混在信号チップ内に配置されるのに適してい
る。
【００４４】本発明は、現在行われているように、ＲＥ
Ｆを発生する２つの異なる技術を含む（図８Ａ及び、８
Ｂ）。
【００４５】１つのアプローチは、例えば、２つ又はそ
れ以上の抵抗１８１，１８２が、例えば、ＶｄｄとＧｎ
ｄのような２つの電源線の間に直列にスタックされた、
抵抗ラダー１８０Ａ（図８Ａ）を使用する。抵抗は、比
のみが重要なので、ポリ又はウェル素子で作られる（ウ
ェル抵抗はディープサブミクロンプロセスで作られたと
きに、非常に良い品質を有する）。そのような素子の製
造は、当業者には良く知られている。このように、０．
９Ｖｄｄを発生するために、２つの抵抗を、１：９の比
となるような比にすることのみが必要である。
【００４６】第２のアプローチ１８０Ｂ（図８Ｂ）は、
非常に安定なアナログ電圧を発生するのにバンドギャッ
プ１８３を使用する。半導体材料では、バンドギャップ
は、電子が、価電子帯から、更に自由に移動できる伝導
帯へ移動するのに必要な最小のエネルギーである。多く
の混載信号回路では、バンドギャップ発生は、既に他の
目的のために行われる。そのような場合には、バンドギ
ャップ回路は、センス増幅器に容易く適用される。バン
ドギャップ回路は、電源及びプロセスに独立したＤＣ電
圧又は電流を発生し、そして、温度で良く画定された振
舞いを有する。番どギャップ回路は、例えば、Ｖｄｄを
基準にしたときに３００ｍＶのＤＣ電圧を発生する、即
ち、安定なｖｄｄ−０．３ｖを発生する。Ｖｄｄがバウ
ンスする（跳ね返る）ときは、アナログ信号もそれと共
にバウンスする。センサ配列が大きいときには、回路を
通して電流の経路を選択し、且つセンス増幅器の近くに
局部的に適切な電圧を発生するのが好ましい。
【００４７】本発明を、ある程度の特殊性と共に詳細に
説明した。当業者には、実施例の本開示は、例としての
みであり、そして、請求項に記載された本発明の範囲か
ら離れることなく、配置の多くの変更と部品の組合せが
なされうる。従って、本発明の範囲は実施例の説明より
も、請求項の記載により画定される。
【００４８】
【発明の効果】本発明により、画像センサと共に使用す
る、高速、低雑音且つ電力効率の良い、強いセンス増幅
器を提供することができる。
【図面の簡単な説明】
【図１Ａ】本発明が実行されるＣＭＯＳ画像センサ又は
光検出チップを示すブロック図である。
【図１Ｂ】電流源とキャパシタとしてモデル化されたフ
ォトダイオードを示すブロック図である。
【図２】米国特許番号５，４６１，４２５に開示された
ディジタル画素センサの構造を示すブロック図である。
【図３】各々のメモリとディジタル画素センサが同じセ
ンサ内に集積された、しきい値メモリ、時間インデック
スメモリ、別のデータメモリ、コントローラを有する画
像センサを示すブロック図である。
【図４】典型的なセンス増幅器配置を示すブロック概略
図である。
【図５】本発明の１つの実施例に従ったダミー基準セル
を有するセンス増幅器を示すブロック概略図である。
【図６】本発明の好適な実施例に従った、基準電圧を発
生するための機構を含むセンス増幅器を示すブロック概
略図である。
【図７】基準電圧を発生するために、直列にスタックさ
れた比が決められたＭＯＳＦＥＴ内のディジタル回路の
概略図である。
【図８Ａ】本発明の好適な実施例に従った、抵抗ラダー
を示す概略図である。
【図８Ｂ】本発明の代わりの等しく好適な実施例に従っ
た、バンドギャップを示す概略図である。
【符号の説明】
１０ 単一集積回路チップ １２ 画像センサコア １４ 画素要素 １６ ディジタルフィルタ ２０ ローデコーダ ２２ ビット線 ２４ メモリ ２６ 制御回路 １００ 画像センサ １００ 光検出チップ １２０ フォトダイオード １２２ 電流源 １２４ キャパシタ １２６ 光 １２８ トランジスタ １３０ リセット端子 １３０ 回路 １４２ センス増幅器 １８０ 基準電圧発生器 ３００ 画像センサ ３０２ ディジタル画素センサ ３０６ しきい値メモリメモリ ３０６ メモリ ３０８ 時間インデックスメモリ ３１０ データメモリ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA04 AA05 AA10 AB01 BA14 CA02 CA07 FA06 FA50 GC08 GC14 5C024 CY42 EX52 GX03 HX17 HX23 HX47

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 画像センサであって、 ローとコラムに配列された複数の画素を有するセンサ配
    列を有し、前記センサ配列は、前記画素に対する関連す
    るビット線上に信号を出力し、その画素は、シーンの１
    つ又はそれ以上の画像を集合的に表し、前記センサ配列
    は集積回路内に製造され、且つ、 前記画素からの信号を検出するために、各ビット線に関
    連する個々のセンス増幅器を有し、前記センス増幅器
    は、前記ビット線上の前記画素からの電圧と比較するア
    ナログ基準電圧を発生する基準電圧発生器を有し、前記
    センス増幅器は前記集積回路内に製造される、画像セン
    サ。
  2. 【請求項２】 前記電圧発生器は抵抗ラダーを有する、
    請求項１の画像センサ。
  3. 【請求項３】 前記抵抗ラダーは、前記集積回路内の２
    つの電源線の間に直列にスタックされている２つ又はそ
    れ以上の抵抗を有する、請求項１或は２に記載の画像セ
    ンサ。
  4. 【請求項４】 前記抵抗は、ポリ又はウェル素子の何れ
    かで作られる、請求項３に記載の画像センサ。
  5. 【請求項５】 前記抵抗ラダーは、２つの抵抗の比とし
    て、アナログ基準電圧を発生する、請求項１或は２に記
    載の画像センサ。
  6. 【請求項６】 前記電圧発生器はバンドギャップを含
    む、請求項１乃至５のうち、何れか一項に記載の画像セ
    ンサ。
  7. 【請求項７】 画像センサ内に、ローとコラムに配列さ
    れた複数の画素を有するセンサ配列を有し、前記サンサ
    配列は、前記画素に対する関連するビット線上に信号を
    出力し、その画素は、シーンの１つ又はそれ以上の画像
    を集合的に表し、前記センサ配列は集積回路内に製造さ
    れ、；且つ、前記画素からの信号を検出するための各ビ
    ット線に関連する個々のセンス増幅器を有し、その改良
    は、 前記センス増幅器が、前記ビット線上の前記画素からの
    電圧と比較するアナログ基準電圧を発生する基準電圧発
    生器を有し、前記センス増幅器は前記集積回路内に製造
    される、画像センサ。
  8. 【請求項８】 前記電圧発生器は抵抗ラダーを有する、
    請求項７の画像センサ。
  9. 【請求項９】 前記抵抗ラダーは、前記集積回路内の２
    つの電源線の間に直列にスタックされている２つ又はそ
    れ以上の抵抗を有する、請求項７或は８に記載の画像セ
    ンサ。
  10. 【請求項１０】 前記抵抗は、ポリ又はウェル素子の何
    れかで作られる、請求項７乃至９のうちの何れか一項に
    記載の画像センサ。
  11. 【請求項１１】 前記抵抗ラダーは、２つの抵抗の比と
    して、アナログ基準電圧を発生する、請求項７乃至９の
    うちの何れか一項に記載の画像センサ。
  12. 【請求項１２】 前記電圧発生器はバンドギャップを含
    む、請求項７乃至９のうち、何れか一項に記載の画像セ
    ンサ。
  13. 【請求項１３】 画像センサ内の画素から信号を検出す
    る、画像センサの各ビット線に関連するセンス増幅器で
    あって、 前記ビット線上の前記画素からの電圧と比較するアナロ
    グ基準電圧を発生する基準電圧発生器を有し、 前記電圧発生器は抵抗ラダーを有する、センス増幅器。
  14. 【請求項１４】 前記抵抗ラダーは、前記集積回路内の
    ２つの電源線の間に直列にスタックされている２つ又は
    それ以上の抵抗を有する、請求項１３に記載の画像セン
    サ。
  15. 【請求項１５】 前記抵抗は、ポリ又はウェル素子の何
    れかで作られる、請求項１４に記載の画像センサ。
  16. 【請求項１６】 前記抵抗ラダーは、２つの抵抗の比と
    して、アナログ基準電圧を発生する、請求項１３に記載
    の画像センサ。
  17. 【請求項１７】 画像センサ内の画素から信号を検出す
    るための、前記画像センサの各ビット線に関連するセン
    ス増幅器であって、 前記ビット線上の前記画素からの電圧と比較するアナロ
    グ基準電圧を発生する基準電圧発生器を有し、 前記電圧発生器はバンドギャップを有する、センス増幅
    器。
  18. 【請求項１８】 ローとコラムに配列された複数の画素
    を有する画像センサ配列の画素を検出する方法であっ
    て、 前記センサ配列は、前記画素に対する関連するビット線
    上に信号を出力し、その画素は、シーンの１つ又はそれ
    以上の画像を集合的に表し、前記センサ配列は集積回路
    内に製造され、 その方法は、 前記画素からの信号を検出するために、各ビット線に関
    連する個々のセンス増幅器を設けるステップと、 各々の前記センス増幅器内に、前記ビット線上の前記画
    素からの電圧と比較するアナログ基準電圧を発生する基
    準電圧発生器を設けるステップとを有し、前記センス増
    幅器は前記集積回路内に製造される、方法。
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