JP2000260971A - 撮像装置 - Google Patents

撮像装置

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JP2000260971A JP11061577A JP6157799A JP2000260971A JP 2000260971 A JP2000260971 A JP 2000260971A JP 11061577 A JP11061577 A JP 11061577A JP 6157799 A JP6157799 A JP 6157799A JP 2000260971 A JP2000260971 A JP 2000260971A
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Junichi Hoshi
淳一 星
Seiji Hashimoto
誠二 橋本
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Abstract

(57)【要約】 【課題】 微細化ＣＭＯＳセンサーに適したオーバーフ
ロードレイン構造を得る。 【解決手段】 光電変換素子１３と光電変換素子１３か
らの過剰な電荷を排除する横型オーバーフロードレイン
１２とを有する撮像装置において、オーバーフロードレ
イン１２は光電変換素子１３の少なくとも２方を取囲む
拡散層配線である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は撮像装置に係わり、
特に横型オーバーフロードレイン構造を有する撮像装
置、さらには微細化されたＣＭＯＳセンサーに関するも
のである。
【０００２】
【従来の技術】従来、強い光が照射された場合に発生し
た過剰な光信号電荷を排除するためのオーバーフロード
レイン構造（ＯＤ）は、主にＣＣＤ型撮像装置で発達し
て来た。
【０００３】オーバーフロードレイン構造には横型オー
バーフロードレイン構造（以下、ＬＯＤという。）、縦
型オーバーフロードレイン構造（以下、ＶＯＤとい
う。）が有り、例えば特開平１０−０７０２６１号公
報，電子情報通信学会技術研究報告ＥＤ８７−１７４等
に紹介されている。
【０００４】また前記ＬＯＤは、その直上にゲート電極
を設けることで、ゲート電極下のチャネルを開くことが
可能であり、リセット機能、電子シャッター機能等も実
現されている。また前記ＶＯＤはＶＯＤを構成する基板
の電位を変化させることで同様の機能を実現している。
【０００５】一方、ＣＣＤ型撮像装置とは別の撮像装置
としては、例えばＣＭＯＳセンサーが知られている。Ｃ
ＭＯＳセンサーの構成例は、特開昭６３−１００８７９
号公報、特開平９−４６５９６号公報等に説明されてい
る。ここで、ＣＭＯＳセンサーとはＣＭＯＳプロセスコ
ンパチブルのセンサーのことで、画素部と周辺回路のＭ
ＯＳトランジスタとが同一工程で形成できるものであ
る。
【０００６】
【発明が解決しようとする課題】上記ＶＯＤをＣＭＯＳ
センサーに応用しようとすると、種々の課題が生じる。
即ち、ＶＯＤはホトダイオードであるＮ+ 拡散層とＰウ
ェル、及びＮ型基板から成る。Ｐウェルは周辺回路を構
成するＣＭＯＳのウェルであるが、ウェルの濃度プロフ
ァイルはＶＯＤの主特性を決定する重要なファクタでも
有るため、両者の間に制約が生じ、各々の最適化は困難
となる。
【０００７】また両者のウェルを異なった工程で形成す
れば、その自由度は保証されるが、プロセスコストの上
昇を招く。これは撮像装置のコストアップを招くことに
なる。
【０００８】また前記電子情報通信学会技術研究報告Ｅ
Ｄ８７−１７４に示されるように、Ｐウェル間の重なり
部分をＶＯＤとして使用することも考えられるが、この
構造は精密なプロセス制御が必要となる。またオーバー
フローが開始する信号電荷量の値がバラツキやすい。こ
れは各画素に存在する光電変換素子の光電変換特性の飽
和電圧のバラツキとなり、撮像装置の特性を悪化させる
ことになる。
【０００９】また、ＬＯＤはＶＯＤに比べると一般に余
分なスペースを必要とし、画素面積を増大させる。ゆえ
にＣＣＤにおいては主流ではなくなりつつあるが、ＣＭ
ＯＳセンサーにおいては状況が少し異なる。即ち、ＣＭ
ＯＳセンサーでは元来その画素内に種々のデバイスを集
積しているために、ＬＯＤの増設に対してもＣＣＤほど
は障害とはならない。むしろＬＯＤに他の機能を持たせ
ることでよりスマートな構成も得ることが可能である。
【００１０】しかし、ＣＭＯＳセンサーにおいては微細
化が急速に進行しており、従来のような１次元ＬＯＤで
はＬＯＤを構成する拡散層の細線化による配線抵抗の増
大が生じ、そのためＬＯＤの実効力が低下することが予
想される。即ち、ＬＯＤに大電流が流れると、その増大
した配線抵抗によって電圧降下が生じ、撮像装置の画素
アレーの中央で、ＬＯＤに印加される実効電圧が大幅に
減少してしまうことである。これは、オーバーフロード
レイン構造の余剰電荷の排出能力を低下させるととも
に、面内の飽和電圧ムラを生じさせる。
【００１１】また一部のＣＭＯＳセンサーには光電変換
素子と増幅手段との間に転送ゲートを有するものが存在
する。転送ゲートはＭＯＳＦＥＴで形成されており、ゲ
ートをはさんだソース／ドレイン拡散層（フローティン
グディフュージョン）に光電変換素子からの余剰電荷が
流入すると、ノイズの原因となる。特にフローティング
ディフュージョン（以下ＦＤという。）を一時メモリに
使用する場合には深刻な問題となる。
【００１２】本発明は上述した課題を解決するものであ
り、微細化が進行しつつあるＣＭＯＳセンサーにおいて
も有効なオーバーフロードレイン構造を提供することを
目的とする。
【００１３】
【課題を解決するための手段および作用】本発明の撮像
装置は、光電変換素子と該光電変換素子からの過剰な電
荷を排除する横型オーバーフロードレインとを有する撮
像装置において、前記オーバーフロードレインは前記光
電変換素子の少なくとも２方を取囲む拡散層配線である
ことを特徴とする。
【００１４】また本発明の撮像装置は、光電変換素子と
負荷型電界効果トランジスタとを有する撮像装置におい
て、前記負荷型電界効果トランジスタのソース側は前記
光電変換素子に接続されており、前記負荷型電界効果ト
ランジスタはオーバーフロードレインとしての働きをす
ることを特徴とする。
【００１５】以下、本発明について図面を用いて説明す
る。
【００１６】本発明は図４に示すように、撮像装置の単
一の画素又は複数の画素３１の外周に井桁状の２次元の
ＬＯＤ３２を配置する。
【００１７】なお、図４ではＬＯＤの構成を井桁状とし
ており、光電変換素子を含む画素の周囲を取り囲むよう
にしているが、光電変換素子の周囲の一部をＬＯＤが取
り囲む（少なくとも２方を取り囲む）ように形成されて
いればよい。一般的には画素はマトリクス状に配される
ので図４のように２次元井桁状のＬＯＤが望ましいが、
光電変換素子の形状は光電変換素子以外の画素構成要
素、例えば転送ゲートや増幅アンプ等によって形状が変
わり、また画素自体の形状によっても変わるので、光電
変換素子を囲むＬＯＤの形状もそれに対応して変わるこ
とになる。
【００１８】本発明によれば画素中に含まれる光電変換
素子に対向するＬＯＤの長さ（Ｗ）を大きく取れること
から、光電変換素子からあふれ出る余剰な電荷を速やか
にＬＯＤに排出することができる（Ｗ効果）。
【００１９】またＬＯＤ中に排出された電荷を速やかに
画素アレーから外部に輸送するためには、ＬＯＤの配線
抵抗は重要である。本発明においてはＬＯＤを２次元井
桁状の拡散層配線で形成することによって、その配線抵
抗（Ｒ）を低減させる（Ｒ効果）。
【００２０】図５は本発明の拡散層配線の２次元配線効
果を説明するための概念図である。図６は拡散層配線が
１次元配線の場合を説明するための概念図である。
【００２１】今、６×６画素から成る画素アレーを考え
る。図６（ａ）に示すように、縦又は横方向に１次元の
ＬＯＤを配置した場合には、両持ちとして、１画素相当
の拡散層抵抗Ｒを３個直列に配置した値がＬＯＤの配線
抵抗に相当する。図６（ｂ）の上方の端子がアレー中央
部に相当し、下方の端子がアレー外周部に相当する。配
線抵抗の値は３Ｒである。
【００２２】一方、図５（ａ）に示すように、本発明の
ように２次元井桁状に配置した場合には、図５（ｂ）に
示すように中央部と、外周部間の抵抗は簡単な計算から
２３／５２Ｒとなる。これは１次元の場合と比べると約
７倍小さな値である。
【００２３】改善効果は、ネットワーク（図５（ｂ））
のノードが増えるに従って更に顕著となる。２０×２０
画素から成る画素アレーの改善効果を回路シミュレータ
で見積もると、１次元の場合１０Ｒ、２次元の場合０．
６３６Ｒとなって、約１６倍の改善効果となる。これは
同じ構造であるならばＬＯＤの拡散層の幅を１／１６に
できることを示しており、それだけＬＯＤを小型化でき
ることを示している。
【００２４】また配線抵抗は途中で基板側、あるいは上
層のより低抵抗な金属配線とのオーミックコンタクトを
取ることによって、更に低下させることができる。
【００２５】また画素間にＬＯＤを配置することによっ
て、画素間の信号電荷の混合をも防止することができる
（Ｉ効果）。
【００２６】本発明によれば上記のＷ効果、Ｒ効果、Ｉ
効果によってよりコンパクトで効力の有るＬＯＤを実現
することが可能であり、耐光性に優れ飽和電圧バラツキ
のない、輝度分離、色分離の良いＳ／Ｎの良好な撮像装
置を提供することができる。
【００２７】また、本発明のＬＯＤに対数圧縮等に用い
られている負荷型ＭＯＳＦＥＴを用いることにより、更
にそのＬＯＤとしての性能は向上する。
【００２８】対数圧縮等に使用する負荷型ＭＯＳＦＥＴ
は、ＭＯＳＦＥＴのゲートとドレイン電極がショートさ
れており、ＭＯＳＦＥＴ間に印加される電圧が増大する
につれて、指数関数的に電流が増大する非線型性抵抗の
特性を示す。非線型抵抗である負荷型ＭＯＳＦＥＴの働
きは、後述する実施例の中で詳細に説明する。
【００２９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
【００３０】図１は本発明の一実施例である、撮像装置
の画素部レイアウト図である。図２は図１の配線を除去
した画素部レイアウト図である。図３は画素の等価回路
図である。撮像装置はアクティブピクセルセンサー（Ａ
ＰＳ）であるＣＭＯＳセンサーであり、ＣＺＮ（１０
０）Ｓｉウェハ上に、レイアウトルール０．４μｍのＣ
ＭＯＳプロセスによって製造されている。
【００３１】図１及び図２において、１１は画素単位セ
ルであり、撮像装置上に２次元アレー状に繰返し多数配
置されている。１２はＬＯＤを形成するＮ+ 拡散層であ
り、太さはパターン設計の最小寸法の０．４μｍであ
り、画素１１の外周を井桁状にとり囲んでいる。Ｎ+ 拡
散層１２は２次元アレーの外方で所定の電位に接続され
ている。また１３は光電変換素子であるホトダイオード
の一方の電極を形成するＮ+ 拡散層であり、ＬＯＤを構
成するＮ+ 拡散層１２とは距離０．４μｍだけ離れてお
り、Ｎ+ 拡散層１３はＮ+ 拡散層１２によって三方を取
囲まれた状態となっている。また１４はホトダイオード
（以下、ＰＤという。）１３からの信号電荷である電子
をＦＤ１５に転送するためのＭＯＳトランジスタＭTXの
転送ゲートであり、Ｌ＝０．４μｍ、Ｗ＝１．０μｍの
ＮＭＯＳＦＥＴで構成されている。１６は増幅手段とな
るＭＯＳトランジスタＭSFのゲートでありＦＤ１５と電
気的に接続されている。１７は選択手段となるＭＯＳト
ランジスタＭSELのゲート、１８は画素からの信号を出
力するための垂直出力線、１９はＦＤ１５をリセットす
るためのＭＯＳトランジスタＭRESのゲート、２０はＶD
D線、２１は信号φTXが印加される、転送用ＭＯＳトラ
ンジスタＭTXの転送ゲートと接続される転送信号線であ
り、２２は信号φSELが印加される、ＭＯＳトランジス
タＭSELのゲートに接続される画素選択信号線、２３は
信号φRESが印加される、ＭＯＳトランジスタＭRESのゲ
ートと接続されるリセット信号線である。
【００３２】図３において、ホトダイオードＰＤからの
信号は転送手段となるＭＯＳトランジスタＭTXを介して
ＦＤ部に転送され、ＦＤ部と電気的に接続される、増幅
手段となるＭＯＳトランジスタＭSFのゲート電位に対応
する信号が選択手段となるＭＯＳトランジスタＭSELを
介して垂直出力線に出力される。ＦＤ部はリセット手段
となるＭＯＳトランジスタＭRESによって所定の電位に
リセットされる。なお、ホトダイオードＰＤのリセット
は転送手段となるＭＯＳトランジスタＭTXを介して行わ
れる。
【００３３】ＬＯＤはＰＤ１３に光電荷を蓄積する電荷
蓄積時（露光時）に有効に働く。逆バイアスされたＰＤ
１３に電子が蓄積し始めると、逆バイアス電圧は徐々に
その値を減少させる。逆バイアス電圧がゼロに近づく
と、これ以上電子を収集、蓄積することができずに、そ
の電子を周囲にばらまき始める。その際に問題となるの
が、ＦＤ１５に電子が混入することである。またＦＤ１
５は信号電荷を一時蓄積しておくことが可能であるため
に、一時メモリとして使用される場合もある。その場合
は更に深刻である。しかし本実施例においてはＰＤ１３
の近傍三方向にＬＯＤが配置されており、しかも電子を
収集するように正の電圧が印加されていることから、Ｐ
Ｄ１３からあふれ出た電子を吸とることによって、ＦＤ
１５中に、あふれ出た電子が飛込むことを防止できる。
【００３４】また、Ｎ+ 拡散層１２とＦＤ１５との距離
は０．５μｍであり、Ｎ+ 拡散層１２とＰＤ１３との距
離０．４μｍよりも広く取られている。ＦＤ１５にはＰ
Ｄ１３に蓄積された全ての信号電荷である電子が転送さ
れるが（完全転送）、その場合、ＦＤ１５の電位が大き
く低下することが予想される。そのような場合において
も、Ｎ+ 拡散層１２とＦＤ１５との距離がＮ+ 拡散層１
２とＰＤとの距離よりも広いために、ＦＤ１５において
はＬＯＤ動作は生じにくい。
【００３５】Ｎ+ 拡散層１２から吸上げられた電子は前
述のように井桁状の２次元低抵抗配線によって画素アレ
ー外まで運ばれる。
【００３６】また本発明の他の実施例として、図７に示
したように、ＰＤ４３の外周を可能な限り覆うことも有
効である。なお、図７においては簡易化のために図１に
おいて示されていた配線、ゲート電極、スルーホール等
は省略されている。
【００３７】また、更なる実施例として、図８に示した
ようにリセット電位及びソースフォロワの電源であるＶ
DD端子６０をＬＯＤのＮ+ 拡散層５２と接続した例も考
えられる。本実施例によれば図１に見られたＶDD電源の
ための水平配線２０が不要となるため、更にＰＤ５３の
開口率が向上する。なお、図８においては簡易化のため
に図１において示されていた配線、ゲート電極、スルー
ホール等は省略されている。
【００３８】また本発明の更なる実施例である、四画素
でアンプを共有するＣＭＯＳセンサーの画素レイアウト
概略図を図９に示す。６１は繰返し単位セルとなる四画
素である。６２はＬＯＤを構成する幅０．４μｍのＮ+
拡散層である。６３−１〜６３−４はＰＤであり、Ｎ+
拡散層６２と０．４μｍの距離で二方を取囲まれてい
る。６６は増幅手段となるＭＯＳトランジスタＭSFのゲ
ートでありＦＤ６５と電気的に接続されている。６７は
選択手段となるＭＯＳトランジスタＭSELのゲート、６
８は画素からの信号を出力するための垂直出力線、６９
はＦＤ６５をリセットするためのＭＯＳトランジスタＭ
RESのゲート、７０はＶDD電源である。
【００３９】また隣同士とのＰＤとは０．８μｍの距離
で配置されている。６４−１〜６４−４はＰＤ６３−１
〜６３−４からの信号電荷をＦＤ６５に転送するための
転送ゲートであり、Ｌ＝０．４μｍ、Ｗ＝１μｍのＮＭ
ＯＳＦＥＴから成っている。
【００４０】本実施例においては、４つのＰＤ６３−
１，６３−２，６３−３，６３−４からの信号電荷を時
分割でＦＤ６５に読出している。従ってＰＤ６３−１〜
６３−４からあふれ出る過剰な電荷があった場合には前
述のように問題を生ずる。即ち、ＰＤ６３−１の信号電
荷がＦＤ６５に有る場合に他のＰＤから電荷があふれ出
て来た場合には、ＰＤ６３−１の信号に誤信号が乗って
しまう。特に本実施例のように四画素を共通アンプで読
出す場合には、四画素には異なった色（〜Ｒ，Ｇ，Ｂ）
が配置されることが多く、従って誤信号は輝度の誤りだ
けでなく、色の誤りを引起こすことになる。色の誤り、
即ち色相のズレは輝度の差とは異なり目立ち易い。しか
し本実施例においては、ＬＯＤが正の電位となっている
ために、あふれ出した電荷である電子は速やかにＬＯＤ
に吸上げられる。
【００４１】また本実施例においてはＰＤ同士の間の距
離はＬＯＤとＰＤとの距離よりも広く取っているため
に、ＰＤ間の信号の混合は生じにくくなっている。
【００４２】本発明の更なる実施例を図１０，図１１に
示す。図１０は本実施例の画素の等価回路図であり、図
１１はその概略レイアウト図である。
【００４３】図１１において、８１はＰＤ７３とＬＯＤ
であるＮ+ 拡散層７２間に接続されたＬ＝０．４μｍ、
Ｗ＝１μｍの負荷ＭＯＳＦＥＴのゲートであり、負荷Ｍ
ＯＳＦＥＴのゲート８１はＮ+ 拡散層７２に接続されて
いる。７６は増幅手段となるＭＯＳトランジスタＭSFの
ゲートでありＦＤ７５と電気的に接続されている。７７
は選択手段となるＭＯＳトランジスタＭSELのゲート、
７９はＦＤ７５をリセットするためのＭＯＳトランジス
タＭRESのゲートである。
【００４４】負荷ＭＯＳＦＥＴの働きは図１０に示した
通り、ＰＤ９３の信号電荷蓄積時に、負荷ＭＯＳＦＥＴ
１０１のサブスレッショルド特性を利用して信号を対数
圧縮するものであり、それゆえにＬＯＤの働きを兼ねる
ことができる。即ち、ＰＤ９３間に印加された逆バイア
ス電圧は、ＰＤ９３に信号電荷が蓄積するにつれて低下
する。すると負荷ＭＯＳＦＥＴ１０１間に印加される電
圧は増加し、従って負荷ＭＯＳＦＥＴ１０１間に流れる
電流は増加する。これはＬＯＤの働きそのものである。
本実施例によればその指数関数的に増大するＬＯＤ電流
によってそのＬＯＤとしての働きは理想的であり、耐光
性が非常に向上する。
【００４５】また、本発明の他の実施例として、負荷Ｍ
ＯＳＦＥＴのスレッショルド電圧Ｖ T を適当に選んでや
ることによって、前述のような対数圧縮特性を示さず、
通常の線型特性を示すセンサーとすることもできる。本
実施例では図１０の転送ゲートＭＯＳＦＥＴ９４のリー
クが始まるＰＤ９３の電位よりも、負荷ＭＯＳＦＥＴ１
０１のリークが始まるＰＤ９３の電位を低く設計してあ
ることによって、負荷ＭＯＳＦＥＴ１０１はオーバーフ
ロードレインとしての働きを示す。また本発明の更なる
他の実施例として、四画素間でアンプを共有するセンサ
ーに負荷ＭＯＳＦＥＴを各画素に配置した例も考えられ
る。
【００４６】本実施例によれば確実にＦＤへの余剰電荷
の混入を防ぐことができ、色相の誤りを生ずることはな
い。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
微細化ＣＭＯＳセンサーに適したオーバーフロードレイ
ン構造を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である、撮像装置の画素部レ
イアウト図である。
【図２】図１の配線を除去した画素部レイアウト図であ
る。
【図３】図１の画素の等価回路図である。
【図４】本発明の撮像装置の画素とＬＯＤの配置を示す
概略図である。
【図５】本発明の拡散層配線の２次元配線効果を説明す
るための概念図である。
【図６】拡散層配線が１次元配線の場合を説明するため
の概念図である。
【図７】本発明の他の実施例である、撮像装置の画素部
レイアウト図である。
【図８】本発明の他の実施例である、撮像装置の画素部
レイアウト図である。
【図９】本発明の他の実施例である、撮像装置の画素部
レイアウト図である。
【図１０】本発明の実施例の画素の等価回路図である。
【図１１】図１０の画素の概略レイアウト図である。
【符号の説明】
１１ 画素単位セル １２ Ｎ+ 拡散層 １３ Ｎ+ 拡散層（ＰＤ） １４ 転送ゲート １５ ＦＤ １６ ＭＯＳトランジスタＭSFのゲート １７ ＭＯＳトランジスタＭSELのゲート １８ 垂直出力線 １９ ＭＯＳトランジスタＭRESのゲート ２０ ＶDD線 ２１ 転送信号線 ２２ 画素選択信号線 ２３ リセット信号線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA14 CA03 DD12 FA06 FA14 FA19 5C024 AA01 CA02 FA01 FA11 GA31 GA43

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 光電変換素子と該光電変換素子からの過
    剰な電荷を排除する横型オーバーフロードレインとを有
    する撮像装置において、 前記オーバーフロードレインは前記光電変換素子の少な
    くとも２方を取囲む拡散層配線であることを特徴とする
    撮像装置。
  2. 【請求項２】 前記拡散層配線は、２次元井桁状に構成
    されていることを特徴とする撮像装置。
  3. 【請求項３】 請求項１又は請求項２に記載の撮像装置
    は、ＣＭＯＳセンサーであることを特徴とする撮像装
    置。
  4. 【請求項４】 請求項１又は請求項２に記載の撮像装置
    において、前記拡散層配線の幅はパターン設計の最小の
    寸法であることを特徴とする撮像装置。
  5. 【請求項５】 請求項１又は請求項２に記載の撮像装置
    において、前記拡散層配線は前記光電変換素子を含む単
    一の画素、あるいは前記光電変換素子をそれぞれ含む複
    数の画素を取囲んでいることを特徴とする撮像装置。
  6. 【請求項６】 請求項５に記載の撮像装置において、取
    囲んでいる前記複数の画素は光電変換素子からの信号を
    増幅する増幅手段を共有していることを特徴とする撮像
    装置。
  7. 【請求項７】 請求項１又は請求項２に記載の撮像装置
    において、前記拡散層配線は少なくとも一部が基板側、
    あるいは金属配線とオーミックコンタクトされているこ
    とを特徴とする撮像装置。
  8. 【請求項８】 請求項１又は請求項２に記載の撮像装置
    において、前記拡散層配線は正の電源配線を兼ねること
    を特徴とする撮像装置。
  9. 【請求項９】 請求項１〜８のいずれかの請求項に記載
    の撮像装置において、前記光電変換素子を有する画素内
    に転送ゲートとフローティングディフュージョンを有す
    ることを特徴とする撮像装置。
  10. 【請求項１０】 請求項９に記載の撮像装置において、
    前記フローティングディフュージョンと前記拡散層配線
    との間の距離は、前記光電変換素子と前記拡散層配線と
    の間の距離よりも広いことを特徴とする撮像装置。
  11. 【請求項１１】 光電変換素子と負荷型電界効果トラン
    ジスタとを有する撮像装置において、前記負荷型電界効
    果トランジスタのソース側は前記光電変換素子に接続さ
    れており、前記負荷型電界効果トランジスタはオーバー
    フロードレインとしての働きをすることを特徴とする撮
    像装置。
  12. 【請求項１２】 請求項１１に記載の撮像装置におい
    て、前記負荷型電界効果トランジスタのゲート及びドレ
    イン側は正の電位に接続されており、前記電界効果トラ
    ンジスタのスレッショルド電圧は前記正の電位よりも高
    いことを特徴とする撮像装置。
  13. 【請求項１３】 請求項１１に記載の撮像装置におい
    て、前記光電変換素子と前記負荷型電界効果トランジス
    タを有する画素内に転送ゲートとフローティングディフ
    ュージョンとを有することを特徴とする撮像装置。
  14. 【請求項１４】 請求項１２に記載の撮像装置におい
    て、前記転送ゲートのリーク電流が流れ始める光電変換
    素子の電位の値よりも、前記負荷型電界効果トランジス
    タのリーク電流が流れ始める電位の値の方が低いことを
    特徴とする撮像装置。
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