TWI241712B - CMOS device for recording images - Google Patents
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Description
1241712 玖、發明說明： 【發明所屬之技彳衧領域】 技術領域 本發明一般而言係有關於一種半導體裝置，尤其是有 5 關於一種CMOS攝像元件。 【导支冬好;3 为景技術 目W，CMOS攝像元件廣泛使用在相機行動電話和數 位相機等等方面。CMOS攝像元件相較於CCD攝像元件， 10具有結構簡單且可廉價製成之較優勢之特徵。 第1圖顯示這種CMOS攝像元件1〇〇之結構。 參照第1圖’ CMOS攝像元件1〇〇具有由多數CM〇s像素 元件10排列成行列狀之受光區域101A，且行選擇電路101B 與訊號讀取電路101C可共同對該受光區域1〇1A中之各 15 CMOS像素元件1〇發生作用。其中，前述行選擇電路1〇ib 選擇期望之CMOS像素元件1〇之轉移控制線TG、重設控制 線RST及選擇控制線SEL，另一方面，訊號讀取電路1〇1(：： 則對重設電壓線VR供給重設電壓，同時讀取來自輸出到訊 號讀取線SIG之像素之訊號電壓。 20 第2圖顯示第1圖之CMOS攝像元件100所使用之一個 像素之CMOS元件10的結構。 參照第2圖，與前述重設電壓線VR連接且可供給預定 重。又笔塵之電源端子10A，藉著可由前述重設控制線只^丁上 之重a又讯號控制之重设電晶體1 〇 b及可由前述轉移控制線 1241712 T G上之轉移控制訊號控制之轉移閘電晶體10 C而連接有光 一極體100，呈負偏壓狀態，另，前述光二極體10D内由於 光照射而形成之光電子，可藉由前述轉移閘電晶體10C而儲 存於形成在前述重設電晶體10B與轉移閘電晶體10C之中 5間節點之漂浮擴散區域FD，並轉換成電壓。 然後，第2圖之結構中，在前述漂浮擴散區域FD產生 之電壓訊號，藉可由來自電源端子10八之電源電壓驅動且形 成源極隨耦器電路之讀取電晶體l〇F來讀取，並且讀取電晶 體1〇F之輸出，會藉與前述讀取電晶體串聯連接且可由前述 10選擇控制線SEL上之選擇控制訊號控制的選擇電晶體1〇s 而輸出到前述訊號線SIG上。 此外，如第3圖所示，亦可將讀取電晶體10F與選擇電 晶體10S之位置關係互換以形成(：]^05元件10，，作為可進行 與第2圖之CMOS像素元件1〇同等動作之CM〇s像素元件。 15 第4圖是說明第2圖或第3圖之CMOS像素元件1〇或10, 之動作的圖。 參照第4圖，一開始，前述選擇控制線SEL上之選擇控 制訊號上升，將前述選擇電晶體1〇s導通，以選擇包含期望 之CMOS像素元件之列。 20 接$，前述重設控制線RST上之重設訊號上升，且前 述重設電晶體10B導通，將前述漂浮擴散區域阳充電並重 設。在此階段時，則述轉移閘電晶體霞為斷路狀態。對應 於前述重設訊號上升，前述漂浮擴散區域阳之電位亦上 升，其效果藉由前述魏電晶體1GF及處於導通狀態之選擇 1241712 電晶體10S也出現在訊號線SIG上，不過該訊號線SIG之上升 不用於讀取訊號。 然後’前述重設訊號下降後，令前述轉移閘電晶體1〇c 仍然維持斷路狀態，且藉前述讀取電晶體10F於訊號線SIG 5上讀取前述前述漂浮擴散區域FD之電位，並讀取雜訊位準。 接下來，讀取前述雜訊位準後，前述轉移控制線TG上 之轉移控制訊號上升，可藉由前述轉移閘電晶體1〇c將在前 述光二極體l〇D内形成之電荷轉移到前述漂浮擴散區域 FD。别述漂浮擴散區域FD之電位，僅依所轉移之電荷量Q 10 ’交化，即，且C是前述漂浮擴散區域FD之電容。 。後，别述轉移控制訊號下降後，藉前述讀取電晶體1〇F 項取岫述漂浮擴散區域FD之電位，且藉由前述選擇電晶體 10S輸出到前述訊號線SIG上。 【^^明内容;3 15 發明欲解決課題 後來，有一種方法是當欲集聚第2圖或第3圖之CM〇s 像素兀件以形成如第i圖之攝像元件1〇〇時，可如第5圖所 不，讓多數CMOS像素元件共同使用幾個電晶體，使像素元 件結構簡單化，並且提高集成密度。 20 第5圖之例中，在列方向上鄰接之2個CMOS像素元件 PX1及PX2之間，共同使用重設電晶體1〇B、讀取電晶體i〇F 及選擇電晶體10S。 此外，亦有提案提出使2行以上之多行之間或者多列之 間之CMOS像素元件的構成要素共通化。 1241712 第6圖顯示用以實現第5圖之電路結構之一線路佈置例 10!(參照日本專利公開公報特開平2000-232216號）。 參照第6圖，該習知線路佈置中，前述CMOS像素元件 PX1及PX2，在列方向（圖中之上下方向）上鄰接地形成在 5 矽基板中由元件分離區域1〇1劃出之各自元件區域中，而元 件PX1之漂浮擴散區域FD1與元件PX2之漂浮擴散區域 FD2，藉由在前述石夕基板上延伸之配線圖案；[〇f連接。第6 圖之結構中，在元件PX1，形成光二極體l〇D之擴散區域與 形成漂浮擴散區域FD 1之擴散區域連續相接而形成第1元件 10區域10W1，另一方面，在元件ρχ2，形成光二極體i〇D之 擴散區域與形成漂浮擴散區域FD2之擴散區域，加上構成前 述電晶體10B、10F及10S之擴散區域，形成與前述第丄元件 區域10W1不同之另一連續之第2元件區域i〇W2。 然而，如果具有前述由元件分離區域101隔開之第1及 15第2元件區域10W1及10W2之結構時，為連接前述配線圖案 、10f，必須在矽基板上之漂浮擴散區*FD1&FD2二處形成 接觸孔’但是透過形成接觸孔所造成之缺陷而產生之接合 漏損’會導致儲存於前述漂浮擴散區域FD1或FD2之電荷散 失到基板之可能性大增的問題。又，由於接觸孔數量多， 2〇所以逛會導致製造良率亦容易降低的問題。另外，為形成 月述接觸孔’必須將前述漂浮擴散區域FD1或FD2形成較原 來所需更大，而如此形成大面積之漂浮擴散區域FD1或FD2 蛉，將導致阻礙集成密度提高的問題。 第7圖顯示曰本專利公開公報特開平11-126895號揭示 1241712 之另一線路佈置1〇2。圖中，對於與先前說明部份對應之部 份，賦與同一參照符號。 茶照第7圖，該習知線路佈置中，在行方向（圖中橫向） 及列方向（圖中上下方向）上鄰接之總計W@CM〇S像素元 5件PX1〜PX4，共同使用前述重設電晶體10B、讀取電晶體10F 及選擇電晶體10S。 更具體而言，在矽基板上，由元件分離區域1〇1劃出 CMOS像素元件PX1〜PX4之像素區域，而前述元件卩幻與 PX2之間，藉由各自之轉移閘電晶體1〇c而形成共同之漂浮 10 擴散區域FD1，同樣地，CMOS像素元件PX3與PX4之間， 藉由各自之轉移閘電晶體10C而形成共同之漂浮擴散區域 FD2。 此外，前述漂浮擴散區域FD1及FD2，藉由各自之重設 電晶體10B而與形成於前述CMOS像素元件PX1〜PX4之共 15 同之電源端子10A連接。另外，前述CMOS元件PX1與PX3 之間，以及CMOS元件PX2與PX4之間，連續形成有前述 CMOS元件PX1〜PX4共同之讀取電晶體10F及選擇電晶體 10S。此時，前述元件PX1〜PX4之構成光二極體10D之擴散 區域，與前述漂浮擴散區域FD1、FD2及重設電晶體10B之 20 擴散區域一齊形成單一之連續第1元件區域10W11，另一方 面，構成前述讀取電晶體10F及選擇電晶體10S之擴散區 域，形成與前述第1元件區域10W11不同之另一藉前述元件 分離構造101與前述第1元件區域10W11隔開的第2元件區域 10W12 ° 1241712 前述這種結構，二個CMOS像素元件之間，共同使用 漂浮擴散區域FD1或FD2，也共同使用重設電晶體log，此 外四個CMOS像素元件PX1〜PX4之間，共同使用讀取電晶 體10F及選擇電晶體10S，所以可使集成密度更為提高。 5 另一方面，第7圖之結構中，由於有前述二個漂浮擴散 區域FD1及FD2存在，且前述漂浮擴散區域FD1或FD2與讀 取電晶體10F之間的連接，係利用省略圖示之配線圖案來進 行，所以必須分別對應前述漂浮擴散區域FD1及FD2，於石夕 基板上形成接觸孔。然而，若形成這種通往漂浮擴散區域 10 上之接觸孔，將會因為先前亦已提及之接合漏損，使電荷 散失到基板之可能性大增。又，由於重設電晶體10B與讀取 電晶體10F形成於不同之位置，所以電源端子10八必須在各 位置形成2處，就製造良率而言，尚待商確。 第8圖顯示日本專利公開公報特開平10-150182號揭示 15 之另一線路佈置1〇3。圖中，對於與先前說明部份對應之部 份，賦與同一參照符號。 參照第8圖，該習知線路佈置中，前述CMOS像素元件 PX1及PX2形成在列方向（圖中上下方向）上鄰接，而前述 CMOS像素元件ρχΐ之光二極體i〇d與前述CMOS像素元件 2〇 PX2之光二極體i〇d之間，藉由各自之轉移閘電晶體i〇c而 形成有共同之漂浮擴散區域FD。此時，前述元件ρχΐ之光 二極體10D與元件PX2之光二極體10D，與形成在兩者之間 之漂浮擴散區域FD—齊形成第1元件區域10W21。 前述漂浮擴散區域FD，藉由在前述矽基板表面延伸之 10 1241712 配線圖案10f而與連接電源端子l〇A之重設電晶體10B連 接’且藉由前述配線圖案l〇f而與連接另一電源端子之 源極隨耦器構造之讀取電晶體10F連接。另一方面，前述讀 取電晶體10F之源極側，形成有選擇電晶體1〇s，前述選擇 5電晶體藉由接觸孔而與訊號線SIG連接。此時，前述重 設電晶體10B、讀取電晶體l〇F及選擇電晶體10S，形成在與 前述第1元件區域10W21不同之另一第2元件區域10W22 中。 第8圖之結構中，重設電晶體i〇B及選擇電晶體1〇s之閘 10 極，係由在石夕基板表面連續地延伸之多晶石夕圖案所形成， 所以會導致對構成前述光二極體l〇D之擴散區域，進而 CMOS像素元件之受光區域之尺寸造成限制的問題。又，由 於鈾述漂浮擴散區域FD藉配線圖案i〇f而與前述重設電晶 體10B之汲極區域連接，所以不僅前述漂浮擴散區域？1)之 15接觸孔，還有形成於前述重設電晶體之汲極區域之接觸孔 也可能造成接合漏損使電荷散失到基板。 第9圖顯示曰本專利公開公報特開2〇〇1-298177號揭示 之另一線路佈置1〇4。圖中，對於與先前說明部份對應之部 份，賦與同一參照符號。 20 芩照第9圖，本實施例中，在列方向上鄰接之CMOS像 素元件PX1及PX2各自之光二極體1〇D及轉移閘電晶體 10C，還有共同設置之漂浮擴散區域^^一齊形成於元件分 離構造中的第1元件區域W31中，此外，與前述第丨元件區 域W31不同之另一第2元件區域W32中，形成有圖示省略之 11 1241712 包含重設電晶體10B、讀取電晶體l〇F及選擇電晶體i〇s的讀 取電路。另，前述第1元件區域W31中之漂浮擴散區*FD 與前述第2元件區域W32中之重設電晶體，藉由具有朝基板 之接觸孔Cl、C2之配線圖案l〇f而連接。 5 前述這種結構亦需有2處朝基板之接觸孔，所以會導致 漂浮擴散區域FD之接合漏損增加而成為雜訊的問題。又， 為形成接觸孔C1，在前述漂浮擴散區域fd接合上，必須增 大面積，就提高集成密度而言，亦是一大問題。 第10圖顯示日本專利公開公報特開2000-152086號揭 10 示之又另一線路佈置105。 參照第10圖’該習知線路佈置中，在行方向（圖中橫 向）及列方向（圖中上下方向）上鄰接之總計4個CMOS像 素元件PX1〜PX4，共同使用前述重設電晶體ιοΒ、讀取電晶 體10F及選擇電晶體10S。 15 更具體而言，在矽基板上，由元件分離區域101劃出 CMOS像素元件PX1〜PX4之像素區域，而前述元件 PX1〜PX4之間，藉由各自之轉移閘電晶體1〇c而形成共同之 漂浮擴散區域FD。又，在前述漂浮擴散區域fd之一部份， 形成有具有對應前述電源端子10A之接觸孔的重設電晶體 2〇 10B，而前述光二極體10D、轉移閘電晶體1〇c及前述重設 電晶體10B形成於共同之第1元件區域W1中。 再者，第10圖之習知例中，前述在縱向上鄰接之CMOS 像素元件，例如元件PX1與PX2之間，形成有與前述第1元 件區域W41不同之另一第2元件區域W42，而該元件區域 12 1241712 W42形成有讀取電晶體10F及選擇電晶體1〇s。 第10圖之結構中，雖然形成於前述漂浮擴散區域^^之 接觸孔，是一個與前述讀取電晶體10F之閘極連接之接觸孔 C1，但是於前述第1元件區域W41，必須形成作為重設電晶 5體10B之電源端子10A的接觸孔10，並且於前述第2元件區 域W42，必須形成作為前述讀取電晶體1〇F之電源端子1〇A 的接觸孔。因此，第10圖之結構會造成製造良率降低，還 會導致光二極體10D之間隔在縱向與橫向上不同的問題，換 言之，就是無法於受光面上將受光元件排列成一樣的問題。 10 如别所述，用以貫現第5圖所示之使讀取電晶體共 通化之電路的習知線路佈置，必須在對應前述電路之線路 佈置圖案中，隔著元件分離區域形成多數活性區域，所以 元件面積會增大，阻礙達成期望之集成密度，換言之，就 是阻礙解析度提高。此外，其中幾個線路佈置圖案，必須 15在其可儲存在光二極體中藉光電轉換而形成之光電子的漂 浮擴散區域，形成多數接觸孔，所以導致光電子容易因為 接合漏損而散失到基板的問題。再者，依線路佈置圖案不 门有時為供給電源電壓（重設電壓），必須形成多數電源 接觸孔但疋右如此形成多數電源接觸孔，就會降低CMOS 20攝像元件的良率。 專利文獻1 :特開2000-232216號 專利文獻2 :特開2001-298177號 專利文獻3 :特開平11-126895號 專利文獻4 :特開10-256521號 13 1241712 專利文獻5 :特開2000-152086號 專利文獻6 :特開2000-260971號 專利文獻7 :特開10—150182號 用以解決課題之方法 5 依本發明人之觀點，本發明可提供一種CMOS攝像元 件’係由多數排列成行列狀之CMOS光感測器構成者，且， 在列方向上鄰接之第1CMOS光感測器與第2CMOS光感測 器’可形成於半導體基板上由元件分離區域劃出之單一之 連續元件區域中。 10 依本發明人另一觀點，本發明可提供一種CMOS攝像 元件，係由多數排列成行列狀之CMOS光感測器構成者， 且’在列方向上鄰接之第1CMOS光感測器和第2CM0S光感 測器，與相對於前述第1CM〇s光感測器及第2CMOS光感測 器，分別與其在行方向上鄰接之第3CMOS光感測器和第 15 4CM〇s光感測器，可形成於半導體基板上由元件分離區域 劃出之單一之連續元件區域中。 發明效果 依本發明，集聚CMOS光感測器而成之CMOS攝像元 件，藉著在半導體基板上由元件分離區域劃出之單一之連 20 續元件區域中集聚多數CMOS光感測器，就可使用單一之電 源接觸窗。因此，可提高CMOS攝像元件之製造良率。又， 前述單一之元件區域中，可形成可供前述多數CMOS光感測 器共同使用之漂浮擴散區域，所以若欲自該漂浮擴散區域 接收訊號電壓，可形成單一之訊號接觸窗。於是，可避免 14 1241712 接合漏損造成之偽訊號而獲得效率高之CMOS攝像元件。 圖式簡单說明 第1圖是顯示CMOS攝像元件之概略結構的圖。 第2圖是顯示第1圖之CMOS攝像元件所用之CMOS光 5 感測器之電路結構的圖。 第3圖是顯示第2圖之變形例之電路結構的圖。 第4圖是說明第2圖或第3圖之CMOS光感測器之動作 的時間圖。 第5圖是顯示集聚二個第2圖之CMOS光感測器，且設 10 有共同之選擇及讀取電路之CMOS攝像元件之電路結構的 圖。 第6圖是顯示用以實現第5圖之電路結構之習知線路佈 置一例的圖。 第7圖是顯示集聚四個CMOS光感測器而成之CMOS攝 15 像元件之習知線路佈置一例的圖。 第8圖是顯示與第5圖同樣之習知線路佈置的圖。 第9圖是顯示另一習知線路佈置的圖。 第10圖是顯示另一習知線路佈置的圖。 第11圖是顯示本發明第1實施形態之CMOS攝像元件之 20 線路佈置的圖。 第12圖是顯示更廣範圍之第11圖之線路佈置的圖。 第13圖是顯示第11圖之線路佈置所使用之第1層配線 圖案的圖。 第14圖是顯示第11圖之線路佈置所使用之第2層配線 15 1241712 圖案的圖。 第15A圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 1)。 第15B圖是顯示第11圖之CMOS攝像元件之製程的圖 5 (其 2)。 第15C圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 3)。 第15D圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 4)。 10 第15E圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 5)。 第15 F圖是顯示第11圖之C Μ Ο S攝像元件之製程的圖 (其 6)。 第15G圖是顯示第11圖之CMOS攝像元件之製程的圖 15 (其 7)。 第15H圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 9)。 第16圖是顯示本發明第2實施形態之CMOS攝像元件 之線路佈置的圖。 20 第17圖是顯示第16圖一部份之截面的圖。 第18圖是顯示本發明第3實施形態之CMOS攝像元件 之線路佈置的圖。 第19圖是顯示本發明第4實施形態之CMOS攝像元件 之線路佈置的圖。 16 1241712 第20圖是顯示本發明第5實施形態之(：]^〇3攝像元件 之線路佈置的圖。 第21A圖是顯示沿第2 〇圖中之C - D線所截取之截面的 圖。 5 第21B圖是顯示沿第20圖中之A-B線所截取之截面的 圖。 第22圖是顯示本發明第6實施形態之CMOS攝像元件 之等效電路的圖。 第23圖是說明第22圖之CMOS攝像元件之讀取動作的 10 圖。 第24圖是顯示第22圖之CMOS攝像元件之動作的時間 圖。 第25圖是顯示用以實現第22圖之電路之本發明第6實 施形態之CMOS攝像元件之線路佈置的圖。 I5 弟％圖疋顯示弟25圖之線路佈置中元件分離區域與元 件區域的圖。 第27圖是顯示第22圖之線路佈置所使用之第1層配線 圖案的圖。 第28圖是顯示第22圖之線路佈置所使用之第2層配線 20 圖案的圖。 【實施方式】 用以實施發明之最佳形態 第1實施形態 第11圖顯示本發明第1實施形態之C Μ Ο S攝像元件2 0之 17 1241712 線路佈置。 參照第11圖，前述CMOS攝像元件20具有與第5圖相同 之等效電路，且特徵在於是形成在矽基板表面上由元件分 離區域201劃出之單一之元件區域2〇w中。 5 更具體而言’前述石夕基板表面，由元件分離區域201劃 出一個構成前述單一之元件區域2〇w之一部份，且沿列方 向（圖中上下方向）延伸的元件區域部份2〇Wi，而在該元 件區域部份20W1中，對應第5圖之CMOS光感測器CM0S1 之像素PX1及對應CMOS光感測器CMOS2之像素PX2，形成 10 在前述列方向上鄰接。 於疋’前述元件區域部份20W1中，構成前述像素ρχι 之前述CMOS光感測器CMOS1之光二極體i〇D的擴散區域 2〇D1 ’與構成前述像素PX2之前述CMOS光感測器CMOS2 之光二極體10D的擴散區域20D2，在前述列方向上成列地 15形成’且，前述像素ρχ!之漂浮擴散區域FD1與前述像素PX2 之漂浮擴散區域FD2，在前述元件區域部份2〇wi中之前述 擴散區域20D1與前述擴散區域20D2之間，形成共有漂浮擴 散區域FD。 此外’前述擴散區域20D1與前述共通漂浮擴散區域fd 2〇之間，以及前述擴散區域20D2與前述共通漂浮擴散區域fd 之間’分別地對應前述CMOS光感測器CMOS1及CMOS2之 轉移閘電晶體10C而形成有會有轉移控制訊號TG供給至閘 極之像素P X1的轉移閘電晶體2 0 c i及會有轉移控制訊號τ G 供給至閘極之像素PX2的轉移閘電晶體2〇C2，而依照供給 18 1241712 至前述轉移閘電晶體20C1之閘極2〇 體20C2之閘極20CG2的前述轉移控制訊號 PX1之光二極體擴散區域咖或前述像素 區域細2形紅光電子可轉移顺述共通漂浮擴散區 又’自則这儿件區域部份2〇Wl之形成前述共通漂浮擴 散區卿之部份，沿行方向延伸出元件區域部份謂，且 該元件區域部份肩2，與構成前述單一之元件區域2請之 -部份且沿列方向延伸的元件區域部份勒連接。此時， 1〇㈣元件區域部份20W2 ’及前述元件區域部份雇3中盘 前述元件輯雜肩2連狀雜，構絲述共通漂浮擴 散區域FD。 ’、 在前述元件區域部份20W3，於其構成前述共通漂浮擴 散區域FD之部份形成有單一之接觸窗2〇cl，且自該單一之 15接觸窗2〇Cl沿前述列方向在偏移位置，形成有對應前述電 源端子10A之單一接觸窗2〇c2。又，在前述元件區域部份 20W3，於前述接觸窗20(：1與2〇(：2之間，形成有會有前述重 吕又控制说號RST1及RST2供給至其閘極20BG且可將前述共 有漂浮擴散區域FD重設的共有重設電晶體2〇b。即，前述 20共有重設電晶體2〇B，係由前述像素PX1及像素PX2所共有。 前述第3元件區域部份20W3，超過前述接觸窗2〇(：2並 沿列方向朝與前述像素元件PX2在列方向上鄰接之下一像 素區域延伸（參照第12圖），且前述元件區域部份2〇W3之 延伸部，形成有對應第5圖之讀取電晶體10F且具有閘極 19 1241712 20FG的讀取電晶體20F，及對應選擇電晶體1〇s且有選擇控 制訊號SEL1及SEL2供給至其閘極2〇SG的選擇電晶體2〇s。 又，前述元件區域部份2〇W3之延伸部之前端，即，前 述選擇電晶體20S之前方，形成有可連接訊號線SIG之接觸 5 窗20c3。 第12圖是顯示更廣範圍之第u圖iCM〇s攝像元件的 平面圖。 爹照第12圖，與前述像素PX1、PX2在列方向上鄰接地 反後形成有相同結構之另外之像素ρχ3、ρχ4，不過前述像 10素ΡΧ3、ΡΧ4之共有漂浮擴散區域FD，藉在前述半導體基板 上延伸之配線圖案20Η而與前述像素ρχι、ρχ2之共有讀取 電晶體20F之閘極2〇FG連接，並且前述共有讀取電晶體 避，可藉源極隨耗器電路，讀取藉由前述像素PX3、PX4 之光二極體形成且轉送到其共有漂浮擴散區域?1)之光電子 15之兒壓讯唬。同樣地，形成在前述像素PX1、PX2之電壓訊 號，係由未圖示之第12圖中在列方向上在上方與前述像素 PX1鄰接之相同結構之另外之像素元件的共有讀取電晶體 來靖取。另’第12圖中，前述配線圖案20H包含有：自形成 在岫述共有漂浮擴散區域？1)之接觸窗2〇以引出之第工層金 20屬配線圖案20hl ;與該第丄層金屬配線圖案2〇hl接觸，且沿 刖列方向延伸之第2層金屬配線圖案2〇112 ;及可將該第2層 孟屬配線圖案20h2與前述讀取電晶體20F之閘極20FG連接 的第1層配線圖案2〇h3 (參照第13圖）。 由第12圖可知，前述像素PX1、PX2，形成在第12圖中 20 1241712 以粗線表示之單一之元件區域2〇w中。 因此，形成於前述共有漂浮擴散區域171)之接觸窗，只 要一個就足夠，所以可減少藉由形成於半導體基板之接觸 孔造成之缺陷，使雜訊電荷因為接合漏損而流入前述共有 5 漂浮擴散區域FD的問題。 再者，形成於前述元件區域2〇w之電源接觸窗亦是一 個就足夠，所以可減少習知技術既存之因為形成多數電源 接觸窗而造成的低良率問題。 又，第11圖之線路佈置中，前述轉移閘電晶體2〇Ci、 10 20C2之閘極20CG1及20CG2的接觸窗20c4、20c5，形成在前 述元件分離構造201上相當於與前述元件區域部份2〇wi鄰 接並沿列方向延伸之擴散區域部份2〇W3之縫隙的部份，因 此，CMOS攝像元件20，可縮小在行方向上鄰接之像素元件 之間隔。 15 第13圖顯示形成於第11圖構造上之第1層配線圖案。 參照第13圖，在前述半導體基板上，構成第1圖之轉移 控制線TG之金屬配線圖案Ml、M2沿前述行方向連續延 伸，且於各列分別藉由接觸窗20c4及20c5而與前述轉移閘 電晶體20C1、20C2之閘極20CG1、20CG2連接。 20 此外，第13圖中，構成第1圖之重設控制線RST之金屬 配線圖案M3，沿前述行方向並避開構成像素ρχΐ、ρχ2之 受光區域之前述擴散區域20D1、20D2地以鋸齒狀延伸，且 藉由接觸窗20c8而與前述共有重設電晶體20B之閘極20BG 連接。 21 1241712 又’第13B巾，構成幻圖之選擇控㈣孤之金屬配 線圖細沿前述行方向連續延伸1前述金屬配線圖案m4 妓各列刀歧，分歧圖案之前端部藉由接觸窗紙7而與前述 ’、有^擇電晶體20S之閘極20SG連接。 5 ★此外，第13圖之結構中，第12圖之配線圖案20hl自接 ?自20(：1〜行方向延伸出大致上不會遮蔽前述受光區域之 距離，又，第12圖中未顯示之配線圖案猶3藉由接觸窗2〇c6 而與前述共有讀取電晶體20F之閘極20FG連接。 又，在前述元件區域部份20W3之前端部，於前述接觸 10自A成有沿行方向延伸不會遮蔽前述像素元件ρχι、 PX2之受光區域之預定長度的引出配線圖案20sig，又，於 前述元件區域部份20W2之接觸窗2〇c2，形成有沿前述列方 向延伸預定長度之引出電源配線圖案2〇vr。 第14圖顯示第2層配線圖案。 15 參照第14圖，對應第1圖之重設電壓線VR之電源配線 圖案N1沿前述列方向延伸，且於接觸窗2〇cU與前述第^層 之引出配線圖案20vr連接。因此，電源電壓可藉由前述引 出配線圖案20vr而供給至形成於前述元件區域部份2〇W3之 電源接觸ή 20c2。另，前述電源配線圖案n 1，對應前述共 20有漂浮擴散區域FD形成有突出部N1R，藉著形成該突出部 N1R，前述共有漂浮擴散區域可)可遮光。 又，對應第1圖之訊號線SIG之訊號配線圖案N3沿前述 列方向延伸，且於接觸窗2〇cl4與前述引出配線圖案2〇sig 連接。因此，自前述共有選擇電晶體20S輸出到前述接觸窗 22 1241712 20c3之輸出訊號，可於前述訊號配線圖案N3上藉由前述接 觸窗20cl4而從前述配線圖案2〇sig獲得。 此外，第14圖中，對應前述配線圖案2〇h2之金屬配線 圖案N2，係延伸在於前述單一之接觸窗2〇(：1與前述共有漂 5浮擴散區域FD連接之前述配線圖案20hl，及藉由接觸窗 20c6而與前述讀取電晶體2〇F之閘極20FG連接之配線圖案 20h3兩者之間，且前述金屬配線圖案N2可於接觸窗2〇c12 與前述配線圖案20hl連接，且可於接觸窗2〇ci3與前述配線 圖案20h3連接。 10 再次簽照第11圖，可知構成第5圖之光二極體i〇d之擴 散區域20D1、20D2，係由埋設於擴散區域構成之前述 兀件區域部份20W1之較Si表面深入的n型擴散區域所構成 者’箣述擴散區域20D1是前述行方向上之寬度不變地延伸 直到像素ΡΧ1之轉移閘電晶體2〇ci之閘極20CG1的正下 15方。同樣地，前述擴散區域20D2亦是前述行方向上之寬度 不變地延伸直到像素ΡΧ2之轉移閘電晶體2〇(：：2之閘極 20CG2的正下方。 依這種結構，轉移閘電晶體20C1或20C2具有與前述擴 散區域20D1或20D2之寬度相等之通道寬度，故可有效率地 20將形成在前述擴散區域20D1或20D2之ρη接合面的光電子 轉移到前述共有漂浮擴散區域57〇。 又，與先前說明之第7圖之線路佈置相比較，即可知第 7圖之結構中，轉移閘電晶體1〇c形成於擴散區域1〇D之 外，因此必須犧牲擴散區域1〇D之面積，即受光面積，相對 23 1241712 於此，第11圖之結構中，前述擴散區域20D1或20D2則可確 保最大受光面積。又，第11圖之結構中，前述單一之接觸 窗20cl形成於自前述元件區域部份20W1分出之元件區域 部份20W3中，並不會如前述第7圖之習知技術般，於一對 5 構成光二極體之擴散區域之間形成有前述接觸窗。第11圖 之結構，藉此亦可使擴散區域20D1及20D2之面積最大化。
再次參照第14圖，可知可將前述單一之接觸窗20cl與 讀取電晶體20S連接之配線圖案N2，非與電源配線圖案 N1，而是與訊號配線圖案N3鄰接地延伸。訊號配線圖案N3 10 與配線圖案N2在讀取動作時，電壓變化為同方向（N2之電 壓上升，N3之電壓亦上升），所以N2與N3之電壓差不會劇 烈變化，N2與N3之間之電容對共有漂浮擴散區域fd之電 何-電壓轉換不太有幫助。因此，依這樣的結構，前述配 線圖案N2之寄生電容減小，可緩和由光電子在前述共有漂 15 浮擴散區域FD引起之電壓變化因為前述訊號配線圖案N3 之寄生電容而減少的問題。 以下’配合參照第15A〜第15H圖，說明第η圖之CMOS 攝像元件之製程。另，第15A〜第15H圖是顯示沿第η圖中 之Α-Β線及C-D線所截取之截面圖。 20 參照第15Α圖，矽基板200上由STI型之前述元件分離區 域201劃出箣述元件區域20W，而前述元件區域2〇^，透過 以下製程，沿第15Α圖之截面形成有：構成像素元件ρχι之 光二極體（PD)之擴散區域20D1 ;像素元件ρχι之轉移閘 電晶體20C1 ;共有漂浮擴散區域FD ;重設電晶體2〇β ;可 24 1241712 供給重設電壓（RST)之接觸窗20c2;源極隨耦器讀取電晶 體20F ;選擇電晶體20S ;及提取訊號（SIG)接觸窗2〇c3。 即，在第15B圖之製程時，以離子注入法在3〇〇keVi 加速電壓下注入劑量1〜3xl〇13cm_2之B +到前述共有漂浮擴 5散區域FD、重設電晶體20B、接觸窗20c2、讀取電晶體2〇f、 選擇電晶體20S及接觸窗20c3的形成區域，以避開前述元件 區域部份20W1而於前述元件區域部份20W2及20W3形成p 型深井201。 此外，第15B圖之製程中，以離子注入法首先在3〇]^¥ 10之加速電壓下注入劑量〇·5〜3xl0i2cm-2之B+，其次再在 15〇keV之加速電壓下注入劑量1〜2xl012cm·2之B +到對應 丽述像素元件PXi之擴散區域2〇]〇1與前述像素元件ρχ2之 擴散區域2〇D2，及前述像素元件ΡΧ1、ΡΧ2之轉移閘電晶體 2〇C的7^件區域部份20W1，以形成較前述p型井2〇1淺之p 15 型井202。 另外，第15B圖之製程中，除前述p型井2〇2形成區域以 卜句以離子，主入法在30keV之加速電壓下注入劑量約5X 1〇 Cm之6+，以於前述p型井201上導入較前述井2〇2淺之 P型井203，俾控制前述重設電晶體20B及讀取電晶體2〇F之 20 閾值。 接著第l5C圖之製程時，以離子注入法首先在135keV 之加速電壓下&入劑量UxWcm-2之P+，其次再在 207keV之加速電壓下注入劑量卜2xi〇lw之，然後在 32滅之加逮電壓下注入劑量1〜2X101 W之P +到前述p 25 1241712 型井2〇2，#此，在前述元件區域部份之撕中，以埋設於 前述p型井2〇2中之狀態形成對應前述像素耕ρχι的η型擴 散區域20D1，及對應前述像素元件ΡΧ2的前述η型擴散區域 20D2。另，前述離子注入製程當中，在加速電壓说㈣下 5進行之最初離子注入製程亦可使用As +且在加速電壓 250〜300keV下進行。前述n型擴散區域2〇〇1 (及2〇d2)，宜 形成與劃出Μ述井2〇2之元件分離構造1〇1之端相距〇·2〜〇·3 μ m。 第15C圖之製程時，在形成前述n型擴散區域細工、 1〇 2隨之後，於前述元件區域2〇w之表^，形成厚度約8麵 之熱氧化膜（未圖示）作為前述轉移閘電晶體2〇(：：1、2〇c2 ; 重設電晶體20B;讀取電晶體2〇F及選擇電晶體的問極絕 緣膜。 然後，第15D圖之製程時，於第15C圖之構造上，沉積 15多晶石夕膜，再將此多晶石夕膜施行圖案化，以於前述元件區 域部份20W1，形成對應前述像素元件ρχι之轉移問電晶體 2〇〇之閘極20CG1，及對應前述像素元件呢之轉移^晶 體20C2之閘極20CG2。X，同時，於前述元件區域部份 2〇W3,形成前述共有重設電晶體2〇β之閘極2〇Β〇、前述^ 20取電晶體20F之閘極20FG及前述選擇電晶體2〇s之 20SG。 接下來’第15E圖之製程時’利用抗触圖案保護前述元 件1 區域部份肩i，且在此狀態下以離子注入法將劑量約如 l〇13cnr2之P +在加速電壓2〇keV下導入前述元件區域邹 26 1241712 20W2及20W3，以形成作為前述電晶體20B、20F、及20S 之LDD區域的η型擴散區域204。 在第15Ε圖之製程時，更進一步地避開前述光二極體 PD之η型擴散區域20D1、20D2並以前述閘極20CG1或 5 20CG2為自對準遮罩，利用離子注入法在20keV之加速電壓 下注入劑量5xl012〜5xl014cnT2之P +到前述元件區域部份 20W1中之共有漂浮擴散區域FD，以於前述!!型擴散區域 20D1或20D2之相反側形成前述轉移閘電晶體20C1或20C2 的LDD區域。 10 又，在第15E圖之製程時，進而更以離子注入法在 15keV之加速電壓下注入高劑量約2xl〇i5cm-2之p +到前述 元件£域部份20W3中’以形成對應前述單一之接觸窗2〇cl 之南濃度擴散區域206。此時’為避免對前述重設電晶體 及前述轉移閘電晶體20C1、20C2之特性造成影響，前述高 15濃度擴散區域206宜形成均與該等電晶體相距〇.2//m以上。 又，在第15E圖之製程時，再利用抗触圖案保護前述元 件區域部份20 W2及20W3，並以前述轉移問電晶體厦工、 20C2之閘極20CG1、20CG2為遮罩，利用離子注入法在 5〜10keV之加速電壓下注入劑量lxl〇n〜5xl〇13cm2之b +到 20前述元件區域部份20W1，以於前述n型擴散區域2〇〇1或 20D2與矽基板表面之間，形成P+型保護層207。 藉著形成前述保護層207，可將自前述η型擴散區域 麵或则延伸出之耗盡層封閉在前述擴散區域顺或 細與保護層政間之ρη接合面附近，使其無法到達石夕基 27 1241712 板表面之矽/熱氧化膜界面。因此，可減少光電子藉由前述 耗盡層造成之接合漏損而散失。 然後，在第15F圖之製程時，藉CVD法於第15E圖之構 造上，一律沉積厚度約100ηπι之氧化矽膜209，俾覆蓋前述 5 閘極2〇CGl、20CG2、20BG、20FG及20SG，接著再透過遮 罩處理，對前述元件區域部份20W3中較前述重設電晶體 20BG前端側之包括前述接觸窗2〇C2形成區域在内的區域 施行回蝕刻，以於前述閘極20FG及20SG形成側壁絕緣膜， 並且使前述LDD區域204中對應前述接觸窗20C2形成區域 10 以及前述電晶體20F及20S之源極·汲極區域的部分露出。 在第15F圖之製程時，更進一步地以前述閘極2〇FG及 20SG為自對準遮罩，利用離子注入法在15keV之加速電壓 下注入劑量約2xl〇15cm·2之p+到前述露出部份，且施行1〇 秒鐘之溫度l〇〇〇°C之熱處理，以形成作為前述電晶體2〇F、 15 20D之源極·汲極區域的n+型擴散區域21〇。 如此一來，在前述矽基板200上，前述CVD絕緣膜209 就會如第15F圖所示，形成使前述n +型擴散區域210及閘極 20FG、20SG露出的狀態，而在第15F圖之製程時，進而更 於箣述矽基板200上，藉濺鑛法一律沉積厚度一般而言為 20 l〇nm<C〇等金屬膜（未圖示），俾覆蓋前述CVD絕緣膜2〇9 及前述露出部份。 接著，藉RTA加工，對前述矽基板2〇〇進行數十秒鐘之 溫度500〜600。(：之熱處理，以於前述擴散區域21〇之表面及 前述閘極20FG、20SG之表面形成鈷矽化物膜。 28 1241712 在第15F圖之製程時，在前述之後，除去未反應之c〇， 且藉RTA加工’進行數十秒鐘之溫度〜9〇〇它之熱處理， 使鈷矽化物層211變化成以Cosi2表示之低電阻矽化物膜。 為求簡潔起見，第11圖之平面圖不顯示該矽化物層211。 5 接下來，第15〇圖之製程時，於第15F圖之構造上，藉 電漿CVD法沉積厚度7〇nm之SiN膜212作為防止反射膜，再 於该SiN膜212上’藉電漿CVD法形成厚度約i〇〇〇nmiSi〇2 層間絕緣膜213。 更進一步，於層間絕緣膜213中，形成接觸孔，使形成 1〇在前述元件區域部份20W3中之前述n+型擴散區域2〇5及 鈾述重設電晶體20B之源極區域，還有前述選擇電晶體2〇s 之汲極區域露出，並藉由Ti/TiN等屏障金屬膜（未圖示）屏 障，用W等低電阻金屬充填該等接觸孔，以形成作為前述 接觸窗20cl、20c2及20c3的導體插塞。 15 此時，前述接觸窗2〇c2及20c3形成區域形成有前述矽 化物層211，相對於此，前述接觸窗2〇cl形成區域未形成前 述矽化物層211，所以宜先藉最適加工處理於前述層間絕緣 膜213中形成對應前述接觸窗20〇1之接觸孔，之後才形成對 應前述接觸窗20c2及20c3之接觸孔。 20 第15H圖是顯示如此形成之具有第11圖之線路佈置之 CMOS攝像元件20,沿前述A-B-C-D線所截取的截面圖。 參照第15H圖，於第15G圖之構造上，形成有多層配線 構造，該多層配線構造具有包含第13圖所示之前述第丄層金 屬配線層Ml〜M3的配線層220 ;及包含第14圖所示之第2層 29 1241712 金屬配線層N1〜N3的配線層221，而且更於該多層配線構造 上，藉電漿CVD法形成有SiN保護膜222。 更進一步，於前述SiN保護膜222上，形成有對應前述 像素PX1及PX2之各光二極體擴散區域20D1及20D2的微透 5 鏡 224。 第2實施形態 第16圖是顯示本發明第2實施形態之C Μ 0 S攝像元件 40之結構的圖。第16圖中，對於與先前說明部份對應之部 份，賦與同一參照符號，並省略其說明。 ίο 麥知、弟16圖’在本實施形態中，前述元件區域部份 20W1形成沿前述矽基板表面列方向連續延伸之帶狀區 域’且於在第12圖之結構中是由元件分離絕緣膜2〇1分離之 前述像素ΡΧ2與與其在列方向上鄰接之像素ρχ3之間，形成 有元件分離用之ρ型井2〇ρ\ν。 15 第17圖是顯示沿第16圖之Α-Β線所截取之截面圖。 參照第17圖’於前述像素ρχ2中構成光二極體之擴 散區域20D2與前述像素ΡΧ3中構成光二極體pD之擴散區域 20D1之間’以離子注入法首先在15〇keV之加速電壓下注入 劑$3x10 cm2之B+，其次再在3〇kev之加速電壓下注入 2〇劑量5><1〇12咖·2之B+，以形成寬度約〇4〜〇5//m之前述碑 元件分離井20PW。 前述像素PX2之擴散區域2〇D2與前述像素ρχ3之擴散 區域20D1之間的元件分離，若是如先前實施例般由STI型之 几件分離構造201來施行時，就元件分離構造2〇1而言，除元 30 1241712 件为離構造201之1度〇·25〜0.3//m外，為涵蓋耗盡層之擴 大’還必須確保前述擴散區域2〇Dl或20D2與元件分離構造 201之間留有〇·2〜0.3 // m之距離，因此，前述擴散區域2〇di 及20D2之間，就會形成有合計0·65〜0.9/zm之間隔，然而， 5若依本實施形態，便可將前述間隔縮小，並提高CMOS攝像 元件之解析度。 第3實施形態 第18圖是顯示本發明第3實施形態之CMOS攝像元件 60之線路佈置的平面圖。圖中，對於先前說明部份，賦與 10 同一參照符號，並省略其說明。 參照第18圖，在本實施形態中，將重設電晶體2〇b之閘 極長度設定成較其他電晶體例如轉移閘電晶體2〇ci、 20C2、讀取電晶體20F或選擇電晶體20S均長，例如0.9/zm 之值。此外，如此增長閘極長度，結果使面積就增大，而 15 為控制閾值，故於重設電晶體20B之元件區域，施行重設電 晶體專用離子注入處理，俾將重設電晶體20B之臨界電壓降 低到約0.1V。舉例而言，以離子注入法在50keV之加速電壓 下注入劑量2〜4X1012cm·2之As +至前述重設電晶體20B中之 前述閘極20BG正下方區域。 20 例如圖示之例中，相對於前述重設電晶體20B具有前述 〇·9 // m之閘極長度GL，前述轉移閘電晶體20C1、20C2則具 有〇.75//m之閘極長度，前述讀取電晶體20F具有0.50//m之 閘極長度，前述選擇電晶體2〇s具有0.34//m之閘極長度。 依前述這種結構，儘管為低臨界電壓，但是還是可改 31 1241712 善重設電晶體20B之特性不均一，且即使當以低電壓使 CMOS攝像元件60啟動時，仍然可以低重設控制電壓將前述 共有漂浮擴散區域FD重設。或者，即便是重設控制電壓相 同，還是可將高（重設）電壓寫入漂浮擴散區域FD。 5 本實施形態中，由於前述重設電晶體20B、讀取電晶體 20F及選擇電晶體20S形成在自前述元件區域部份2〇wi藉 由元件區域部份20W2而分出之單一元件區域部份2〇w3， 所以半導體基板2〇〇上之面積使用效率高，確保有可充分增 長前述重設電晶體20B之閘極長度GL的空間。 1〇 第4實施形態 第19圖是顯示本發明第4實施形態之CMOS攝像元件 80之線路佈置的平面圖。第19圖中，對於先前說明部份， 賦與同一參照符號，並省略其說明。 參照弟19圖’本貫施形態中，前述元件區域部份2〇W3 15中之為形成前述單一電源接觸窗20c2而增長寬度之區域 20W4，沿前述元件區域部份20W3在前述列方向上延伸到 说述頃取電晶體20F形成區域，且前述讀取電晶體2〇f且有 較先前實施形態中之讀取電晶體長之閘極寬度GW。 因此’前述讀取電晶體20F之閘極20FG與鄰接元件區 20 域2〇Wl近接，遂無法形成閘極接觸窗2〇c6。 另一方面，本發明之CMOS攝像元件8〇，由於前述重 設電晶體20B、讀取電晶體20F及選擇電晶體2〇s形成在自前 述元件區域部份20W1藉由元件區域部份2〇W2而分出之單 一元件區域部份20W3，所以前述元件區域部份2〇貿3上尚 32 1241712 留可利用空間，因此圖示之例中，形成有自前述閘極20FG 沿前述列方向延伸之引出部20FGc，且於該引出部20FGc形 成有前述接觸窗20c6。 依本實施例，因為前述讀取電晶體20F之閘極寬度增 5 長，故可改善前述讀取電晶體20F之特性不均一。 第5實施形態 第20圖顯示本發明第5實施形態之CMOS攝像元件100 之結構。第20圖中，對於先前說明部份，賦與同一參照符 號，並省略其說明。 10 參照第20圖，CMOS攝像元件100具有類似先前第16圖 所說明之CMOS攝像元件40的結構，但是，藉例如p+之離 子注入處理，在前述像素PX1與PX2之間之共有漂浮擴散區 域FD及自前述元件區域部份20W1分出之元件區域部份 20W2中以單點虛線包圍的區域20R1，形成有前述轉移閑電 15 晶體2〇Cl及20C2之LDD區域205。用以形成前述LDD區域 205之離子注入處理，可在先前第15圖所說明之條件下進 行0 因此，本實施形態，在前述第15E圖之製程中，當欲藉 B+之離子注入處理形成前述保護層207時，利用遮罩處 2〇 理，使如述B +之離子注入處理避開前述區域2〇r 1，僅在 第20圖中以雙點虛線表示之區域20R2進行。 進行前述離子注入處理的結果，係前述元件區域部份 20W1中可形成具有第21A圖及第21B圖所示截面之構造。第 21B圖顯示沿第20圖中之A-B線所截取之載面圖，第21八圖 33 1241712 則顯示沿第20圖中之C-D線所截取之截面圖。 由於如此形成侵入前述元件區域部份2〇wi中之前述 LDD區域205，使前述共有漂浮擴散區域FD之面積減少，且 前述共有漂浮擴散區域FD與前述轉移閘電晶體20C1或 5 20C2之閘極重疊的疊部份亦減少，所以前述共有漂浮擴散 區域FD之電容減少，且藉所轉移來之光電子可使在共有漂 浮擴散區域FD產生之電壓訊號強弱增強。 第20圖結構中，前述區域20R1與區域20R2宜形成分離 約0.2//m距離。另，本實施形態中，若為必要，可省略用 10 以形成前述區域20R1中之保護層207的離子注入處理。 第6實施形態 第22圖是顯示本發明第6實施形態之CMOS攝像元件 120結構之等效電路圖。 參照第22圖，CMOS攝像元件120，係在半導體基板上 I5 具有排列成行列狀之轉移閘電晶體Til、T12、T13、 T14、…、T21、T22、T23、T24、…、T31、T32、T33、 T34.....T41、T42、T43、T44、…，且前述轉移閘電晶 體Til、T12、T13、T14、…、T21、T22、T23、T24、…、 T31、T32、T33、T34、…、T41、T42、T43、T44、…之 20 源極分別形成有光二極體Dll、D12、D13、D14.....D21、 D22、D23、D24、…、D31、D32、D33、D34···、D41、 D42、D43、D44、…。 其中，轉移閘電晶體T11與T12、T13與T14、T21與T22、 T23與T24、T31 與T32、T33與T34、T41 與T42、T43與T44， 34 1241712 各自之閘極連接成共通狀態，而前述轉移閘電晶體τη與 T12之閘極與轉移控制線TG1連接，前述轉移閘電晶體T13 與Τ14之閘極與轉移控制線TG3連接，前述轉移閘電晶體 T21與T22之閘極與轉移控制線TG2連接，前述轉移閘電晶 5體T23與T24之閘極與轉移控制線TG4連接。 同樣地’前述轉移閘電晶體丁31與丁32之閘極與前述轉 移控制線TG2連接，前述轉移閘電晶體Τ33與Τ34之閘極與 别述轉移控制線TG4連接，而前述轉移閘電晶體Τ41與Τ42 之閘極則與未圖示之另一轉移控制線連接，且前述轉移閘 10黾曰曰體丁43與Τ44之閘極與未圖示之又另一轉移控制線連 接。 此外’前述轉移閘電晶體Τ12、Τ13、Τ22、Τ23之汲極 共同形成共有漂浮擴散區域FD1，且該共有漂浮擴散區域 FD1可藉重設電晶體RT1重設，而該重設電晶體RT1與沿列 15方向延伸之重設電壓線VR連接，且可由沿行方向延伸之重 设控制線RST1上之重設訊號控制。 同樣地，前述轉移閘電晶體T32、T33、T42、T43之汲 極共同形成共有漂浮擴散區域FD2,且該共有漂浮擴散區域 FD2可藉重設電晶體RT2重設，而該重設電晶體RT2與沿列 20 方向延伸之重設電壓線VR連接，且可由沿行方向延伸之重 設控制線RST2上之重設訊號控制。 此外，形成有選擇電晶體SL1，而該選擇電晶體SL1是 前述轉移閘電晶體T12、T13、T22、T23間共有，且與重設 私壓線VR連接，並可由沿行方向延伸之選擇控制線SEL1 35 1241712 上之選擇訊號控制，並且，該選擇電晶體SL1串聯連接有其 閘和"、$、述共有漂浮擴散區域FD1連接之讀取電晶體 _。前述讀取電晶體Rm形成源極隨㈣電路，可供給輸 出机破到沿列方向延伸之訊號線SIG上。 5 10 同樣地，形成有選擇電晶體SL2,而該選擇電晶體SL2 是珂述轉移閘電晶體丁32、丁33、丁42、丁43間共有，且與重 設電壓線VR連接，並可由沿行方向延伸之選擇控制線咖 上之選擇訊號控制，並且，該選擇電晶體SL2串聯連接有其 閘極與前述共有漂浮擴散區域FD2連接之讀取電晶體 RD2。前述讀取電晶體RD2形成源極隨耦器電路，可供給輸 出訊號到沿列方向延伸之訊號線SIG上。 第23圖顯示第22圖中之可藉轉移控制線tgi〜TG4上之 選擇訊號讀取的像素。另，第23圖中，包含讀取電晶體之 讀取電路由共通像素包圍。例如，^為具有光二極體Dn 15 之像素，12為具有光二極體D12之像素。 第24圖是說明第22圖之CMOS攝像元件120之讀取動 作的時間圖。另，第24圖是顯示選擇選擇控制線TG4時之 動作。 參照第24圖，一開始，將重設脈衝訊號供給到重設控 20 制線RST1上，藉此使前述重設電晶體RT1導通，且使前述 痛有漂浮擴散區域FD1初始化。 接著，將重設脈衝訊號供給到前述重設控制線RST2 上，藉此使前述重設電晶體RT2導通，且使前述痛有漂浮擴 散區域FD2初始化。 36 1241712 然後，將選擇脈衝訊號供給至前述選擇控制線SEL1， 使構成前述光二極體D12、D13、D22、D23之共有讀取電 路的選擇電晶體SL1導通。因此，可藉前述讀取電晶體RD1 於iil述訊號線SIG上讀取前述共有漂浮擴散區域FD1之初 5 始化電壓。 接著，將選擇脈衝訊號供給至前述選擇控制線SEL2， 使構成前述光二極體D32、D33、D42、D43之共有讀取電 路的選擇電晶體SL2導通。因此，可藉前述讀取電晶體RD2 於前述訊號線SIG上讀取前述共有漂浮擴散區域FD2之初 10 始化電壓。 接下來，將轉移控制訊號脈衝供給至前述轉移控制線 TG4错此如述共有漂浮擴散區域fd 1之電位會因形成在前 述光二極體D23之光電子而變化。又，同時，前述共有漂浮 擴散區域FD2之電位會因形成在前述光二極體D33之光電 15 子而變化。 更進一步，再次供給選擇脈衝訊號到前述選擇控制線 SEL1’俾可藉前述讀取電晶體RD1於前述訊號線SIG上讀取 在前述共有漂浮擴散區域FD1所產生之電壓變化。又，亦再 次供給選擇脈衝訊號到前述選擇控制線SEL2，俾可藉前述 20讀取電晶體RD2於前述訊號線SIG上讀取在前述共有漂浮 擴散區域FD2所產生之電壓變化。 第25圖是顯示用以實現第22圖電路之CMOS攝像元件 120的線路佈置。 參照第25圖，攝像元件120形成在矽基板上由元件分離 37 1241712 區域1201劃出之第26圖所示之單一連續元件區域120W中， 且前述元件區域120W包含有··帶狀部份120W1，是在基板 上沿列方向相互平行地連續延伸，且各自形成有島狀元件 分離區域120i者；元件區域部份120W2，是可使前述多數帶 5狀部份120W1相互連結者；及元件區域部份12〇〜3，是自 前述元件區域部份120W2分出，且在前述一對元件區域部 份120W1之間沿列方向延伸一段有限距離者。第26圖中， 前述元件區域部份120W3在圖中下方延伸超過圖示範圍， 另一方面，前述元件區域部份120W3自形成在圖中上方之 10 同樣區域朝下方延伸，即沿列方向延伸。 再次參照第25圖，前述元件區域部份12〇wi中，形成 有第27圖中亦有顯示之十字型p型元件分離井12〇pw，俾對 應第16圖之元件分離井20PW，且前述元件區域部份i2〇Wl 中，藉該元件分離井120PW而形成有與第22圖之光二極體 15 D11〜D14、D21〜D24對應之n型擴散區域12〇D11〜12〇m4、 120D21〜120D24，俾對應前述第u圖之n型擴散區域 20D1 〜20D4。 此外，前述元件區域部份12〇wlt，在光二極體D12 與D22之間形成有第22圖之共有漂浮擴散區域刚，而前述 2〇共有漂浮擴散區域FD1與光二極體D12之間形成有轉移閘 電晶體T12。前述共有漂浮擴散區域，係從前述元件區 域部份U0W2巾朝在财向均狀元件區域部份 120W1 延伸，而丽述鄰接之兀件區域部份120W1*，在前述共有 漂浮擴散區域FD1與光二極體如之間形成有轉移問電晶 38 1241712 體T13 ’並且在前述共有漂浮擴散區域FD1與光二極體D23 之間形成有轉移閘電晶體T23。 另外’形成有與前述光二極體D11鄰接之轉移閘電晶體 T11 ’及與光二極體D21鄰接之轉移閘電晶體T21，俾對應 5第22圖之電路，其中轉移閘電晶體Τ11與Τ12間共有閘極 G1。同樣地，轉移閘電晶體721與丁22間共有閘極G2。 同樣地，形成有與前述光二極體D14鄰接之轉移閘電晶 體Τ14 ’及與光二極體〇24鄰接之轉移閘電晶體Τ24，俾對 應第22圖之電路，其中轉移閘電晶體Τ13與Τ14間共有閘極 10 G3 °同樣地，轉移閘電晶體Τ23與Τ24間共有閘極G4。 前述元件區域部份12〇W2，形成有單一之接觸窗 120cl ’且在包括該接觸窗12〇cl在内之第25圖中以虛線包 圍之區域120R，藉離子注入法形成有前述轉移閘電晶體 T12、T13、T22、T23間共通之與先前實施形態之LDD區域 15 205對應的LDD區域。 又’前述元件區域部份12〇冒3，設有單一之電源接觸 窗120c2，且前述元件區域部份12〇w3中，在前述LDD區域 與該電源接觸窗120c2之間形成有具有閘極G7之第22圖的 重設電晶體RT1。 20 此外’前述元件區域部份120W3，在前述電源接觸窗 120c2之下游側形成有具有閘極G5之第22圖之選擇電晶體 SL1及具有閘極G6之第22圖之讀取電晶體RD1。 又’由於在第25圖之結構中，各光二極體之擴散區域 120D11〜120D24中形成有與前述共有漂浮擴散區域FD1 — 39 1241712 部份重疊之前述LDD區域120R，所以與先前說明之第20圖 實施形態同樣地，前述共有漂浮擴散區域只^之電容減少， 且藉光電子，可在共有漂浮擴散區域FD1獲得更大之電壓變 化。 5 荊述共有漂浮擴散區域FD1，藉第27圖所示之第1層金 屬配線圖案120M1，於前述單一之接觸窗i2〇cl與前述讀取 電晶體RD1之閘極G6連接。同樣地，前述共有漂浮擴散區 域FD2，藉對應前述配線圖案ι2〇Μ1之金屬配線圖案 120M2’於形成在前述共有漂浮擴散區*FD2之單一接觸窗 10 12〇cl與前述讀取電晶體RD2之閘極G6連接。 又，重設電壓VR藉由第27圖所示之第1層金屬配線圖 案120M3，供給至前述電源接觸窗]^。^。 此外，第27圖中，轉移閘電晶體T21和T22間共通之閘 極G2，與在列方向上鄰接之轉移閘電晶體T31和τ32間共通 15之閘極G8，兩者藉第1層配線圖案M4連接。同樣地，轉移 閘電μ體T23和T24間共通之閘極G4，與在列方向上鄰接之 轉移閘電晶體T33和T34間共通之閘極G10，兩者藉第1層配 線圖案M5連接。 至於其他轉移閘電晶體亦同樣。另外，圖中，轉移閘 2〇龟晶體T11和T12間共有閘極G1，轉移閘電晶體T13和T14 間則共有閘極G3。又，轉移閘電晶體T21和T22間共有閘極 G2 ’轉移閘電晶體T23和T24間則共有閘極G4。又，轉移閘 電晶體T31和丁32間共有閘極G8，轉移閘電晶體T33和T34 間則共有閘極G10。另外，轉移閘電晶體T41和T42間共有 40 1241712 閘極G9，轉移閘電晶體T43和T44間則共有閘極G11。 此外，前述轉移閘電晶體T11*T12,藉第丨層金屬配線 圖案120Μ6，與在列方向上鄰接之轉移閘電晶體對（未圖 示）連接，而前述轉移閘電晶體Τ13和Τ14,藉第1層金屬配 5線圖案120Μ7，與在列方向上鄰接之轉移閘電晶體對（未 圖示）連接。同樣地，前述轉移閘電晶體T41和Τ42，藉第工 層金屬配線圖案120Μ8，與在列方向上鄰接之轉移閘電晶 體對（未圖不）連接，而前述轉移閘電晶體Τ43和丁44，藉 第1層金屬配線圖案12〇]^9,與在列方向上鄰接之轉移閘電 10 晶體對（未圖示）連接。 又’第27圖中，構成前述訊號線SIG之金屬圖案120Μ1〇 沿列方向延#，且與前述讀取電晶體舰及觀之源極接觸 窗120c3連接。 第28圖顯示形成於CM0S攝像元件⑽之第2層配線圖 15 案。 20 參照第28圖，在前述基板上，金屬配線圖案120N1及 沿行方向平行地延伸，料行方向上制選擇控制線 TG1ATG3,且前述金屬配線圖案1細及前述金屬配線圖 木120N2於各自之接觸窗，分別與前述第工層金屬配線圖案 12〇鳩和前述第1層金屬配線圖案12編7連接。 ” 又第28圖中，作為前述選擇控制線SEL1之金屬配線 圖案12簡沿行方向延伸，而自該金屬配線圖案ί 2簡延伸 出之^屬圖案，藉由第27圖中未顯示之用以引出閘極圖案 G5之弟i層配線圖案，於接觸窗與選擇電晶體W之前述閑 41 1241712 極G5連接。 此外，第28圖之線路佈置中，沿前述行方向延伸有一 與前述金屬配線圖案120N3鄰接之作為前述重設控制線 RST1之金屬配線圖案i2〇N4，而自該金屬配線圖案120N4 5 延伸出之金屬圖案，藉由形成在前述第1層之金屬引出配線 圖案GR而與前述重設電晶體RT1之閘極G7連接。 再者，第28圖之線路佈置中，作為前述轉移控制線TG2 及TG4之金屬配線圖案120N5、120N6沿列方向延伸，且分 別地該金屬配線圖案120N5與前述第1層金屬配線圖案 10 120M4連接，該金屬配線圖案12〇N6與前述第^^層金屬配線 圖案120M5連接。 另外，第28圖中，作為前述選擇控制線3]£1^2之金屬配 線圖案1遍7沿行方向延伸，而自該金屬配線圖案⑽奶延 伸出之金屬圖案，藉由第27圖中未顯示之用以引出前述問 15極圖案G5之第1層配線圖案，於接觸窗與選擇電晶體SL1之 前述閘極G5連接。 20 又，第28圖之線路佈置中，沿前述行方向延伸有—與 前述金屬配線圖案120N7鄰接之作為前述重設控制線防乃 之金屬配線圖案120N8，而自該金屬配線圖案12_延伸出 之金屬圖案，藉由形成在前述第W之金屬引出配線圖宰 GR而與前述重設電晶體RT2之閘極G7連接。 木 因此，形成先前第22圖中所說明之電路。 可排列成不 故可使解析 本實施例之CMOS攝像元件中，光二極體 僅在列方向上近接，而且在行方向上亦近接， 42 1241712 度提高’或者各光二極體之受光面積增大。 並且，本貫施形態中，形成於前述共有漂浮擴散區域 FD1或FD2之接觸窗，相對於四個光二極體，只需一個即 可，所以可減輕光電子因為接合漏損而散失到基板的問 5題。又，形成於前述元件區域部份120W3之電源接觸窗， 相對於四個光二極體，只需一個即可，因此可大幅提高 CMOS攝像元件之製造良率。
尤其係第28圖之線路佈置中可將每1像素間距之第2層 配線圖案之條數限制在2條（120N1和120N2、120N3和 10 120N4、120N5和 120N6、或i2〇N7和120N8)，所以可簡化 CMOS攝像元件結構，同時也讓受光區域不致被配線圖案覆 蓋，而可提高受光效率。 產業上可利用性 本發明可適用於一般攝像裝置，例如可適用於數位相 15 機、手機，以及裝設在其他電子裝置之攝像裝置。
【圖式簡單說^明】 弟1圖是顯示CMOS攝像元件之概略結構的圖。 第2圖是顯示第1圖之CMOS攝像元件所用之CMOS光 感測器之電路結構的圖。 2〇 弟3圖是顯示第2圖之變形例之電路結構的圖。 第4圖是說明第2圖或第3圖之CMOS光感測器之動作 的時間圖。 苐5圖是顯示集聚二個第2圖之CMOS光感測器，且設 有共同之選擇及讀取電路之CMOS攝像元件之電路結構的
43 1241712 圖。 第6圖是顯示用以實現第5圖之電路結構之習知線路佈 置一例的圖。 第7圖是顯示集聚四個CMOS光感測器而成之CMOS攝 5 像元件之習知線路佈置一例的圖。 第8圖是顯示與第5圖同樣之習知線路佈置的圖。 第9圖是顯示另一習知線路佈置的圖。 第10圖是顯示另一習知線路佈置的圖。 第11圖是顯示本發明第1實施形態之CMOS攝像元件之 10 線路佈置的圖。 第12圖是顯示更廣範圍之第11圖之線路佈置的圖。 第13圖是顯示第11圖之線路佈置所使用之第1層配線 圖案的圖。 第14圖是顯示第11圖之線路佈置所使用之第2層配線 15 圖案的圖。 第15 A圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 1)。 第15B圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 2)。 20 第15C圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 3)。 第15D圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 4)。 第15E圖是顯示第11圖之CMOS攝像元件之製程的圖 44 1241712 (其 5)。 第15F圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 6)。 第15G圖是顯示第11圖之CMOS攝像元件之製程的圖 5 (其 7)。 第15H圖是顯示第11圖之CMOS攝像元件之製程的圖 (其 9)。 第16圖是顯示本發明第2實施形態之CMOS攝像元件 之線路佈置的圖。 10 第17圖是顯示第16圖一部份之截面的圖。 第18圖是顯示本發明第3實施形態之CMOS攝像元件 之線路佈置的圖。 第19圖是顯示本發明第4實施形態之CMOS攝像元件 之線路佈置的圖。 15 第20圖是顯示本發明第5實施形態之CMOS攝像元件 之線路佈置的圖。 第21A圖是顯示沿第20圖中之C-D線所截取之截面的 圖。 第21B圖是顯示沿第20圖中之A-B線所截取之截面的 20 圖。 第22圖是顯示本發明第6實施形態之CMOS攝像元件 之等效電路的圖。 第23圖是說明第22圖之CMOS攝像元件之讀取動作的 圖。 45 1241712 第24圖是顯示第22圖之CMOS攝像元件之動作的時間 圖。 第25圖是顯示用以實現第22圖之電路之本發明第6實 施形態之CMOS攝像元件之線路佈置的圖。 5 第26圖是顯示第25圖之線路佈置中元件分離區域與元 件區域的圖。 第27圖是顯示第22圖之線路佈置所使用之第1層配線 圖案的圖。 第28圖是顯示第22圖之線路佈置所使用之第2層配線 10 圖案的圖。 【圖式之主要元件代表符號表】 10，10’，20".CMOS 像素元件 1〇1，1〇2，1〇3，1〇4，1〇5。···線路佈置 10A...電源端子 106,206，101，11丁2〜重設電晶體 10C，20C，20C1，20C2，T11〜T14，T21〜T24，T31〜T34，T41〜T44···轉 移閘電晶體 10D，D11 〜D14，D21 〜D24，D31 〜D34，D41 〜D44，120D11 〜120D14，12 0D21 〜120D24···光二極體 10F，20F，RD 1，RD2 · · ·讀取電晶體 10f，20H，20hl，20h2,20h3，N2 …配線圖案 101，201，1201 ···元件分離區域 10S，20S，SL1，SL2 ···選擇電晶體 10W1，10W11，10W21，W31，W41···第 1 元件區域 46 1241712 10W2，10W12，10W22，W32，W42···第 2 元件區域 11 〜14,21 〜24，？乂1/乂2，？乂3，？14."像素 20,40,80，100，120···攝像元件 20BG，20FG，20SG，20CG1，20CG2，G1〜G1HH^ 20cl 〜20c8,20cll 〜20cl4，120cl 〜120c3 ···接觸窗 20D1，20D2,210···擴散區域 20FGC···引出部 20R1，20R2，120R···區域 20sig，20vr，GR…引出配線圖案 20W，120W...元件區域 20W1，20W2,20W3，120W1，120W2，120W3 ···元件區域部份 20W4···增長寬度之區域 100···CMOS攝像元件 101A...受光區域 101B···行選擇電路 101C...訊號讀取電路 1201.. .島狀元件分離區域 120M1〜120M9…第1層金屬配線圖案 120N1〜120N8…第2層金屬配線圖案 200.. .矽基板 201，202,203,20PW，120PW···井 204,205 ...LDD 區域 206.. .高濃度擴散區域 207.. .保護層 47 1241712 209.. .CVD絕緣膜 211.. .矽化物層 212.. .51. 膜 213.. .層間絕緣膜 220,221…配線層 222.. .51.保護膜 224.. .微透鏡 C1，C2···接觸孔 CM0S1，CM0S2...CM0S 光感測器 FD，FD1，FD2...漂浮擴散區域 Ml〜M4···金屬配線圖案 N1...電源配線圖案 N1R...突出部 N3...訊號配線圖案 RST，RST1，RST2···重設控制線（重設控制訊號) SEL，SEL1，SEL2···選擇控制線（選擇控制訊號） SIG…訊號線 TG，TG1，TG2，TG3，TG4…轉移控制線 VR...重設電壓線 48
Claims (1)
1241712 拾、申請專利範圍： 1· 一種CMOS攝像元件，係由多數排列成行列狀之 CMOS光感測器構成者， 且，在列方向上鄰接之第1CM0S光感測器與第 2CMOS光感測n，可形成於半㈣基板上由元件分 離區域劃出之單一之連續元件區域中。 2.如申請專利範圍第丄項之⑽⑽攝像元件，其中前 述元件區域具有： 10 15 20 第1元件區域部份，係在前述半導體基板上沿前 述列方向延伸者；及 第2元件區域部份，係從前述第1元件區域部份 分出，且與前述第17t件區域部份平行地沿行方向延 伸並與前述第1元件區域部份分離者。 3·如申請專利範圍第2項之c刪攝像元件，其中前 述各CMOS光感測器包含有： 引 光二極體； 》示浮擴散區域，可儲存拉士二 之光载子； τ储存精由則迷光二極體形成 重設電晶體’可由重設控制訊號驅動 漂浮擴散區域重設； 將則迷 —轉移閘電晶體’可由轉移控制訊號驅動， 制前述光載子轉移到前述漂浮擴散區域； ^ ^讀取電晶體，可檢測出前述漂浮擴散區 別述光載子引發之電壓變化；及 由 49 1241712 選擇電晶體，可由選擇控制訊號控制，選擇性 地輸出前述讀取電晶體之輸出訊號， 且，前述第1CM0S光感測器與前述第2cm〇S光 感測器，在前述第1元件區域部份中共有各自之漂浮 擴散區域作為共有漂浮擴散區域，且構成前述第 1 CMOS光感測裔之光二極體之第丄擴散區域與構成 丽述第2CMOS光感測器之光二極體之第2擴散區 域，在别述第1元件區域部份中隔著前述共有漂浮擴 散區域而於前述列方向上相對， 又’前述共有漂浮擴散區域與前述第1擴散區域 之間，設有前述第1CMOS光感測器之轉移閘電晶體， 且，前述共有漂浮擴散區域與前述第2擴散區域 之間，設有前述第2CMOS光感測器之轉移閘電晶體。 4·如申請專利範圍第3項之CMOS攝像元件，其中在 妁述第2 tl件區域部份中共有各自之重設電晶體作 為共有重設電晶體。 5·如申請專利範圍第4項之CMOS攝像元件，其中前 述第1元件區域部份與前述第2元件區域部份，藉 由第3元件區域部份連接，且該第3元件區域部份 自别述共有漂浮擴散區域延伸出來，並構成前述共 有漂浮擴散區域之一部份， 且’前述第2元件區域部份形成有單一電源接觸 子L ， 又’前述共有重設電晶體，在前述第2元件區域 50 1241712 部份中，形成於相對前述單一電源接觸孔較靠近前 述第3元件區域部份之側。 6. 如申請專利範圍第5項之CMOS攝像元件，其中前 述第1CM0S光感測器與前述第2CM0S光感測器， 5 構成第1CM0S光感測器對，且前述第1CM0S光感
測器與前述第2CMOS光感測器，在與由第3CMOS 光感測器與第4CMOS光感測器構成且具有與前述 第1CMOS光感測器對相同之構造，並在前述列方向 上與前述第1CMOS光感測器對鄰接之第2CMOS光 10 感測器對的第2元件區域部份中，共有各自之讀取 電晶體作為共有讀取電晶體，並且共有各自之選擇 電晶體作為共有選擇電晶體。 7. 如申請專利範圍第6項之CMOS攝像元件，其中前 述共有讀取電晶體與前述共有選擇電晶體，在前述 15 第2元件區域部份中，相對於對應前述單一電源接
觸孔之單一電源接觸孔，形成於前述第2CMOS光感 測對之共有重設電晶體的相反側。 8. 如申請專利範圍第7項之CMOS攝像元件，其中前 述共有讀取電晶體，在前述第2CMOS光感測器對之 20 前述第2元件區域部份中，配設較前述共有選擇電 晶體更接近前述第2CMOS光感測器對之第2元件區 域部份的前述單一電源接觸孔。 9. 如申請專利範圍第7項之CMOS攝像元件，其中前 述共有選擇電晶體，在前述第2CMOS光感測器對之 51 1241712 前述第2元件區域部份中，配設較前述共有讀取電 晶體更接近前述第2CM0S光感測器對之第2元件區 域部份的前述電源接觸孔。 10. 如申請專利範圍第4項之CMOS攝像元件，其中前 5 述共有漂浮擴散區域形成有單一接觸孔， 且，前述第1CMOS光感測器與前述第2CMOS光 感測器，構成第1CMOS光感測器對，且前述第 1CMOS光感測器與前述第2CMOS光感測器，在與由 第3CMOS光感測器與第4CMOS光感測器構成且具 10 有與前述第1CMOS光感測器對相同之構造，並在前 述列方向上與前述第1CMOS光感測器對鄰接之第 2CMOS光感測器對的第2元件區域部份中，共有各自 之讀取電晶體作為共有讀取電晶體， 又，前述單一接觸孔，可藉由在前述半導體基 15 板上延伸之配線圖案，與形成在前述第2CMOS光感 測器對之前述第2元件區域部份中之前述共有讀取 電晶體的閘極連接。 11. 如申請專利範圍第10項之CMOS攝像元件，其中前 述配線圖案具有： 20 第1配線圖案，係自前述單一接觸孔延伸出來 者；及 第2配線圖案，與前述第1配線圖案及前述共有 讀取電晶體連接，且沿前述列方向延伸者。 12. 如申請專利範圍第10項之CMOS攝像元件，其中前 52 1241712 述第1元件區域部份與前述第2元件區域部份，藉 由第3元件區域部份連接，且該第3元件區域部份 自所述共有漂浮擴散區域延伸出來，並構成前述共 有漂浮擴散區域之一部份，並且在前述前述第2元 件區域部份中，與前述第3元件區域部份連接之部 份亦構成前述共有漂浮擴散區域之一部份， a又，河述單一接觸孔，在前述前述第2元件區域 邛伤中，形成於與前述第3元件區域部份連接之 份。 0 13·如中請專利範圍第3項之CMOS攝像元件，其中前 述第1轉移閘電晶體與前述第2轉移閘電晶體，具 有實質上等於前述第1及第2擴散區域在前述㈣ 向上測得之寬度的閘極寬度。 5 14·如:請專利範圍第3項之CMOS攝像元件，其中前 述第1及第2擴散區域，分別埋設在構成前述元件 區域之逆導電型擴散區域中，且前述第i擴散區域 I伸到别述第1轉移閘電晶體之閘極正下方之部 知而月(J述第2擴散區域則延伸到前述第2轉移閘 笔晶體之閘極正下方之區域。 3 15.如巾請專利範圍第6項之CMOS攝像元件，其中前 j共有重設電晶體’具有比前述共有讀取電晶體及 所述共有選擇電晶體均較長之閘極長度。 16·如申料利範圍第6項之C刪攝像元件，其中前 有靖取屯晶體，具有比前述共有重設電晶體及 53 1241712 前述共有選擇電晶體均較長之閘極長度。 17.如申請專利範圍第16項之CMOS攝像元件，其中前 述共有讀取電晶體之閘極接觸窗，形成在與前述共 有讀取電晶體之延長線上分離之位置。 5 18.如申請專利範圍第14項之CMOS攝像元件，其中在 前述第1元件區域部份中之前述第1轉移閘電晶體 與前述第2轉移閘電晶體之間之表面部份，與前述 共有漂浮擴散區域鄰接且導電型與前述第1及第2 擴散區域相同之擴散區域，形成前述第1及第2轉 10 移閘電晶體之LDD區域。 19. 如申請專利範圍第3項之CMOS攝像元件，其中前 述第1CMOS光感測器與前述第2CMOS光感測器形 成第1CMOS光感測器對， 且，在前述半導體基板上形成有第2CMOS光感 15 測器對，而且該第2CMOS光感測器對是在前述行方 向上與前第1CMOS光感測器對鄰接，並由具有分別 與前述第1及第2CMOS光感測器相同構造之第3及第 4CMOS光感測器構成者， 又，前述第3CMOS光感測器之轉移閘電晶體之 20 閘極及前述第4CMOS光感測器之轉移閘電晶體之閘 極，在第2元件區域部份之朝前述列方向之延長線上 形成有各自之接觸窗。 20. 如申請專利範圍第3項之CMOS攝像元件，其中前 述第1CMOS光感測器與前述第2CMOS光感測器形 54 1241712 成CMOS光感測器對， 且，前述第1元件區域部份在前述半導體基板上 沿前述列方向連續延伸， 又，前述CMOS光感測器對，在前述第1元件區 5 域部份沿前述列方向反覆形成，且在前述第1元件區 域部份，一個CMOS光感測器對及與該CMOS光感測 器對在前述列方向上鄰接之CMOS光感測器對之 間，形成有元件分離井。 21. 如申請專利範圍第3項之CMOS攝像元件，其中前 10 述第1元件區域部份，未形成接觸孔。 22. —種CMOS攝像元件，係由多數排列成行列狀之 CMOS光感測器構成者， 且，在列方向上鄰接之第1CMOS光感測器和第 2CMOS光感測器，與相對於前述第1CMOS光感測器 15 及第2CMOS光感測器，分別與其在行方向上鄰接之 第3CMOS光感測器和第4CMOS光感測器，可形成於 半導體基板上由元件分離區域劃出之單一之連續元 件區域中。 23. 如申請專利範圍第22項之CMOS攝像元件，其中前 20 述元件區域具有： 第1及第2元件區域部份，係在前述半導體基板 上沿前述列方向，隔著前述元件分離區域相互分離 地延伸者； 第3元件區域部份，係橫切前述元件分離區域並 55 1241712 連結如述弟1元件pr p j ^域。卩份與前述第2元件區域部份 者；及 第4兀件區域部份，係從前述第3元件區域部份 分出，且於隔開前述第1及第2元件區域部份之元件 5 分離區域部份中沿前述列方向延伸並與前述第认 第2元件區域部份分離者， 且，前述各CMOS光感測器包含有： 光二極體； 漂浮擴散區域，可儲存藉由前述光二極體 10 形成之光载子； 重設電晶體，可由重設控制訊號驅動，將 别述漂浮擴散區域重設； 轉移閘電晶體’可由轉移控制訊號驅動， 以控制W述光載子轉移到前述漂浮擴散區域； 15 讀取電晶體，可檢測出前述漂浮擴散區域 中由前述光載子引發之電壓變化；及 選擇電晶體，可由選擇控制訊號控制，選 擇性地輸出前述讀取電晶體之輸出訊號， 又，前述第1CMOS光感測器與前述第2光感測 ° 器，在前述第1元件區域部份中共有各自之漂浮擴散 區域作為第1共有漂浮擴散區域， 且，前述第3CMOS光感測器與前述第4CM〇s光 感測杰，在前述第2元件區域部份中共有各自之漂浮 擴散區域作為第2共有漂浮擴散區域， 56 1241712 又，前述第3元件區域部份可結合前述第χ共有 漂、序擴散區域與前述第2共有漂浮擴散區域而形成 第3共有漂浮擴散區域， 且’構成前述第1CM0S光感測器之光二極體之 第1擴散區域與構成前述第2CM〇s光感測器之光二 極體之弟2擴政區域’在前述第1元件區域部份中隔 著前述第1共有漂浮擴散區域而於前述列方向上相 對， 又’構成前述第3CM0S光感測器之光二極體之 第3擴散區域與構成前述第4CM0S光感測器之光二 極體之第4擴散區域，在前述第3元件區域部份中隔 著前述第2共有漂浮擴散區域而於前述列方向上相 對， 且’别述弟1擴散區域與前述第1共有漂浮擴散 區域之間’形成有前述第1CM0S光感測器之轉移問 電晶體’又，前述第2擴散區域與前述第丄共有漂浮 擴散區域與之間，形成有前述第2CM0S光感測器之 轉移閘電晶體， 又’鈾述第3擴散區域與前述第2共有漂浮擴散 區域之間，形成有前述第3CM0S光感測器之轉移閑 黾a曰體，且别述第4擴散區域與前述第2共有漂浮把 散區域與之間，形成有前述第4CM0S光感測器之轉 移閘電晶體。 24·如申請專利範圍第23項之CM0S攝像元件，其中在 57 1241712 前述第4元件區域部份中共有前述第1〜第4CM0S 光感測器之重設電晶體作為共有重設電晶體。 25. 如申請專利範圍第24項之CMOS攝像元件，其中前 述第4元件區域部份形成有單一電源接觸孔， 5 且，前述共有重設電晶體，形成於相對前述單 一電源接觸孔較靠近前述第3元件區域部份之側。 26. 如申請專利範圍第23項之CMOS攝像元件，其中前 述第3共有漂浮擴散區域形成有單一接觸孔， 且，前述第1CM0S光感測器與前述第2CM0S光 10 感測器構成第1CMOS光感測器對，且前述第3CMOS 光感測器與第4CMOS光感測器構成第2CMOS光感 測器對，並且前述第1〜第4CMOS光感測器在相對第 3CMOS光感測器對與第4CMOS光感測器對而形成 之第4元件區域部份中，共有各自之讀取電晶體作為 15 共有讀取電晶體，而且該第3CMOS光感測器對是由 第5CMOS光感測器與第6CMOS光感測器構成且具 有與前述第1CMOS光感測器對相同之構造，並在前 述列方向上與前述第1CMOS光感測器對鄰接者，而 該第4CMOS光感測器對是由第7CMOS光感測器與 20 第8CMOS光感測器構成且具有與前述第2CMOS光 感測器對相同之構造，並在前述列方向上與前述第 2CMOS光感測器對鄰接者， 又，前述單一接觸孔，可藉由在前述半導體基 板上延伸之配線圖案，與前述共有讀取電晶體連接。 58 1241712 27.如申請專利範圍第26項之CMOS攝像元件，其中前 述第1〜第4CMOS光感測器，在形成在前述第3及 第4CMOS光感測器對之前述第4元件區域部份，共 有各自之選擇電晶體作為共有選擇電晶體。 10 59
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