WO2017056347A1 - 固体撮像装置 - Google Patents

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浩久 大槻
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パナソニック・タワージャズセミコンダクター株式会社
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Definitions

  • the present invention relates to a solid-state imaging device that can be used for distance measurement.
  • solid-state imaging devices that employ a time-of-flight (TOF) method for distance measurement are known.
  • An object is irradiated with pulsed light from a light emitting diode (LED: light emitting diode), an image of reflected light from the object is detected by a solid-state imaging device, and a delay time of the reflected light with respect to the irradiated light is determined.
  • the distance information is acquired.
  • a pixel structure called a charge distribution method is adopted. This is because a plurality of capacitors are connected to one photodiode that generates charges by photoelectric conversion, charges are read from the photodiodes at different timings in synchronism with the light emission of the LEDs, separated and accumulated, and accumulated in each capacitor. The distance to the object is calculated based on the amount of the charged charge (see Patent Document 1).
  • An object of the present invention is to realize a narrow pixel pitch while maintaining a configuration capable of handling a sufficiently large charge amount based on photoelectric conversion in a solid-state imaging device.
  • the read gates are shared by the adjacent pixels.
  • a solid-state imaging device is a solid-state imaging device including a plurality of pixels arranged two-dimensionally on a semiconductor substrate, and each of the plurality of pixels generates a charge by photoelectric conversion.
  • Two read gates for reading out charges from the photodiode, and 2 for temporarily holding charges received from the photodiode via the corresponding read gates of the two read gates, respectively.
  • Two pixels adjacent to each other in the row direction among the plurality of pixels share one of the two readout gates.
  • the readout gate is shared by the adjacent pixels, the space between the readout gates of the adjacent pixels is eliminated, so that while maintaining a configuration that can handle a sufficiently large amount of charge based on photoelectric conversion, Narrow pitch of pixels can be realized.
  • FIG. 2 is a plan view illustrating a structure of two pixels adjacent to each other in the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of two pixels in the solid-state imaging device of FIG. 1. It is a timing diagram for demonstrating the principle of the distance measurement to the target object in the solid-state imaging device of FIG.
  • FIG. 2 is a timing diagram for explaining the operation of the solid-state imaging device of FIG. 1.
  • FIG. 1 is a plan view showing the structure of two pixels adjacent to each other in the solid-state imaging device according to the first embodiment of the present invention.
  • the solid-state imaging device of FIG. 1 has a diffusion layer formed on a semiconductor substrate, various gates made of a polysilicon layer formed on the diffusion layer, and further metal wirings formed on the semiconductor substrate.
  • a plurality of two-dimensionally arranged pixels are provided.
  • FIG. 1 shows the whole of two pixels 100 and 200 adjacent to each other in the row direction, and a part of each of the peripheral pixels.
  • the left pixel 100 in FIG. 1 is referred to as a “first pixel”
  • the right pixel 200 is referred to as a “second pixel”.
  • the first pixel 100 includes a photodiode PD, first and second read gates RG0 and RG1, first and second memory units MEM0 and MEM1, an overflow drain OFD, and first and second floating elements. It has diffusion parts FD0 and FD1, first and second transfer gates TG0 and TG1, a reset transistor RS, a source follower (amplification transistor) SF, and a selection transistor SEL.
  • the first and second floating diffusion portions FD0 and FD1, the drain of the reset transistor RS, and the gate of the source follower SF are connected to each other by a metal wiring 5.
  • the photodiode PD is an element composed of a rectangular diffusion layer in plan view for generating electric charge by photoelectric conversion.
  • the first and second read gates RG0 and RG1 are gates made of a polysilicon layer for reading charges from the photodiode PD, respectively.
  • the first read gate RG0 is formed on the left side of the lower side of the photodiode PD
  • the second read gate RG1 is formed on the right side of the lower side of the photodiode PD.
  • the first memory unit MEM0 temporarily holds the charge received from the photodiode PD via the first read gate RG0.
  • the second memory unit MEM1 temporarily holds the charge received from the photodiode PD via the second read gate RG1.
  • the overflow drain OFD is a drain for discharging excess charges from the photodiode PD, and is interposed between the upper side of the photodiode PD and the power supply VDD.
  • the first and second floating diffusion portions FD0 and FD1 are formed adjacent to the first and second memory portions MEM0 and MEM1, respectively.
  • the first transfer gate TG0 is a gate made of a polysilicon layer for transferring charges from the first memory unit MEM0 to the first floating diffusion unit FD0.
  • the second transfer gate TG1 is a gate made of a polysilicon layer for transferring charges from the second memory unit MEM1 to the second floating diffusion unit FD1.
  • the reset transistor RS is a transistor for resetting accumulated charges in the first and second floating diffusion portions FD0 and FD1.
  • the source follower SF is a transistor for outputting a voltage signal corresponding to the accumulated charge in the first and second floating diffusion portions FD0 and FD1.
  • the select transistor SEL is a row selection transistor interposed between the source follower SF and the signal line SIG.
  • the second pixel 200 has the same structure as that of the first pixel 100.
  • the first and second floating diffusion portions FD0 and FD1, the drain of the reset transistor RS, and the gate of the source follower SF are They are connected to each other by metal wiring 6.
  • the first and second read gates RG0 and RG1, the first and second memory units MEM0 and MEM1, and the first and second memory gates are compared with the first pixel 100.
  • the arrangement of the transfer gates TG0 and TG1 and the first and second floating diffusion portions FD0 and FD1 is reversed left and right.
  • the first pixel 100 and the second pixel 200 adjacent to each other in the row direction share the second read gate RG1.
  • the first pixel 100 shares the first readout gate RG0 with a pixel adjacent to the left side in the row direction.
  • the second pixel 200 shares the first readout gate RG0 with a pixel adjacent to the right side in the row direction.
  • substrate contacts 3 and 4 for fixing the potential of the semiconductor substrate to the ground VSS. These substrate contacts 3 and 4 are arranged in the vicinity of the first and second readout gates RG0 and RG1 shared by two adjacent pixels.
  • FIG. 2 is a circuit diagram of the first and second pixels 100 and 200 in the solid-state imaging device of FIG.
  • the photodiode PD is connected to the power supply VDD via the overflow drain OFD.
  • the photodiode PD is connected to the first memory unit MEM0 via the first read gate RG0 and to the second memory unit MEM1 via the second read gate RG1.
  • the first memory unit MEM0 is connected to the first floating diffusion unit FD0 via the first transfer gate TG0
  • the second memory unit MEM1 is connected to the second floating diffusion unit FD1 via the second transfer gate TG1.
  • first and second floating diffusion portions FD0 and FD1 are connected to each other by the metal wiring 5 as described above, they are displayed as a single floating diffusion portion FD0 / FD1 in FIG.
  • the floating diffusion portions FD0 / FD1 are connected to the power supply VDD via the reset transistor RS and also connected to the gate of the source follower SF.
  • the source follower SF is a transistor interposed between the power supply VDD and the selection transistor SEL.
  • the selection transistor SEL is a transistor interposed between the source follower SF and the signal line SIG.
  • the second pixel 200 has a circuit configuration similar to that of the first pixel 100. Moreover, the first pixel 100 and the second pixel 200 share the second readout gate RG1.
  • FIG. 3 is a timing chart for explaining the principle of distance measurement to an object in the solid-state imaging device of FIG.
  • the distance from the LED to the object irradiated with the pulsed light is L
  • the lighting time of the LED from time t11 to time t13 is Tp.
  • the received light rises at time t12 when time ⁇ t has elapsed from time t11, and falls at time t14 after time ⁇ t has elapsed from time t13. Therefore, the photodiode PD generates a charge by photoelectric conversion only from time t12 to time t14.
  • the first read gate RG0 is opened for a time Tp from time t11 to time t13
  • the second read gate RG1 is opened for a time Tp starting from time t13.
  • the amount of charge read to the first memory unit MEM0 by the first read gate RG0 is set to S0
  • the amount of charge read to the second memory unit MEM1 by the second read gate RG1 is set.
  • S1 ⁇ t / Tp S1 / (S0 + S1) (2)
  • L (c ⁇ Tp) / 2 ⁇ S1 / (S0 + S1) (3) Holds. That is, the distance L to the object can be obtained based on the charge amounts S0 and S1 distributed to the first and second memory units MEM0 and MEM1.
  • FIG. 4 is a timing chart for explaining the operation of the solid-state imaging device of FIG.
  • the period from time t3 to time t4 is a signal readout period T4.
  • the overflow drain OFD is off, the reset transistor RS is on, and the first and second transfer gates TG0 and TG1 are on.
  • the LED is not lit.
  • the first and second read gates RG0 and RG1 are alternately pulse-driven.
  • the charge generated by the photodiode PD flows to the first and second memory units MEM0 and MEM1, but the first and second transfer gates TG0 and TG1 are in the on state.
  • the current flows through the reset transistor RS to the power supply VDD without being stored in the memory units MEM0 and MEM1.
  • the background light accumulation period T1 starts from here.
  • an image in a state where the LED is not lit is photoelectrically converted by the photodiode PD.
  • the first and second read gates RG0 and RG1 are alternately pulse-driven, charges corresponding to the background light are stored in the first and second memory units MEM0 and MEM1 in the same amount. . That is, if the total charge amount stored in the first and second memory units MEM0 and MEM1 according to the background light is Q, the amount of stored charges in each of the first and second memory units MEM0 and MEM1 is Q / 2.
  • the background light readout period T2 starts from here.
  • newly generated charges in the photodiode PD are discharged to the power supply VDD through the overflow drain OFD.
  • the charges accumulated in the first and second memory units MEM0 and MEM1 turn on the selection transistor SEL for each row, memorize the reset potential after the reset operation by turning on the reset transistor RS,
  • the first and second transfer gates TG0, TG1 are simultaneously turned on to transfer the charges of the first and second memory units MEM0, MEM1 to the floating diffusion unit FD0 / FD1, and the first and second transfer gates TG0, TG0,
  • the signal level is stored after turning off TG1, and the difference between the reset level and the signal level is output.
  • the output obtained here is a value corresponding to the total charge amount Q described above.
  • the reset transistor RS is turned on, the first and second transfer gates TG0 and TG1 are turned on, the LEDs are blinked, and the first and second read gates RG0 and RG1 are alternately pulse-driven.
  • the charge generated by the photodiode PD flows to the first and second memory units MEM0 and MEM1, but the first and second transfer gates TG0 and TG1 are in the on state.
  • the current flows through the reset transistor RS to the power supply VDD without being stored in the memory units MEM0 and MEM1.
  • the reset transistor RS and the first and second transfer gates TG0 and TG1 are all turned off.
  • the signal accumulation period T3 starts from here.
  • the LED blinks, and the reflected light is photoelectrically converted by the photodiode PD.
  • the charge generated by the photodiode PD is changed to the first memory according to the length of the delay time ⁇ t. It is distributed to the part MEM0 and the second memory part MEM1. This charge distribution operation is preferably repeated a plurality of times. As a result, signal charges are accumulated in the first and second memory units MEM0 and MEM1, respectively.
  • the signal charge obtained here includes the influence of the background light described above. That is, if the charge amounts S0 and S1 described with reference to FIG. 3 are used, the amount of charge accumulated in the first memory unit MEM0 at this time is Q / 2 + S0, and the amount of charge accumulated in the second memory unit MEM1 is It can be said that Q / 2 + S1.
  • the signal readout period T4 starts from here.
  • new charges generated in the photodiode PD are discharged to the power supply VDD through the overflow drain OFD.
  • the charges accumulated in the first and second memory units MEM0 and MEM1 turn on the selection transistor SEL for each row, store the reset potential after the reset operation by turning on the reset transistor RS, and then store the reset potential.
  • the first transfer gate TG0 is turned on to transfer the charge of the first memory unit MEM0 to the floating diffusion unit FD0 / FD1, the signal level is memorized after the first transfer gate TG0 is turned off, the reset level and the signal level The difference between and is output. This operation is similarly performed for the second memory unit MEM1.
  • the output obtained here is a value corresponding to Q / 2 + S0 for the first memory unit MEM0, and a value corresponding to Q / 2 + S1 for the second memory unit MEM1.
  • the influence of background light is removed based on the value corresponding to the total charge amount Q in the background light readout period T2, the value corresponding to Q / 2 + S0 and the value corresponding to Q / 2 + S1 in the signal readout period T4.
  • the distance L to the object can be obtained based on the equation (3).
  • the first and second read gates RG0 and RG1 the first and second memory units MEM0 and MEM1
  • the arrangement of the first and second transfer gates TG0 and TG1 and the first and second floating diffusion portions FD0 and FD1 is reversed left and right. That is, when charge is read out to the first memory unit MEM0 on the left side of the lower side of the photodiode PD in the first pixel 100, the first memory unit MEM0 on the right side of the lower side of the photodiode PD in the second pixel 200. The charge is read out.
  • the second memory unit MEM1 on the right side of the lower side of the photodiode PD in the first pixel 100 the second memory unit on the left side of the lower side of the photodiode PD in the second pixel 200.
  • the charge is read out to MEM1.
  • the characteristic difference between the two memory units MEM0 and MEM1 can be corrected based on the output information of the adjacent columns.
  • the substrate contacts 3 and 4 are disposed in the vicinity of the first and second readout gates RG0 and RG1 shared by two adjacent pixels, the first and second readout gates RG0 and RG1 are turned on / off.
  • the potential of the semiconductor substrate that becomes unstable when turned off can be fixed to the ground VSS with a low resistance, and crosstalk such as the connection between the first and second memory portions MEM0 and MEM1 under the element isolation portion can be prevented. be able to.
  • the charge due to photoelectric conversion is distributed to the first and second memory units MEM0 and MEM1 while the LED is blinking, but the present invention is not limited to this.
  • the first and second read gates RG0 and RG1 and the overflow drain OFD are respectively pulse-driven so that charges other than those that are expected to receive the reflected wave from the target are discharged from the overflow drain OFD. May be.
  • FIG. 5 is a plan view of a solid-state imaging device according to the second embodiment of the present invention.
  • first and second pixels 100 and 200 in FIG. 1 in addition to the first and second pixels 100 and 200 in FIG. 1, a large number of pixels including the third and fourth pixels 300 and 400 adjacent to each other in the column direction are shown.
  • first and second read gate control wirings 20 and 21 which are metal wirings extending linearly in the column direction are shown.
  • the first pixel 100 and the second pixel 200 that are adjacent to each other in the row direction share the second readout gate RG1.
  • the first pixel 100 shares the first readout gate RG0 with a pixel adjacent to the left side in the row direction.
  • the first read gate RG0 is connected to the first read gate control line 20, and the second read gate RG1 is connected to the second read gate control line 21.
  • the third pixel 300 and the fourth pixel 400 adjacent to each other in the row direction share the second readout gate RG1.
  • the third pixel 300 shares the first readout gate RG0 with a pixel adjacent to the left side in the row direction. Also in this row, the first read gate RG0 is connected to the first read gate control line 20, and the second read gate RG1 is connected to the second read gate control line 21.
  • first and third pixels 100 and 300 adjacent to each other in the column direction share both the first readout gate control wiring 20 and the second readout gate control wiring 21.
  • second and fourth pixels 200 and 400 adjacent to each other in the column direction also share both the first readout gate control wiring 20 and the second readout gate control wiring 21.
  • the opening of the photodiode PD in each pixel can be enlarged, and high sensitivity is realized. it can.
  • the solid-state imaging device has an effect of realizing a narrow pitch of pixels while maintaining a configuration capable of handling a sufficiently large charge amount based on photoelectric conversion, and a distance. It is useful as a solid-state imaging device that can be used for measurement.

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Abstract

半導体基板上に二次元配置された複数の画素（１００，２００）の各々は、光電変換により電荷を生成するフォトダイオード（ＰＤ）と、フォトダイオード（ＰＤ）からそれぞれ電荷を読み出すための２つの読み出しゲート（ＲＧ０，ＲＧ１）と、各々２つの読み出しゲート（ＲＧ０，ＲＧ１）のうちの対応する読み出しゲートを介してフォトダイオード（ＰＤ）から受け取った電荷を一時的に保持するための２つのメモリ部（ＭＥＭ０，ＭＥＭ１）とを有する。行方向にて互いに隣接する２つの画素（１００，２００）は、２つの読み出しゲート（ＲＧ０，ＲＧ１）のうちの一方を共有する。

Description

固体撮像装置
　本発明は、距離測定に利用できる固体撮像装置に関するものである。
　従来、距離測定に光飛行時間（ＴＯＦ：time of flight）法を採用した固体撮像装置が知られている。発光ダイオード（ＬＥＤ：light emitting diode）からパルス状の光が対象物に照射され、当該対象物からの反射光による画像を固体撮像装置で検出して、照射光に対する反射光の遅延時間をもとに距離情報を取得するものである。
　具体的には、例えば電荷振り分け方式と呼ばれる画素構造が採用される。これは、光電変換により電荷を生成する１つのフォトダイオードに複数の容量を接続し、ＬＥＤの発光に同期してフォトダイオードから異なるタイミングで各容量に電荷を読み出して分離蓄積し、各容量に蓄積された電荷の量をもとに対象物までの距離を計算するものである（特許文献１参照）。
特開２００８－８９３４６号公報
　上記電荷振り分け方式による従来の画素構造では、隣接画素の読み出しゲート間に十分なスペースを設ける必要があったため、画素ピッチの低減が困難であった。また、画素の狭ピッチ化を実現しようとすると、各フォトダイオードの面積や各容量の面積を犠牲にせざるをえず、取り扱える電荷量に大きい制約が生じてしまう。
　本発明の目的は、固体撮像装置において光電変換に基づく十分に大きい電荷量を取り扱える構成を維持しつつ、画素の狭ピッチ化を実現することにある。
　本発明は、隣接画素の読み出しゲート間のスペースを解消すべく、隣接画素で読み出しゲートを共有することとしたものである。
　本発明の１つの側面による固体撮像装置は、半導体基板上に二次元配置された複数の画素を備えた固体撮像装置であって、複数の画素の各々は、光電変換により電荷を生成するフォトダイオードと、当該フォトダイオードからそれぞれ電荷を読み出すための２つの読み出しゲートと、各々当該２つの読み出しゲートのうちの対応する読み出しゲートを介して当該フォトダイオードから受け取った電荷を一時的に保持するための２つのメモリ部とを有し、複数の画素のうち行方向にて互いに隣接する２つの画素は、２つの読み出しゲートのうちの一方を共有することを特徴とする。
　本発明によれば、隣接画素で読み出しゲートを共有することとしたので、隣接画素の読み出しゲート間のスペースが解消される結果、光電変換に基づく十分に大きい電荷量を取り扱える構成を維持しつつ、画素の狭ピッチ化を実現することができる。
本発明の第１の実施形態に係る固体撮像装置において互いに隣接する２つの画素の構造を示す平面図である。 図１の固体撮像装置中の２つの画素の回路図である。 図１の固体撮像装置における対象物までの距離測定の原理を説明するためのタイミング図である。 図１の固体撮像装置の動作を説明するためのタイミング図である。 本発明の第２の実施形態に係る固体撮像装置の平面図である。
　（第１の実施形態）
　図１は、本発明の第１の実施形態に係る固体撮像装置において互いに隣接する２つの画素の構造を示す平面図である。図１の固体撮像装置は、半導体基板上に拡散層が形成され、拡散層の上にポリシリコン層からなる各種ゲートが形成され、更にメタル配線が形成されたものであって、半導体基板上に二次元配置された複数の画素を備える。図１には、このうち行方向にて互いに隣接する２つの画素１００，２００の各々の全体と、その周辺画素の各々の一部とが示されている。以下、図１中の左側の画素１００を「第１の画素」と呼び、右側の画素２００を「第２の画素」と呼ぶ。
　第１の画素１００は、フォトダイオードＰＤと、第１及び第２の読み出しゲートＲＧ０，ＲＧ１と、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１と、オーバーフロードレインＯＦＤと、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１と、第１及び第２の転送ゲートＴＧ０，ＴＧ１と、リセットトランジスタＲＳと、ソースフォロワ（増幅トランジスタ）ＳＦと、選択トランジスタＳＥＬとを有する。第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１と、リセットトランジスタＲＳのドレインと、ソースフォロワＳＦのゲートとは、メタル配線５により互いに接続されている。
　フォトダイオードＰＤは、光電変換により電荷を生成するための平面視矩形の拡散層からなる素子である。第１及び第２の読み出しゲートＲＧ０，ＲＧ１は、フォトダイオードＰＤからそれぞれ電荷を読み出すためのポリシリコン層からなるゲートである。ここで、第１の読み出しゲートＲＧ０はフォトダイオードＰＤの下辺左側に、第２の読み出しゲートＲＧ１はフォトダイオードＰＤの下辺右側にそれぞれ形成されている。第１のメモリ部ＭＥＭ０は、第１の読み出しゲートＲＧ０を介してフォトダイオードＰＤから受け取った電荷を一時的に保持する。第２のメモリ部ＭＥＭ１は、第２の読み出しゲートＲＧ１を介してフォトダイオードＰＤから受け取った電荷を一時的に保持する。オーバーフロードレインＯＦＤは、フォトダイオードＰＤから過剰電荷を排出するためのドレインであって、フォトダイオードＰＤの上辺と電源ＶＤＤとの間に介在している。
　第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１は、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に隣接してそれぞれ形成されている。第１の転送ゲートＴＧ０は、第１のメモリ部ＭＥＭ０から第１のフローティングディフュージョン部ＦＤ０へ電荷を転送するためのポリシリコン層からなるゲートである。第２の転送ゲートＴＧ１は、第２のメモリ部ＭＥＭ１から第２のフローティングディフュージョン部ＦＤ１へ電荷を転送するためのポリシリコン層からなるゲートである。
　リセットトランジスタＲＳは、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１の蓄積電荷をリセットするためのトランジスタである。ソースフォロワＳＦは、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１の蓄積電荷に応じた電圧信号を出力するためのトランジスタである。選択トランジスタＳＥＬは、ソースフォロワＳＦと信号線ＳＩＧとの間に介在した行選択のためのトランジスタである。
　第２の画素２００は、第１の画素１００と同様の構造を有しており、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１と、リセットトランジスタＲＳのドレインと、ソースフォロワＳＦのゲートとは、メタル配線６により互いに接続されている。ただし、第２の画素２００では、第１の画素１００に対して、第１及び第２の読み出しゲートＲＧ０，ＲＧ１と、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１と、第１及び第２の転送ゲートＴＧ０，ＴＧ１と、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１との配置が左右反転している。
　図１にて更に示すように、行方向にて互いに隣接する第１の画素１００と第２の画素２００とは、第２の読み出しゲートＲＧ１を共有する。また、第１の画素１００は、行方向にてその左側に隣接する画素と第１の読み出しゲートＲＧ０を共有する。更に、第２の画素２００は、行方向にてその右側に隣接する画素と第１の読み出しゲートＲＧ０を共有する。
　図１の固体撮像装置は、当該半導体基板の電位をグラウンドＶＳＳに固定するための基板コンタクト３，４を更に備える。これらの基板コンタクト３，４は、互いに隣接する２つの画素により共有された第１及び第２の読み出しゲートＲＧ０，ＲＧ１の近傍にそれぞれ配置されている。
　図２は、図１の固体撮像装置中の第１及び第２の画素１００，２００の回路図である。第１の画素１００において、フォトダイオードＰＤは、オーバーフロードレインＯＦＤを介して電源ＶＤＤに接続されている。また、フォトダイオードＰＤは、第１の読み出しゲートＲＧ０を介して第１のメモリ部ＭＥＭ０に、第２の読み出しゲートＲＧ１を介して第２のメモリ部ＭＥＭ１にそれぞれ接続されている。そして、第１のメモリ部ＭＥＭ０は第１の転送ゲートＴＧ０を介して第１のフローティングディフュージョン部ＦＤ０に、第２のメモリ部ＭＥＭ１は第２の転送ゲートＴＧ１を介して第２のフローティングディフュージョン部ＦＤ１にそれぞれ接続されている。ここで、前述のように第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１はメタル配線５により互いに接続されているので、図２では単一のフローティングディフュージョン部ＦＤ０／ＦＤ１として表示されている。このフローティングディフュージョン部ＦＤ０／ＦＤ１は、リセットトランジスタＲＳを介して電源ＶＤＤに接続されるとともに、ソースフォロワＳＦのゲートにも接続されている。ソースフォロワＳＦは、電源ＶＤＤと選択トランジスタＳＥＬとの間に介在したトランジスタである。また、選択トランジスタＳＥＬは、ソースフォロワＳＦと信号線ＳＩＧとの間に介在したトランジスタである。第２の画素２００は、第１の画素１００と同様の回路構成を有している。しかも、第１の画素１００と第２の画素２００とは、第２の読み出しゲートＲＧ１を共有する。
　図３は、図１の固体撮像装置における対象物までの距離測定の原理を説明するためのタイミング図である。ここでは、ＬＥＤからパルス状の光が照射される対象物までの距離をＬとし、時刻ｔ１１から時刻ｔ１３までのＬＥＤの点灯時間をＴｐとする。照射光が対象物で反射されて固体撮像装置へ戻ってくるまでに、光は速度ｃ（＝３．０×１０８ｍ／ｓ）で距離２Ｌだけ進む。したがって、照射光に対する受信光の遅延時間をΔｔとすると、
　　Ｌ＝ｃ×（Δｔ／２）　　…（１）
が成り立つ。受信光は、時刻ｔ１１から時間Δｔだけ経過した時刻ｔ１２に立ち上がり、時刻ｔ１３から時間Δｔだけ経過した時刻ｔ１４に立ち下がる。したがって、フォトダイオードＰＤは、時刻ｔ１２から時刻ｔ１４までの間だけ光電変換により電荷を生成する。
　一方、第１の読み出しゲートＲＧ０は時刻ｔ１１から時刻ｔ１３までの時間Ｔｐだけ開かれ、第２の読み出しゲートＲＧ１は時刻ｔ１３から始まる時間Ｔｐだけ開かれる。ここで、第１の読み出しゲートＲＧ０により第１のメモリ部ＭＥＭ０に読み出された電荷の量をＳ０とし、第２の読み出しゲートＲＧ１により第２のメモリ部ＭＥＭ１に読み出された電荷の量をＳ１とすると、
　　Δｔ／Ｔｐ＝Ｓ１／（Ｓ０＋Ｓ１）　　…（２）
の関係が成立する。式（１）、（２）から、
　　Ｌ＝（ｃ×Ｔｐ）／２　×　Ｓ１／（Ｓ０＋Ｓ１）　　…（３）
が成り立つ。つまり、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に振り分けられた電荷の量Ｓ０，Ｓ１をもとに、対象物までの距離Ｌを求めることができる。
　図４は、図１の固体撮像装置の動作を説明するためのタイミング図である。時刻ｔ０までをリセット期間Ｔ０とし、時刻ｔ０から時刻ｔ１までを背景光蓄積期間Ｔ１とし、時刻ｔ１から時刻ｔ２までを背景光読み出し期間Ｔ２とし、時刻ｔ２から時刻ｔ３までを信号蓄積期間Ｔ３とし、時刻ｔ３から時刻ｔ４までを信号読み出し期間Ｔ４とする。
　リセット期間Ｔ０では、オーバーフロードレインＯＦＤはオフであり、リセットトランジスタＲＳはオンであり、第１及び第２の転送ゲートＴＧ０，ＴＧ１はオンである。ＬＥＤは点灯していない状態である。また、第１及び第２の読み出しゲートＲＧ０，ＲＧ１を互い違いにパルス駆動している。このとき、フォトダイオードＰＤで生成された電荷は第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に流れるが第１及び第２の転送ゲートＴＧ０，ＴＧ１がオン状態のため、電荷は第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に蓄積されずにリセットトランジスタＲＳを通して電源ＶＤＤに流れていく。
　次に、時刻ｔ０で、リセットトランジスタＲＳ、第１及び第２の転送ゲートＴＧ０，ＴＧ１をいずれもオフにする。ここから背景光蓄積期間Ｔ１が始まる。背景光蓄積期間Ｔ１ではＬＥＤが点灯していない状態の画像がフォトダイオードＰＤで光電変換される。このとき、第１及び第２の読み出しゲートＲＧ０，ＲＧ１は互い違いにパルス駆動されているため、背景光に応じた電荷が第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１にそれぞれ同量ずつ蓄積される。つまり、これら第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に背景光に応じて蓄積される合計電荷量をＱとすると、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１の各々の蓄積電荷の量はＱ／２である。
　次に、時刻ｔ１で、第１及び第２の読み出しゲートＲＧ０，ＲＧ１のパルス駆動を止め、オーバーフロードレインＯＦＤをオンにする。ここから背景光読み出し期間Ｔ２が始まる。背景光読み出し期間Ｔ２では、フォトダイオードＰＤで新たに発生した電荷はオーバーフロードレインＯＦＤを通して電源ＶＤＤに排出される。また、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に蓄積された電荷は各行毎に選択トランジスタＳＥＬをオンし、リセットトランジスタＲＳをオンすることによるリセット動作の後にリセット電位をメモリし、次に、第１及び第２の転送ゲートＴＧ０，ＴＧ１を同時にオンして第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１の電荷をフローティングディフュージョン部ＦＤ０／ＦＤ１へ転送し、第１及び第２の転送ゲートＴＧ０，ＴＧ１をオフしてから信号レベルをメモリし、リセットレベルと信号レベルとの差分を出力する。ここで得られる出力は、上述の合計電荷量Ｑに対応した値である。
　次に、リセットトランジスタＲＳをオンさせ、第１及び第２の転送ゲートＴＧ０，ＴＧ１をオンさせ、ＬＥＤを点滅させ、第１及び第２の読み出しゲートＲＧ０，ＲＧ１を互い違いにパルス駆動する。このとき、フォトダイオードＰＤで生成された電荷は第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に流れるが第１及び第２の転送ゲートＴＧ０，ＴＧ１がオン状態のため、電荷は第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に蓄積されずにリセットトランジスタＲＳを通して電源ＶＤＤに流れていく。
　次に、時刻ｔ２で、リセットトランジスタＲＳ、第１及び第２の転送ゲートＴＧ０，ＴＧ１をいずれもオフにする。ここから信号蓄積期間Ｔ３が始まる。信号蓄積期間Ｔ３ではＬＥＤが点滅しており、その反射光がフォトダイオードＰＤで光電変換される。このとき、第１及び第２の読み出しゲートＲＧ０，ＲＧ１は互い違いにパルス駆動されているため、フォトダイオードＰＤで生成された電荷は、上述の遅延時間Δｔの長さに応じて、第１のメモリ部ＭＥＭ０と第２のメモリ部ＭＥＭ１とに振り分けられる。この電荷振り分け動作は、好ましくは複数回繰り返される。その結果、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１にそれぞれ信号電荷が蓄積される。ただし、ここで得られる信号電荷は、前述の背景光の影響を含むものである。つまり、図３にて説明した電荷量Ｓ０及びＳ１を用いれば、この時点の第１のメモリ部ＭＥＭ０の蓄積電荷の量はＱ／２＋Ｓ０であり、第２のメモリ部ＭＥＭ１の蓄積電荷の量はＱ／２＋Ｓ１であると言える。
　次に、時刻ｔ３で、第１及び第２の読み出しゲートＲＧ０，ＲＧ１のパルス駆動を止め、オーバーフロードレインＯＦＤをオンにする。ここから信号読み出し期間Ｔ４が始まる。信号読み出し期間Ｔ４では、フォトダイオードＰＤで新たに発生する電荷はオーバーフロードレインＯＦＤを通して電源ＶＤＤに排出される。また、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に蓄積された電荷は各行毎に選択トランジスタＳＥＬをオンし、リセットトランジスタＲＳをオンすることによるリセット動作の後にリセット電位をメモリし、次に第１の転送ゲートＴＧ０をオンして第１のメモリ部ＭＥＭ０の電荷をフローティングディフュージョン部ＦＤ０／ＦＤ１に転送し、第１の転送ゲートＴＧ０をオフしてから信号レベルをメモリし、リセットレベルと信号レベルとの差分を出力する。この動作は第２のメモリ部ＭＥＭ１に対しても同様に行われる。ここで得られる出力は、第１のメモリ部ＭＥＭ０についてはＱ／２＋Ｓ０に対応した値であり、第２のメモリ部ＭＥＭ１についてはＱ／２＋Ｓ１に対応した値である。
　上記背景光読み出し期間Ｔ２における合計電荷量Ｑに対応した値と、上記信号読み出し期間Ｔ４におけるＱ／２＋Ｓ０に対応した値及びＱ／２＋Ｓ１に対応した値とをもとに背景光の影響を除去すれば、図３に示した第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１への振り分け信号電荷Ｓ０，Ｓ１が求まるので、式（３）をもとに対象物までの距離Ｌを求めることができる。
　さて、隣接画素で読み出しゲートを共有しない場合には、互いに隣接する２つの画素のメモリ部間に「メモリ拡散層に対する読み出しゲートのオーバーラップ」＋「メモリ拡散層間の素子分離部」＋「メモリ拡散層に対する読み出しゲートのオーバーラップ」の距離を確保することが必要であるのに対し、隣接画素で読み出しゲートを共有する本実施形態では、互いに隣接する２つの画素のメモリ部間に「メモリ拡散層間の素子分離部」の距離を確保するだけでよい。したがって、本実施形態によれば、各フォトダイオードＰＤの面積や各メモリ部ＭＥＭ０，ＭＥＭ１の面積を犠牲にすることなく画素の狭ピッチ化を実現することができる。
　また、本実施形態によれば、行方向にて互いに隣接する２つの画素１００，２００において、第１及び第２の読み出しゲートＲＧ０，ＲＧ１と、第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１と、第１及び第２の転送ゲートＴＧ０，ＴＧ１と、第１及び第２のフローティングディフュージョン部ＦＤ０，ＦＤ１との配置が左右反転している。つまり、第１の画素１００でフォトダイオードＰＤの下辺左側にある第１のメモリ部ＭＥＭ０に電荷が読み出される際に、第２の画素２００ではフォトダイオードＰＤの下辺右側にある第１のメモリ部ＭＥＭ０に電荷が読み出される。逆に、第１の画素１００でフォトダイオードＰＤの下辺右側にある第２のメモリ部ＭＥＭ１に電荷が読み出される際に、第２の画素２００ではフォトダイオードＰＤの下辺左側にある第２のメモリ部ＭＥＭ１に電荷が読み出される。このように列ごとにフォトダイオードＰＤからメモリ部ＭＥＭ０，ＭＥＭ１に読み出す方向が異なるので、両メモリ部ＭＥＭ０，ＭＥＭ１の特性差を、隣接する列の出力情報をもとに補正することができる。
　また、互いに隣接する２つの画素により共有された第１及び第２の読み出しゲートＲＧ０，ＲＧ１の近傍に基板コンタクト３，４を配置したので、第１及び第２の読み出しゲートＲＧ０，ＲＧ１のオン／オフにより不安定になる半導体基板の電位を低抵抗でグラウンドＶＳＳに固定することができ、また素子分離部の下で第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１が繋がるといったクロストークを未然に防ぐことができる。
　なお、本実施形態では、ＬＥＤが点滅している間、光電変換による電荷を第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１に振り分けるものと説明したが、本発明はこれに限定を受けるものではない。例えば、第１及び第２の読み出しゲートＲＧ０，ＲＧ１と、オーバーフロードレインＯＦＤとをそれぞれパルス駆動して、対象物からの反射波を受けると考えられる期間以外の電荷はオーバーフロードレインＯＦＤから排出するようにしてもよい。
　また、ＬＥＤが点灯していない状態の背景光情報を得るため、背景光情報と信号情報とのフレームを違える駆動例を示したが、行を変えて第１及び第２のメモリ部ＭＥＭ０，ＭＥＭ１の信号電荷を同時に読み出してもよい。
　（第２の実施形態）
　図５は、本発明の第２の実施形態に係る固体撮像装置の平面図である。図５では、図１中の第１及び第２の画素１００，２００に加えて、これらに対してそれぞれ列方向に隣接する第３及び第４の画素３００，４００を含む多数の画素が示されるとともに、それぞれ列方向にて直線状に延びるメタル配線である第１及び第２の読み出しゲート制御配線２０，２１が示されている。
　行方向にて互いに隣接する第１の画素１００と第２の画素２００とは、第２の読み出しゲートＲＧ１を共有する。また、第１の画素１００は、行方向にてその左側に隣接する画素と第１の読み出しゲートＲＧ０を共有する。そして、第１の読み出しゲートＲＧ０は第１の読み出しゲート制御配線２０に、第２の読み出しゲートＲＧ１は第２の読み出しゲート制御配線２１にそれぞれ接続されている。
　同様に、行方向にて互いに隣接する第３の画素３００と第４の画素４００とは、第２の読み出しゲートＲＧ１を共有する。また、第３の画素３００は、行方向にてその左側に隣接する画素と第１の読み出しゲートＲＧ０を共有する。この行でも、第１の読み出しゲートＲＧ０は第１の読み出しゲート制御配線２０に、第２の読み出しゲートＲＧ１は第２の読み出しゲート制御配線２１にそれぞれ接続されている。
　つまり、列方向にて互いに隣接する第１及び第３の画素１００，３００は、第１の読み出しゲート制御配線２０と、第２の読み出しゲート制御配線２１との双方を共有する。また、列方向にて互いに隣接する第２及び第４の画素２００，４００もまた、第１の読み出しゲート制御配線２０と、第２の読み出しゲート制御配線２１との双方を共有する。
　本実施形態によれば、行方向にて互いに隣接する２つの画素で１本の読み出しゲート制御配線を共有することとしたので、各画素中のフォトダイオードＰＤの開口を拡大でき、高感度を実現できる。
　以上説明してきたように、本発明に係る固体撮像装置は、光電変換に基づく十分に大きい電荷量を取り扱える構成を維持しつつ、画素の狭ピッチ化を実現することができる効果を有し、距離測定に利用できる固体撮像装置として有用である。
３，４　基板コンタクト（ＶＳＳ）
５，６　メタル配線
２０，２１　読み出しゲート制御配線
１００，２００，３００，４００　画素
ＦＤ０，ＦＤ１　フローティングディフュージョン部
ＭＥＭ０，ＭＥＭ１　メモリ部
ＯＦＤ　オーバーフロードレイン
ＰＤ　フォトダイオード
ＲＧ０，ＲＧ１　（フォトダイオードからメモリ部への）読み出しゲート
ＲＳ　リセットトランジスタ
ＳＥＬ　選択トランジスタ
ＳＦ　ソースフォロワ（増幅トランジスタ）
ＳＩＧ　信号線
ＴＧ０，ＴＧ１　（メモリ部からフローティングディフュージョン部への）転送ゲート
ＶＤＤ　電源

Claims (7)

  1. 　半導体基板上に二次元配置された複数の画素を備えた固体撮像装置であって、
    　前記複数の画素の各々は、
    　光電変換により電荷を生成するフォトダイオードと、
    　前記フォトダイオードからそれぞれ電荷を読み出すための２つの読み出しゲートと、
    　各々前記２つの読み出しゲートのうちの対応する読み出しゲートを介して前記フォトダイオードから受け取った電荷を一時的に保持するための２つのメモリ部とを有し、
    　前記複数の画素のうち行方向にて互いに隣接する２つの画素は、前記２つの読み出しゲートのうちの一方を共有することを特徴とする固体撮像装置。
  2. 　請求項１記載の固体撮像装置において、
    　前記２つの読み出しゲートは、各々ポリシリコン層からなることを特徴とする固体撮像装置。
  3. 　請求項１記載の固体撮像装置において、
    　前記複数の画素の各々は、
    　前記２つのメモリ部に隣接してそれぞれ形成された２つのフローティングディフュージョン部と、
    　各々前記２つのメモリ部のうちの対応するメモリ部から前記２つのフローティングディフュージョン部のうちの対応するフローティングディフュージョン部へ電荷を転送するための２つの転送ゲートと、
    　前記２つのフローティングディフュージョン部に共通に接続された増幅トランジスタとを更に有することを特徴とする固体撮像装置。
  4. 　請求項３記載の固体撮像装置において、
    　前記２つの転送ゲートは、各々ポリシリコン層からなることを特徴とする固体撮像装置。
  5. 　請求項１記載の固体撮像装置において、
    　前記半導体基板の電位を固定するための基板コンタクトを更に備え、
    　前記基板コンタクトは、前記互いに隣接する２つの画素により共有された前記読み出しゲートの近傍に配置されたことを特徴とする固体撮像装置。
  6. 　請求項１記載の固体撮像装置において、
    　前記互いに隣接する２つの画素により共有された前記読み出しゲートに接続された読み出しゲート制御配線を更に備え、
    　前記複数の画素のうち列方向にて互いに隣接する２つの画素は、前記読み出しゲート制御配線を共有することを特徴とする固体撮像装置。
  7. 　請求項６記載の固体撮像装置において、
    　前記読み出しゲート制御配線は、列方向に延びるメタル配線であることを特徴とする固体撮像装置。
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