JP2021069127A - 撮像装置 - Google Patents

Abstract

【課題】複数の画素セルの間における、画素セル内のトランジスタのオン／オフのタイミングのずれを低減する。【解決手段】本開示の撮像装置は、第１光電変換部、第１光電変換部に電気的に接続された第１トランジスタを含む第１の画素セルと、第２光電変換部、第２光電変換部に電気的に接続された第２トランジスタを含む第２の画素セルと、第１入力端子、第１出力端子を有し、第１トランジスタを制御するための信号が第１入力端子に入力される第１バッファ回路と、第２入力端子、第２出力端子を有し、第２トランジスタを制御するための信号が第２入力端子に入力される第２バッファ回路と、第１出力端子と第１トランジスタの制御端子とを接続する第１制御信号線と、第２出力端子と第２トランジスタの制御端子とを接続する第２制御信号線と、を備え、第１制御信号線および第２制御信号線は、互いに接続されている。【選択図】図３

Description

本開示は、撮像装置に関する。

従来、物体に光を照射し、物体から反射光が戻ってくるまでの時間に基づいて距離を計測する技術が知られている。典型的には、物体に照射する光と、検出された反射光との間の位相差に基づき、反射光が戻ってくるまでの時間が算出され、その時間が距離に換算される。このような測距方法は、ＴＯＦ（Time-of-flight method）法と呼ばれる。

近年、イメージセンサを構成する複数の画素セルのそれぞれにＴＯＦ法を適用することによって被写体の奥行きに関する情報を画素セルごとに取得する技術が注目されている。各画素セルを測距センサとして機能させることにより、各画素セルの出力から距離画像を構築することが可能である。

各画素セルの出力に基づいて距離画像を構築するには、複数の画素セルの間で、各画素セル中の光電変換素子（典型的にはフォトダイオード）における露光の開始および終了のタイミングを揃えることが要求される。換言すれば、光電変換素子によって生成される信号電荷の蓄積の期間を複数の画素セルの間で揃えることが求められる。

例えば、イメージセンサをいわゆるグローバルシャッタ動作させることにより、信号電荷の蓄積の期間を複数の画素セルの間で揃えることが可能である。下記の特許文献１は、図１に、グローバルシャッタを適用可能な画素１００を開示している。特許文献１の画素１００では、リセットトランジスタ１４が接続された読出しノード１２と、光電変換素子１０との間に転送トランジスタ１１が接続されている。この画素１００においては、リセットトランジスタ１４のオンにより、読出しノード１２の電位が電源電位ＶＤＤにリセットされる。したがって、リセットトランジスタ１４をオフに切り替えるタイミングによって露光開始のタイミングを決定できる。また、転送トランジスタ１１をオンするタイミングの制御により、光電変換素子１０において生成された電荷を所望のタイミングで読出しノード１２に転送することができる。つまり、転送トランジスタ１１のゲートに印加する信号によって露光終了のタイミングを制御することができる。撮像領域を形成する全ての画素１００における転送トランジスタ１１を一斉にオンすることにより、グローバルシャッタ動作を実現することができる。

特開２０１４−１２０８５８号公報

上記した撮像装置においては、複数の画素セルの間において、画素セル内のトランジスタのオン／オフのタイミングのずれを低減することが求められている。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

第１光電変換部、第１光電変換部に電気的に接続された第１トランジスタを含む第１の画素セルと、第２光電変換部、第２光電変換部に電気的に接続された第２トランジスタを
含む第２の画素セルと、第１入力端子、第１出力端子を有し、第１トランジスタを制御するための信号が第１入力端子に入力される第１バッファ回路と、第２入力端子、第２出力端子を有し、第２トランジスタを制御するための信号が第２入力端子に入力される第２バッファ回路と、第１出力端子と第１トランジスタの制御端子とを接続する第１制御信号線と、第２出力端子と第２トランジスタの制御端子とを接続する第２制御信号線と、を備え、第１制御信号線および第２制御信号線は、互いに接続されている、撮像装置。

包括的または具体的な態様は、素子、デバイス、システム、集積回路または方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、システム、集積回路および方法の任意の組み合わせによって実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示のある実施形態によれば、複数の画素セルの間において、画素セル内のトランジスタのオン／オフのタイミングのずれが低減された撮像装置が提供される。

図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す図である。 図２は、画素セル１０Ａの例示的な回路構成を示す図である。 図３は、画素アレイＰＡ中の画素セル１０Ａと、周辺ドライバ８０Ａとの間の接続を示す模式図である。 図４は、図３に示すバッファ回路２０ａおよびその周辺に配置された４つの画素セル１０Ａを拡大して模式的に示す図である。 図５は、画素セルごとに１つのバッファ回路を配置した例を示す図である。 図６は、図５に示す画素セルのうち、近接して配置された４つを取り出して示す図である。 図７は、本開示の第２の実施形態による撮像装置の例示的な構成を示す図である。 図８は、本開示の第２の実施形態の変形例による撮像装置を示す図である。 図９は、本開示の第２の実施形態の他の変形例による撮像装置を示す図である。 図１０は、周辺ドライバの配置の例を示す図である。 図１１は、周辺ドライバの配置の他の例を示す図である。 図１２は、周辺ドライバの配置のさらに他の例を示す図である。 図１３は、転送トランジスタ３１のゲートに接続された制御信号線を複数の画素ブロックの間で互いに接続する効果を説明するための図である。 図１４は、比較例としての撮像装置５００の回路構成を示す図である。 図１５は、本開示の第３の実施形態による撮像装置の例示的な構成を示す図である。

上記したイメージセンサにおいて、イメージセンサの撮像領域が多数の画素セルを含むと、信号線の長さが増大し、信号線の寄生容量に起因して信号遅延が生じる。そのため、例えば単一の信号線によって複数の画素１００の転送トランジスタ１１を駆動する回路構成では、その信号線に接続された画素１００の数が増大するほど、これらの画素の間で露光期間を揃えることが困難となる。

上述の特許文献１では、信号線の途中にバッファ３０を設けている（例えば図２参照）。バッファ３０は、例えば３０００画素間隔で繰り返して信号線中に接続される。より具体的には、あるバッファ３０には、入力信号として、信号線を共有する他のバッファ３０の出力信号が供給される。つまり、バッファ３０は、必要な駆動能力を確保するために信号線に接続されている。このような構成によれば信号の減衰の影響を低減可能であるものの、信号遅延の影響は残る。また、バッファ３０ごとの特性のバラつきに起因して、複数の画素１００の間における、転送トランジスタ１１のオンおよびオフのタイミングのずれが増大するおそれがある。本開示のある実施形態によれば、複数の画素セルの間において、画素セル内のトランジスタのオン／オフのタイミングのずれが低減された撮像装置が提供される。

本開示の一態様の概要は以下のとおりである。

［項目１］
第１光電変換部、第１光電変換部に電気的に接続された第１トランジスタを含む第１の画素セルと、
第２光電変換部、第２光電変換部に電気的に接続された第２トランジスタを含む第２の画素セルと、
第１入力端子、第１出力端子を有し、第１トランジスタを制御するための信号が第１入力端子に入力される第１バッファ回路と、
第２入力端子、第２出力端子を有し、第２トランジスタを制御するための信号が第２入力端子に入力される第２バッファ回路と、
第１出力端子と第１トランジスタの制御端子とを接続する第１制御信号線と、
第２出力端子と第２トランジスタの制御端子とを接続する第２制御信号線と、
を備え、
第１制御信号線および第２制御信号線は、互いに接続されている、撮像装置。

［項目２］
第３光電変換部、第３光電変換部に電気的に接続された第３トランジスタを含む第３の画素セルをさらに備え、
第１制御信号線は、第３トランジスタの制御端子に接続されている、項目１に記載の撮像装置。

［項目３］
第４光電変換部、第４光電変換部に電気的に接続された第４トランジスタを含む第４の画素セルをさらに備え、
第２制御信号線は、第４トランジスタの制御端子に接続されている、項目２に記載の撮像装置。

［項目４］
第１入力端子および第２入力端子に接続される第１入力信号線をさらに備える、項目１から３のいずれか１項に記載の撮像装置。

［項目５］
第１周辺ドライバをさらに備え、
第１入力信号線の一端は、第１周辺ドライバに接続されている、項目４に記載の撮像装置。

［項目６］
第２周辺ドライバをさらに備え、
第１入力信号線の他端は、第２周辺ドライバに接続されている、項目５に記載の撮像装置。

［項目７］
第１入力端子に接続される第１入力信号線と、
第２入力端子に接続される第２入力信号線と、
をさらに備える、項目１から３のいずれか１項に記載の撮像装置。

［項目８］
第１入力信号線および第２入力信号線は、互いに接続されている、項目７に記載の撮像装置。

［項目９］
第１周辺ドライバをさらに備え、
第１入力信号線の一端および第２入力信号線の一端は、第１周辺ドライバに接続されている、項目７に記載の撮像装置。

［項目１０］
第２周辺ドライバをさらに備え、
第１入力信号線の他端および第２入力信号線の他端は、第２周辺ドライバに接続されている、項目９に記載の撮像装置。

［項目１１］
第１トランジスタのソースおよびドレインの一方は、第１光電変換部に接続され、
第２トランジスタのソースおよびドレインの一方は、第２光電変換部に接続される、項目１から１０のいずれか１項に記載の撮像装置。

［項目１２］
第１の画素セルは、ソースおよびドレインの一方が第１光電変換部に接続される第１転送トランジスタを含み、
第１トランジスタのソースおよびドレインの一方は、第１転送トランジスタのソースおよびドレインの他方に接続され、
第２の画素セルは、ソースおよびドレインの一方が第２光電変換部に接続される第２転送トランジスタを含み、
第２トランジスタのソースおよびドレインの一方は、第２転送トランジスタのソースおよびドレインの他方に接続される、項目１から１０のいずれか１項に記載の撮像装置。

［項目１３］
第１バッファ回路の出力段数と、第２バッファ回路の出力段数とは、互いに異なる、項目１に記載の撮像装置。

［項目１４］
第１入力端子および第２入力端子に接続される第１入力信号線と、第１入力信号線の一端に接続される第１周辺ドライバと、
をさらに備え、
第１入力信号線の一端から第１入力端子までの距離は、第１入力信号線の一端から第２入力端子までの距離よりも小さく、
第１バッファ回路の出力段数は、第２バッファ回路の出力段数よりも大きい、項目１３に記載の撮像装置。

［項目１５］
第１バッファ回路、第２バッファ回路を含む第１チップと、
第１の画素セル、第２の画素セルを含む第２チップと、
を備える、項目１から１４のいずれか１項に記載の撮像装置。

［項目１６］
第１チップは、第２チップに積層されている、項目１５に記載の撮像装置。

［項目１７］
第１面、第１面に対向する第２面を有する第１チップをさらに備え、
第１バッファ回路および第２バッファ回路は、第１面上に位置し、
第１の画素セルおよび第２の画素セルは、第２面上に位置する、項目１から１４のいずれか１項に記載の撮像装置。

［項目１８］
複数の画素セルが配置された画素アレイと、
画素アレイ中に配置された、少なくとも１つの第１バッファ回路および少なくとも１つの第２バッファ回路と、
少なくとも１つの第１バッファ回路の出力に接続された第１制御信号線と、
少なくとも１つの第２バッファ回路の出力に接続された第２制御信号線と、
を備え、
複数の画素セルは、各々が、光電変換部、および、光電変換部に電気的に接続されたトランジスタを有する、少なくとも１つの第１画素セルおよび少なくとも１つの第２画素セルを含み、
第１制御信号線は、少なくとも１つの第１画素セルのトランジスタの入力に接続されており、
第２制御信号線は、少なくとも１つの第２画素セルのトランジスタの入力に接続されており、
第１制御信号線および第２制御信号線は、互いに接続されている、撮像装置。

項目１８の構成によれば、複数の画素セルの間における、トランジスタのオンおよびオフの時間的なずれを低減し得る。

［項目１９］
少なくとも１つの第１画素セルは、複数の第１画素セルであり、
少なくとも１つの第２画素セルは、複数の第２画素セルである、項目１８に記載の撮像装置。

項目１９の構成によれば、画素アレイ内のバッファが複数の画素セルの間で共有されるので、撮像領域を有効に利用できる。

［項目２０］
少なくとも１つの第１バッファ回路と、少なくとも１つの第１画素セルとは、同数であり、
少なくとも１つの第２バッファ回路と、少なくとも１つの第２画素セルとは、同数である、項目１８または１９に記載の撮像装置。

項目２０の構成によれば、各画素セルがバッファを含むので、画素セル間における特性のバラつきの発生を抑制し得る。

［項目２１］
複数の画素セルが配置された画素アレイと、
画素アレイ中に配置された、１以上の第１バッファの直列接続を含む少なくとも１つの第１バッファ回路および１以上の第２バッファの直列接続を含む少なくとも１つの第２バッファ回路と、
１以上の第１バッファのいずれかの出力に接続された第１制御信号線と、
１以上の第２バッファのいずれかの出力に接続された第２制御信号線と、
を備え、
複数の画素セルは、各々が、光電変換部、および、光電変換部に電気的に接続されたトランジスタを有する、少なくとも１つの第１画素セルおよび少なくとも１つの第２画素セルを含み、
第１制御信号線は、少なくとも１つの第１画素セルのトランジスタの入力に接続されており、
第２制御信号線は、少なくとも１つの第２画素セルのトランジスタの入力に接続されており、
少なくとも１つの第１バッファ回路における入力から第１制御信号線までの出力段数と、少なくとも１つの第２バッファ回路における入力から第２制御信号線までの出力段数とは、互いに異なる、撮像装置。

項目２１の構成によれば、周辺ドライバからの距離に応じてバッファ回路におけるバッファの出力段数を調整できるので、周辺ドライバからの距離に応じた信号遅延の影響を低減し得る。

［項目２２］
第１制御信号線および第２制御信号線は、互いに接続されている、項目２１に記載の撮像装置。

項目２２の構成によれば、複数の画素セルの間における、トランジスタのオンおよびオフの時間的なずれをより低減し得る。

［項目２３］
少なくとも１つの第１バッファ回路および少なくとも１つの第２バッファ回路を有する第１チップと、
複数の画素セルが配置された画素アレイ、ならびに、少なくとも１つの第１バッファ回路の出力に接続された第１制御信号線および少なくとも１つの第２バッファ回路の出力に接続された第２制御信号線を有する第２チップと、
を備え、
複数の画素セルは、各々が、光電変換部、および、光電変換部に電気的に接続されたトランジスタを有する、少なくとも１つの第１画素セルおよび少なくとも１つの第２画素セルを含み、
第１制御信号線は、少なくとも１つの第１画素セルのトランジスタの入力に接続されており、
第２制御信号線は、少なくとも１つの第２画素セルのトランジスタの入力に接続されている、撮像装置。

項目２３の構成によれば、第１バッファ回路および第１制御信号線の接続線と、第２バッファ回路および第２制御信号線の接続線との間の長さの差を低減し得るので、複数の画素セルの間における、トランジスタのオンおよびオフの時間的なずれを低減し得る。

［項目２４］
第１チップおよび第２チップの積層構造を含む、項目２３に記載の撮像装置。

［項目２５］
第１制御信号線および第２制御信号線は、互いに接続されている、項目２３または２４に記載の撮像装置。

項目２５の構成によれば、第１バッファ回路と第２バッファとの間のバラつき、第１バッファ回路および第１制御信号線の接続線と、第２バッファ回路および第２制御信号線の接続線との間のバラつきの影響を低減し得る。

［項目２６］
少なくとも１つの第１バッファ回路の入力に接続された第１配線と、
少なくとも１つの第２バッファ回路の入力に接続された第２配線と、
をさらに備え、
第１配線および第２配線は、第１チップに配置されている、項目２３から２５のいずれか１項に記載の撮像装置。

項目２６の構成によれば、第１配線の長さおよび第２配線の長さの調整が容易であり、これらの調整によって、第１バッファ回路への入力と、第２バッファ回路への入力との間の信号遅延の差異に起因する影響を低減し得る。

［項目２７］
画素アレイ外に配置された第１周辺ドライバおよび第２周辺ドライバと、
少なくとも１つの第１バッファ回路の入力および少なくとも１つの第２バッファ回路の入力に接続された入力信号線と、
をさらに備え、
第１周辺ドライバの出力および第２周辺ドライバの出力は、入力信号線によって互いに接続されている、項目１８から２６のいずれか１項に記載の撮像装置。

項目２７の構成によれば、周辺ドライバからの距離に応じた信号遅延の影響を低減し得る。

［項目２８］
画素アレイ外に配置された第１周辺ドライバおよび第２周辺ドライバと、
少なくとも１つの第１バッファ回路の入力に接続された第１入力信号線と、
少なくとも１つの第２バッファ回路の入力に接続された第２入力信号線と、
をさらに備え、
第１周辺ドライバおよび第２周辺ドライバの各々は、第１周辺バッファおよび第２周辺バッファを有し、
第１周辺ドライバにおける第１周辺バッファの出力および第２周辺ドライバにおける第１周辺バッファの出力は、第１入力信号線によって互いに接続されており、
第１周辺ドライバにおける第２周辺バッファの出力および第２周辺ドライバにおける第２周辺バッファの出力は、第２入力信号線によって互いに接続されており、
第１入力信号線および第２入力信号線は、互いに接続されている、項目１８から２６のいずれか１項に記載の撮像装置。

項目２８の構成によれば、ドライバからの距離に応じた信号遅延の影響を低減し得る。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明す
る実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。

（第１の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な構成を示す。図１に示す撮像装置１００Ａは、複数の画素セル１０Ａを含む画素アレイＰＡと、周辺回路とを有する。後に詳しく説明するように、第１の実施形態では、画素アレイＰＡ中に複数のバッファ回路が配置される。図１では、画素アレイＰＡ中のバッファ回路の図示が省略されている。

後述するように、各画素セル１０Ａは、光電変換部および読み出し回路を有する。画素セル１０Ａは、例えば半導体基板に２次元に配列されることにより、撮像領域を形成する。この例では、画素セル１０Ａが、ｍ行ｎ列のマトリクス状に配置されている（ｍ、ｎは、２以上の整数）。図示する例において、各画素セル１０Ａの中心は、正方格子の格子点上に位置している。もちろん、画素セル１０Ａの配置は、図示する例に限定されず、例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素セル１０Ａを配置してもよい。複数の画素セル１０Ａの配列は、１次元であってもよい。

図１に例示する構成において、周辺回路は、周辺ドライバ８０Ａ、行走査回路９０、列回路９１、信号処理回路９２、出力回路９３および制御回路９４を含んでいる。周辺回路は、画素アレイＰＡが形成される半導体基板上に配置されていてもよいし、その一部が他の基板上に配置されていてもよい。

周辺ドライバ８０Ａは、複数の入力信号線８２との接続を有する。なお、図１では、入力信号線８２が複数の画素セル１０Ａの各行に対応して設けられているように図示されているが、これは、あくまでも例に過ぎず、入力信号線８２の本数は、画素アレイＰＡ中の画素セル１０Ａの行数に必ずしも一致しない。後述するように、各入力信号線８２は、画素アレイＰＡ中のバッファ回路の入力に接続される。

図１において模式的に示されるように、周辺ドライバ８０Ａは、画素アレイＰＡ外に配置される。ここで、画素アレイＰＡは、典型的には、各々が読み出し回路を有する単位構造としての画素セルの集合体として形成される。したがって、画素アレイＰＡの範囲は、画素セルの配置された範囲によって画定されるといえる。

行走査回路９０は、複数の画素セル１０Ａの各行に対応して設けられたアドレス制御線８４との接続を有する。各アドレス制御線８４は、対応する行の画素セル１０Ａに接続されている。行走査回路９０は、アドレス制御線８４に所定の電圧を印加することにより、画素セル１０Ａを行単位で選択し、信号電圧の読み出しを行うことができる。行走査回路９０を垂直走査回路と呼んでもよい。図１においては図示が省略されているが、行走査回路９０は、さらに、リセット制御線との接続を有し得る。リセット制御線は、複数の画素セル１０Ａの各行に対応して設けられ、対応する行の画素セル１０Ａのリセットトランジスタのゲートに接続される。このような構成においては、行走査回路９０は、リセット制御線に所定の電圧を印加することにより、画素セル１０Ａに対してリセット動作を実行することが可能である。

列回路９１は、複数の画素セル１０Ａの各列に対応して設けられた出力信号線８８との接続を有する。同一列に属する画素セル１０Ａは、複数の出力信号線８８のうちの対応する１つに共通して接続されている。行走査回路９０によって行単位で選択された画素セル１０Ａの出力信号は、出力信号線８８を介して列回路９１に読み出される。列回路９１は、画素セル１０Ａから読み出された出力信号に対し、相関二重サンプリングに代表される雑音抑圧信号処理、アナログ−デジタル変換（ＡＤ変換）などを行う。

信号処理回路９２は、画素セル１０Ａから取得された画像信号に各種の処理を施す。信号処理回路９２の出力は、出力回路９３を介して撮像装置１００Ａの外部に読み出される。

制御回路９４は、撮像装置１００Ａの例えば外部から与えられる指令データ、クロックなどを受け取り、撮像装置１００Ａ全体を制御する。制御回路９４は、典型的には、タイミングジェネレータを有し、行走査回路９０、列回路９１などに駆動信号を供給する。制御回路９４によって、各画素セル１０Ａからの出力に基づく、撮像面から被写体までの距離の算出が実行されてもよい。

図２は、画素セル１０Ａの例示的な回路構成を示す。図２に例示する構成において、画素セル１０Ａは、光電変換部３０と、読み出し回路３２と、光電変換部３０および読み出し回路３２の間に接続された転送トランジスタ３１とを有する。

光電変換部３０は、入射光を受けて照度に応じた信号電荷を生成する。信号電荷の極性は、正および負のいずれであってもよい。以下では、光電変換部３０としてフォトダイオードを例示する。しかしながら、光電変換部３０は、フォトダイオードに限定されず、例えば、有機材料またはアモルファスシリコンなどの無機材料から形成された光電変換膜であってもよい。光電変換膜は、例えば、半導体基板を覆う層間絶縁層上に配置される。すなわち、本開示の撮像装置は、いわゆる積層型の撮像装置であり得る。

転送トランジスタ３１は、光電変換部３０によって生成された信号電荷を読み出し回路３２に転送するか否かを切り替える。転送トランジスタ３１は、典型的には、半導体基板に形成された電界効果トランジスタ（ＦＥＴ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。したがって、ここでは、転送トランジスタ３１としてＮチャンネルＭＯＳを例示する。なお、半導体基板は、その全体が半導体層である基板に限定されず、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。

転送トランジスタ３１の入力であるゲートには、制御信号線８１が接続される。後述するように、ここでは、制御信号線８１は、画素アレイＰＡ中に配置される複数のバッファ回路のうちの少なくとも２つの出力電圧を受ける。転送トランジスタ３１のオンおよびオフは、制御信号線８１の電圧レベルによって制御される。転送トランジスタ３１をオンとすることにより、光電変換部３０によって生成された信号電荷が、光電変換部３０および読み出し回路３２の間の電荷蓄積ノード（フローティングディフュージョンノードとも呼ばれる）ＦＤに転送される。

読み出し回路３２は、光電変換部１１で生成され、電荷蓄積ノードＦＤに転送された電気信号を検出する。図２に例示する構成において、読み出し回路３２は、信号検出トランジスタ４２およびアドレストランジスタ４４を含む。図示するように、信号検出トランジスタ４２のゲートは、転送トランジスタ３１の出力（ソースおよびドレインの一方）に接続される。信号検出トランジスタ４２のソースは、アドレストランジスタ４４を介して、
出力信号線８８に接続される。アドレストランジスタ４４のゲートには、アドレス制御線８４が接続されている。アドレストランジスタ４４のオンおよびオフは、アドレス制御線８４を介して、行走査回路９０によって制御される。

出力信号線８８は、上述の列回路９１（図１参照）などから構成される定電流源８９をその一端に有する。信号検出トランジスタ４２のドレインは、電源配線（ソースフォロア電源）に接続されており、信号検出トランジスタ４２および定電流源８９は、ソースフォロア回路を形成する。撮像装置１００Ａの動作時、信号検出トランジスタ４２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、ゲートに印加された電圧、すなわち、電荷蓄積ノードＦＤの電圧を増幅して出力する。信号検出トランジスタ４２によって増幅された信号は、出力信号線８８を介して信号電圧として選択的に読み出される。

この例では、読み出し回路３２は、ソースおよびドレインの一方が電源配線に接続されたリセットトランジスタ４６を含む。リセットトランジスタ４６のソースおよびドレインの他方は、電荷蓄積ノードＦＤに接続される。リセットトランジスタ４６のゲートには、リセット制御線８６が接続されている。リセット制御線８６の電圧レベルは、行走査回路９０によって制御され得る。すなわち、リセットトランジスタ４６のオンおよびオフは、行走査回路９０によって制御され得る。リセットトランジスタ４６および転送トランジスタ３１をオンとすることにより、光電変換部３０の電荷をリセットすることができる。

図３は、画素アレイＰＡ中の画素セル１０Ａと、周辺ドライバ８０Ａとの間の接続を模式的に示す。図３において模式的に示すように、撮像装置１００Ａは、画素アレイＰＡ中に配置された複数のバッファ回路２０を有する。この例では、４つの画素セル１０Ａあたりに１つのバッファ回路２０が配置されている。本明細書において、「バッファ回路」は、１以上のバッファを含む回路を意味する。バッファ回路を構成する個々のバッファの例は、トランジスタまたは反転増幅器を用いたインバータ（Inverting Buffer）である。もちろん、バッファの具体的な回路構成は、インバータに限定されず、エミッタフォロア、ソースフォロア、オペアンプを利用した電圧フォロアなどもバッファ回路のバッファとして用い得る。

図示するように、各バッファ回路２０の入力には、周辺ドライバ８０Ａに接続された入力信号線８２が接続される。周辺ドライバ８０Ａは、入力信号線８２にそれぞれ接続された周辺バッファ８０ｐを有し、入力信号線８２を介して、画素アレイＰＡ内に配置されたバッファ回路２０を駆動する。ここでは、複数の画素セル１０Ａの行の延びる方向（以下、単に「行方向」という）に沿って配置された複数のバッファ回路２０の入力が、共通して１本の入力信号線８２に接続されている。例えば、画素アレイＰＡ中においてマトリクス状に配置された複数のバッファ回路２０のうち、図３において最も上側の行に配置されたバッファ回路２０ａおよび２０ｂに注目すると、これらの入力は、図３において最も上側にある入力信号線８２に共通して接続されている。

図４は、図３に示すバッファ回路２０ａおよびその周辺を拡大して示す。図４は、バッファ回路２０ａおよび２行２列に配置された４つの画素セル１０Ａを含む画素ブロックＰＢａを示している。図示するように画素ブロックＰＢａ中には、４つの画素セル１０Ａの転送トランジスタ３１の各ゲートに接続された制御信号線８１ａが配置されている。この例では、制御信号線８１ａがグリッド状に形成されている。図示するように、この制御信号線８１ａは、バッファ回路２０ａの出力に接続されている。すなわち、画素ブロックＰＢａに含まれる４つの画素セル１０Ａの転送トランジスタ３１におけるオンおよびオフは、バッファ回路２０ａからの出力電圧によって制御される。この例では、互いに近接して配置された４つの画素セル１０Ａにおける転送トランジスタ３１のゲートが制御信号線８１ａによって互いに接続されている。したがって、これらの転送トランジスタ３１の間に
おけるオンおよびオフのタイミングは、一致するといってよい。

再び図３を参照する。画素アレイＰＡ中に配置された他のバッファ回路２０の各々と、その周辺の回路構成も、図４に示す画素ブロックＰＢａにおける回路構成と同様であり得る。すなわち、画素アレイＰＡは、複数の画素ブロックの繰り返し構造であり得る。

例えば、バッファ回路２０ｂとその周辺の４つの画素セル１０Ａとを含む画素ブロックＰＢｂには、４つの画素セル１０Ａの各々との接続を有するグリッド状の制御信号線８１ｂが配置される。バッファ回路２０ｂの周辺にある４つの画素セル１０Ａの転送トランジスタ３１のゲートは、この制御信号線８１ｂに接続される。したがって、画素ブロックＰＢｂに含まれる４つの画素セル１０Ａの転送トランジスタ３１におけるオンおよびオフは、バッファ回路２０ｂからの出力電圧によって制御される。同様に、複数の画素セル１０Ａの列に沿った方向において画素ブロックＰＢａに隣接する画素ブロックＰＢｃには、バッファ回路２０ｃおよびグリッド状の制御信号線８１ｃが設けられている。画素ブロックＰＢｃに含まれる画素セル１０Ａの転送トランジスタ３１のゲートは、制御信号線８１ｃによって互いに接続される。

図３において模式的に示すように、ここでは、画素ブロックＰＢａにおける制御信号線８１ａと、画素ブロックＰＢｂにおける制御信号線８１ｂとは、互いに接続されている。換言すれば、画素ブロックＰＢａのバッファ回路２０ａの出力と、画素ブロックＰＢｂのバッファ回路２０ｂの出力とが、電気的に接続されている。図３に例示するように、それぞれが１以上の転送トランジスタ３１のゲートに接続された２以上のバッファ回路２０の出力を互いに接続することにより、これらの転送トランジスタ３１におけるオンおよびオフの時間的なずれを低減することができる。

図３に示す例では、さらに、画素アレイＰＡを構成する全ての画素ブロックの制御信号線が互いに接続されている。例えば、画素ブロックＰＢａにおける制御信号線８１ａと、画素ブロックＰＢｃにおける制御信号線８１ｃとは、互いに接続されており、結果として、制御信号線８１ａ、制御信号線８１ｂおよび制御信号線８１ｃが、互いに接続されている。つまり、この例では、全体としてグリッド状の制御信号線８１が画素アレイＰＡに配置されており、これにより、画素アレイＰＡ内の複数のバッファ回路２０の出力が結合されている。制御信号線８１は、画素アレイＰＡに含まれる画素セル１０Ａの転送トランジスタ３１のゲートとの接続を有する。したがって、制御信号線８１を介して、画素アレイＰＡに含まれる画素セル１０Ａの転送トランジスタ３１に共通して制御信号を印加することが可能である。

バッファ回路２０の出力に接続された制御信号線を複数の画素ブロックの間で互いに接続することにより、周辺ドライバ８０Ａからの距離に応じた信号遅延の影響をキャンセルし、複数の画素セル１０Ａの転送トランジスタ３１におけるオンおよびオフのタイミングのずれを縮小することができる。また、２以上のバッファ回路２０の出力を互いに接続することにより、これらのバッファ回路２０の特性のバラつき、画素ブロックごとの制御信号線の寄生容量のバラつきが平均化される。結果として、特性のバラつき、寄生容量のバラつきに起因する、複数の転送トランジスタ３１におけるオンおよびオフのタイミングのずれが縮小される。

図３に例示するように、画素アレイＰＡを構成する全ての画素ブロックの制御信号線を互いに接続することにより、画素アレイＰＡ内の全ての画素セル１０Ａの転送トランジスタ３１を一斉にオンおよびオフすることが可能である。もちろん、画素アレイＰＡ中に配置された全てのバッファ回路２０の出力を互いに接続することは必須ではない。例えば、画素アレイＰＡを構成する一部の画素セル１０Ａについて、トランジスタのオンおよびオ
フのタイミングを揃えたい場合には、その一部の画素セル１０Ａのトランジスタに制御信号を供給するバッファ回路２０の出力を互いに接続すればよい。

なお、図３および図４に示す例では、４つの画素セル１０Ａあたりに１つのバッファ回路２０を配置している。しかしながら、いくつの画素セル１０Ａに対して１つのバッファ回路２０を配置するか、換言すれば、１つの画素ブロックに含まれる画素セル１０Ａの数は、図３および図４を参照して説明した例に限定されず、任意に設定可能である。例えば、４行４列、あるいは、１６行１６列のマトリクス状に配置された画素セル１０Ａを含む画素ブロックに１つの割合でバッファ回路２０を設けてもよい。１つのバッファ回路２０を複数の画素セル１０Ａの間で共有することにより、撮像に寄与しないデッドスペースを削減し、撮像領域を有効に利用し得る。もちろん、各画素ブロックにおいて画素セル１０Ａの行数と列数とが一致している必要はない。

バッファ回路２０は、各画素ブロックにおいてその中央付近に配置され得る。特に、２行２列のマトリクス状に配置された画素セル１０Ａによって画素ブロックを構成し、その中央にバッファ回路２０を配置することにより、４つの画素セル１０Ａにおいて各受光領域を対称的に配置し得る。換言すれば、４つの画素セル１０Ａの間で受光領域の形状を合同とできる。したがって、画素ブロック内の画素セル１０Ａ間における構造上の対称性を確保しやすく、画素セル１０Ａ間の特性のバラつきを抑制する観点において有利である。

あるいは、画素セルごとに１つのバッファ回路を配置してもよい。図５は、画素セルごとに１つのバッファ回路を配置した例を示す。図６は、図５に示す画素セルのうち、近接して配置された４つを取り出して示す。

図５に示す撮像装置１００Ｂは、複数の画素セル１０Ｂを含む画素アレイＰＡと、周辺ドライバ８０Ｂとを有する。この例では、画素セル１０Ｂの各々が、バッファ回路２０を有している。各画素セル１０Ｂがバッファ回路２０を有することに対応して、ここでは、周辺ドライバ８０Ｂとの接続を有する入力信号線８２が、複数の画素セル１０Ｂの行ごとに設けられている。図５において模式的に示すように、複数の画素セル１０Ｂの行方向に沿って配置された複数のバッファ回路２０の入力は、共通して１本の入力信号線８２に接続されている。

図６に示すように、この例では、各バッファ回路２０の出力が、対応する画素セル１０Ｂの転送トランジスタ３１のゲートに接続されている。この例では、さらに、各画素セル１０Ｂの転送トランジスタ３１のゲートが制御信号線８１によって互いに接続されている。図６に示す構成は、ある画素ブロックに注目したとき、制御信号線８１によってゲートが互いに接続された転送トランジスタ３１を含む画素セル１０Ｂの数と、その出力に制御信号線８１が接続されたバッファ回路２０の数とが等しい例であるといえる。

このように、１つの画素セル１０Ｂあたりに１つのバッファ回路２０を配置してもよい。画素アレイＰＡ中の画素セル１０Ｂと、画素アレイＰＡ内に配置されるバッファ回路２０とを同数とすることにより、複数の画素セル１０Ｂの間における対称性が保証され、結果として、画素アレイＰＡ内のトランジスタの特性のバラつき、配線の寄生容量のバラつきなどの影響を抑制することが可能である。したがって、複数の転送トランジスタ３１におけるオンおよびオフのタイミングのずれをより縮小し得る。

（第２の実施形態）
図７は、本開示の第２の実施形態による撮像装置の例示的な構成を示す。図７に示す撮像装置１００Ｃは、画素アレイＰＡ内に配置された複数のバッファ回路２２を有する。この例では、複数のバッファ回路２２は、共通の入力信号線８２に入力が接続されたバッフ
ァ回路２２ａ、２２ｂおよび２２ｃを含んでいる。バッファ回路２２ａ、２２ｂおよび２２ｃの出力は、それぞれ、制御信号線８１ａ、８１ｂおよび８１ｃに接続されている。図７に示すように、制御信号線８１ａ、８１ｂおよび８１ｃの各々は、複数の画素セル１０Ａの転送トランジスタ３１のゲートとの接続を有する。なお、図７では、例えば制御信号線８１ａに接続される複数の画素セル１０Ａが、紙面における水平方向に沿って一列に配置されているように描かれている。もちろん、これは説明の便宜に過ぎず、制御信号線８１ａに接続される複数の画素セル１０Ａは、例えばマトリクス状に配列され得る。換言すれば、制御信号線８１ａ、８１ｂおよび８１ｃの各々は、グリッド状の配線であり得る。

画素アレイＰＡ内に配置された複数のバッファ回路２２の各々は、直列に接続された１以上のバッファ２４を含む。ここで、図７に示すように、入力と出力との間に接続されるバッファ２４の数は、バッファ回路２２ａ、２２ｂおよび２２ｃの間で互いに異なる。例えば、バッファ回路２２ａ、２２ｂおよび２２ｃのうち、周辺ドライバ８０Ａから入力までの距離が最も小さいバッファ回路２２ａに注目すると、制御信号線８１ａは、バッファ回路２２ａに含まれる５つのバッファのうちの５つ目のバッファの出力段に接続されている。他方、周辺ドライバ８０Ａから入力までの距離が最も大きいバッファ回路２２ｃでは、制御信号線８１ｃが、バッファ回路２２ｃに含まれる５つのバッファのうちの１つ目のバッファの出力段に接続されている。バッファ回路２２ａおよびバッファ回路２２ｃの中間に位置するバッファ回路２２ｂでは、制御信号線８１ｂが、バッファ回路２２ｂに含まれる５つのバッファのうちの３つ目のバッファの出力段に接続されている。

このように、第２の実施形態では、周辺ドライバ８０Ａからバッファ回路２２の入力までの距離に応じて、そのバッファ回路２２におけるバッファの出力段数を変えている。周辺ドライバ８０Ａからバッファ回路２２の入力までの距離に応じて、バッファ回路２２の入力と、バッファ回路２２の出力に接続される制御信号線との間に接続されるバッファ２４の数を調整することにより、周辺ドライバ８０Ａからの距離に応じた信号遅延の影響を低減し得る。図７に示す例では、周辺ドライバ８０Ａから遠ざかるほど、入力信号線８２と制御信号線との間に介在させるバッファ２４の数を減らしている。このような接続によれば、同一の入力信号線８２に入力が接続された複数のバッファ回路２２の間で、これらのバッファ回路２２から供給される信号の遅延差を低減し得る。したがって、例えば、制御信号線８１ａにゲートが接続された転送トランジスタ３１と、制御信号線８１ｃにゲートが接続された転送トランジスタ３１との間における、オンおよびオフの時間的なずれを縮小することが可能である。

図８は、本開示の第２の実施形態の変形例による撮像装置を示す。図８に示す撮像装置１００Ｄでは、入力信号線８２を共通とする複数のバッファ回路２２（例えばバッファ回路２２ａ、２２ｂ、２２ｃ）の間において、それらのバッファ回路２２の出力にそれぞれ接続された制御信号線（例えば制御信号線８１ａ、８１ｂ、８１ｃ）が、接続線７８によって互いに接続されている。図８に示すように、複数の画素セル１０Ａの行方向に配置された複数の画素ブロックの間で制御信号線を互いに接続することにより、これらの画素ブロック間における信号の遅延を平均化し得る。したがって、各画素ブロック内だけでなく、複数の画素セル１０Ａの行方向に沿って配置された複数の画素ブロックの間においても、それらの画素ブロックに含まれる転送トランジスタ３１のオンおよびオフの時間的なずれを縮小することが可能である。

図９は、本開示の第２の実施形態の他の変形例による撮像装置を示す。図９に示す撮像装置１００Ｅでは、接続線７９によって、複数の画素セル１０Ａの列の延びる方向（以下、単に「列方向」という）に沿って配置された複数の画素ブロックの間で制御信号線が互いに接続されている。図９に例示するように、行方向だけでなく列方向に関しても複数の画素ブロックの間で制御信号線を互いに接続することにより、例えばトランジスタの特性
、配線の寄生容量に関する行ごとのバラつきを平均化することができる。

ここで、周辺ドライバと、画素アレイ中の画素セルとの接続の他の例を説明する。図１、図３、図５、および、図７〜図９に例示する構成では、矩形状の画素アレイＰＡの一辺に沿って１つの周辺ドライバが配置されている。しかしながら、これらはあくまでも例示に過ぎず、周辺ドライバの数は１つに限定されない。

図１０は、周辺ドライバの配置の他の例を示す。図１０に例示する構成において、画素アレイＰＡは、例えば図３を参照して説明した画素アレイＰＡと同様の構成を有する。ここでは、図面が複雑となることを避けるために、制御信号線８１の図示は省略されている。

図１０に示す例では、画素アレイＰＡの左側および右側に、それぞれ、周辺ドライバ８０Ａ１および８０Ａ２が配置されている。行方向に沿って延びる複数の入力信号線８２のうち、例えば、図１０中の一番上の入力信号線８２に注目すると、この入力信号線８２は、周辺ドライバ８０Ａ１中の周辺バッファ８０ｐ１のうちの１つの出力と、周辺ドライバ８０Ａ２中の周辺バッファ８０ｐ２のうちの１つの出力とを互いに接続している。この入力信号線８２には、バッファ回路２０ａの入力と、バッファ回路２０ｂの入力とが接続されている。上から２番目の入力信号線８２に注目すると、この入力信号線８２は、周辺バッファ８０ｐ１のうちの他の１つの出力と、周辺バッファ８０ｐ２のうちの他の１つの出力とを互いに接続している。この入力信号線８２には、複数の画素セル１０Ａの列方向に沿ってバッファ回路２０ａに隣接する、バッファ回路２０ｃの入力が接続されている。

図示するように、この例では、各入力信号線８２は、周辺ドライバ８０Ａ１中の周辺バッファ８０ｐ１と、周辺ドライバ８０Ａ２中の対応する周辺バッファ８０ｐ２との両方に接続されている。このように、複数の周辺ドライバ（ここでは周辺ドライバ８０Ａ１および８０Ａ２）の出力を入力信号線８２によって互いに接続することにより、周辺ドライバからバッファ回路までの距離に応じた信号遅延の影響を低減することが可能である。したがって、画素アレイＰＡ中の転送トランジスタ３１のオンおよびオフの時間的なずれを縮小し得る。

図１１は、周辺ドライバの配置のさらに他の例を示す。図１１に例示する構成では、複数の入力信号線８２が、複数の画素セル１０Ａの列方向に沿って延びる接続線８５によって互いに接続されている。例えば、バッファ回路２０ａの入力との接続を有する入力信号線８２と、バッファ回路２０ｃの入力との接続を有する入力信号線８２とが、接続線８５によって互いに接続されている。この例では、バッファ回路２０がマトリクス状に配置されていることに対応して、複数の接続線８５が、複数のバッファ回路２０の列ごとに配置されている。複数の入力信号線８２を互いに接続することにより、各周辺ドライバからの入力における時間差、各周辺ドライバ中の周辺バッファのトランジスタの特性バラつきなどの影響をキャンセルし得る。

図１２は、周辺ドライバの配置のさらに他の例を示す。図１２に例示するように、矩形状の画素アレイＰＡの他の二辺に沿って周辺ドライバ８０Ａ３および周辺ドライバ８０Ａ４を配置し、これらの出力を互いに接続してもよい。この例では、入力信号線８２と、接続線８５の全体が、グリッド状の出力信号線を形成しているということもできる。このような構成によれば、周辺ドライバ中の周辺バッファごとの出力信号の遅延差をより効果的に低減し得る。

図１３は、転送トランジスタ３１のゲートに接続された制御信号線を複数の画素ブロックの間で互いに接続する効果を説明するための信号波形の模式図である。図１３では、図
１２を参照して説明した構成における信号波形と、図１４に示す比較例における信号波形とを合わせて示している。図１４は、比較例としての撮像装置５００の回路構成を示す。図１４に模式的に示すように、撮像装置５００の画素アレイＰＡでは、各画素ブロック中の制御信号線は、他の画素ブロック中の制御信号線には接続されていない。例えば、図１４中の画素ブロックＰＢａにおける制御信号線８１ａと、画素ブロックＰＢｂにおける制御信号線８１ｂとは、互いに接続されていない。

図１３を参照する。図１３に示す４つの波形のうち、一番上の波形は、周辺ドライバ（周辺ドライバ８０Ａ１〜８０Ａ４または周辺ドライバ８０Ａ）に対する理想的な入力信号の波形を示す。ここでは、時刻ｔ１において信号レベルがローレベルからハイレベルに立ち上がり、時刻ｔ２において信号レベルがハイレベルからローレベルに変化している。

図１３中の上から２番目の波形は、上述の波形の信号を周辺ドライバに入力したときの、画素アレイＰＡ内に配置されたバッファ回路２０の入力における信号波形を示す。模式的に示すように、周辺ドライバからバッファ回路２０までの距離に応じた遅延差Δが発生している。遅延差Δは、ハイレベルとローレベルの中間のレベルにおける時間差である。例えば図１２に示す構成であれば、画素アレイＰＡの外縁から離れるに従って（画素アレイＰＡの中央に近づくに従って）、信号の立ち上がりの遅れが拡大する。図１４に示す構成であれば、周辺ドライバ８０Ａから離れるに従って、信号の立ち上がりの遅れが拡大する。

図１３中の上から３番目の波形は、図１２に示す構成における、バッファ回路２０の出力における信号波形を示す。バッファ回路２０の出力における信号波形は、転送トランジスタ３１のゲートに印加される信号の波形に相当する。バッファ回路２０の出力に接続された制御信号線が複数の画素ブロックの間で互いに接続されることにより（例えば図３参照）、遅延差Δが縮小されている。本開示の第１の実施形態によれば、バッファ回路２０の出力に接続された制御信号線を複数の画素ブロックの間で互いに接続しない場合と比較して、遅延差Δを１０％程度まで低減し得る。

図１３中の一番下の波形は、図１４に示す比較例における、バッファ回路２０の出力における信号波形を示す。バッファ回路２０の入力における波形（上から２番目の波形）よりも遅延差Δがさらに拡大している。これは、バッファ回路２０ごとのトランジスタの特性バラつき、配線の寄生容量のバラつきなどの影響がさらに加算されてしまうためである。図１３中の上から３番目の波形と４番目の波形との比較から明らかなように、バッファ回路２０の出力に接続された制御信号線を複数の画素ブロックの間で互いに接続することにより、転送トランジスタ３１の制御信号における遅延差Δを改善することが可能である。

（第３の実施形態）
図１５は、本開示の第３の実施形態による撮像装置の例示的な構成を示す。図１５に示す撮像装置１００Ｆは、概略的には、複数のバッファ回路２６が形成された第１のチップＣｈ１と、画素アレイＰＡの形成された第２のチップＣｈ２とを含む。

チップＣｈ１は、周辺ドライバ８０Ｃおよび複数の入力信号線８２をさらに有する。図示するように、チップＣｈ１上の複数のバッファ回路２６の入力は、周辺ドライバ８０Ｃに接続された入力信号線８２のいずれかに接続されている。この例では、複数のバッファ回路２６は、同一の入力信号線８２に入力が接続されたバッファ回路２６ａ、２６ｂおよび２６ｃを含んでいる。

図１５に例示する構成において、チップＣｈ２には、複数の画素セル１０Ａの配列を含
む画素アレイＰＡが形成されている。この例では、チップＣｈ２に形成された画素アレイＰＡは、画素アレイＰＡ内にバッファ回路２２が配置されていないことを除いて、図９を参照して説明した画素アレイＰＡとほぼ同様の構成を有する。例えば、図１５に示す画素アレイＰＡは、転送トランジスタ３１のゲートが制御信号線８１ａに接続された複数の画素セル１０Ａを含む画素ブロックと、転送トランジスタ３１のゲートが制御信号線８１ｂに接続された複数の画素セル１０Ａを含む画素ブロックと、転送トランジスタ３１のゲートが制御信号線８１ｃに接続された複数の画素セル１０Ａを含む画素ブロックとを含んでいる。図９を参照して説明した画素アレイＰＡと同様に、この例においても、行方向に沿って配置された複数の画素ブロックの間において、これらの画素ブロック中の制御信号線が、接続線７８によって互いに接続されている。例えば、制御信号線８１ａ、８１ｂおよび８１ｃは、接続線７８によって互いに接続されている。また、ここでは、列方向に沿って配置された複数の画素ブロックの間においても、これらの画素ブロック中の制御信号線が、接続線７９によって互いに接続されている。ただし、ここで説明する実施形態において、複数の画素ブロックの間でこれらの画素ブロック中の制御信号線が互いに接続されていることは必須ではない。

図１５において模式的に示すように、チップＣｈ１上のバッファ回路２６の出力は、接続線７０を介して、チップＣｈ２上の制御信号線に接続される。図１５に示す例では、接続線７０を介して、バッファ回路２６ａの出力と、制御信号線８１ａとが互いに接続されている。同様に、バッファ回路２６ｂの出力と、制御信号線８１ｂとが接続線７０を介して互いに接続され、バッファ回路２６ｃの出力と、制御信号線８１ｃとが接続線７０を介して互いに接続されている。このように、周辺ドライバ８０Ｃの出力電圧を受ける複数のバッファ回路２６を、画素アレイＰＡの形成されるチップ（ここではチップＣｈ２）とは異なるチップ（ここではチップＣｈ１）に分離して設けることにより、バッファ回路２６と制御信号線とを接続する複数の接続線７０の長さをほぼ同じとできる。つまり、チップＣｈ１上のバッファ回路２６と、チップＣｈ２上の制御信号線とを接続する複数の接続線７０の間における、寄生容量のバラつきを低減できる。したがって、ある接続線７０に接続された制御信号線との接続を有する転送トランジスタ３１と、他のある接続線７０に接続された制御信号線との接続を有する転送トランジスタ３１との間における信号の遅延差を抑制し得る。

さらに、この例では、チップＣｈ２上に形成された複数の制御信号線が、接続線７８および７９によって互いに接続されているので、チップＣｈ１上のバッファ回路２６のトランジスタ間の特性バラつき、チップＣｈ２上の制御信号線の寄生容量のバラつきなどを平均化し得る。したがって、画素アレイＰＡに含まれる複数の画素セル１０Ａにおける転送トランジスタ３１のオンおよびオフの時間的なずれを縮小することが可能である。

チップＣｈ１は、チップＣｈ２上に積層されていてもよい。換言すれば、撮像装置１００Ｆが、チップＣｈ１およびチップＣｈ２の積層構造を含んでいてもよい。チップＣｈ１およびチップＣｈ２の積層構造を採用することにより、複数の接続線７０の間でそれらの長さをより容易に揃え得る。この場合、チップＣｈ１上のバッファ回路２６と、チップＣｈ２上の制御信号線とを、例えばハンダボール（マイクロバンプと呼んでもよい）または貫通電極（典型的にはシリコン貫通電極（ＴＳＶ））によって電気的に接続し得る。このように、接続線７０は、線状の導電部材に限定されない。チップＣｈ１と、チップＣｈ２との間に端子間隔を調整するためのインタポーザを介在させてもよい。

画素アレイＰＡの形成されるチップＣｈ２とは異なるチップＣｈ１上に周辺ドライバ８０Ｃおよびバッファ回路２６を配置する構成によれば、配線の設計の自由度が向上する。したがって、例えば、周辺ドライバ８０Ｃの出力とバッファ回路２６の入力とを結ぶ配線をバッファ回路２６と同一のチップ上に形成することによって、周辺ドライバ８０Ｃとバ
ッファ回路２６との間の配線における時定数を低減し得る。あるいは、あるバッファ回路２６（例えばバッファ回路２６ａ）と周辺ドライバ８０Ｃとを結ぶ配線（入力信号線８２の一部といってもよい）の長さと、他のあるバッファ回路２６（例えばバッファ回路２６ｂ）と周辺ドライバ８０Ｃとを結ぶ配線の長さとを比較的容易に揃えることができる。そのため、各バッファ回路２６に対する周辺ドライバ８０Ｃからの入力信号の遅延差を低減することが可能である。各バッファ回路２６に対する周辺ドライバ８０Ｃからの入力信号の遅延差を低減することにより、チップＣｈ２上の転送トランジスタ３１への入力信号の遅延差を低減する効果が得られる。

なお、チップＣｈ１の一方の主面上にバッファ回路２６を形成し、他方の主面上に入力信号線８２を配置してもよい。この場合は、例えば貫通電極によってバッファ回路２６と入力信号線８２とを接続すればよい。

以上に説明したように、本開示の実施形態によれば、簡易な構成でありながら、撮像領域全体において、画素セル内のトランジスタに対するアクセスの時間差を縮小することが可能である。上述の各実施形態が互いに組み合わされて適用されてもよい。

なお、上述の各実施形態では、転送トランジスタ３１の制御信号における遅延差を低減する例を説明したが、これらの実施形態の適用範囲が転送トランジスタ３１に限定されないことは言うまでもない。複数の画素セルの各々に配置された他のトランジスタを一斉にオンおよびオフするような構成に、上述の各実施形態を好適に適用することが可能である。例えば、図２の構成であれば、リセットトランジスタ４６に適用してもよい。また、上述の各実施形態では、転送トランジスタ３１、リセットトランジスタ４６、信号検出トランジスタ４２およびアドレストランジスタ４４としてＮチャンネルＭＯＳを例示している。しかしながら、これらのトランジスタの各々は、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。トランジスタとして、ＦＥＴのほか、バイポーラトランジスタも用い得る。

本開示の撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、ロボット用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムへの利用が可能である。また、例えば、ジェスチャーコントロールなどにおける入力デバイスとしての応用も可能である。

１０Ａ、１０Ｂ 画素セル
２０、２０ａ〜２０ｃ バッファ回路
２２、２２ａ〜２２ｃ バッファ回路
２４ バッファ
２６、２６ａ〜２６ｃ バッファ回路
３０ 光電変換部
３１ 転送トランジスタ
３２ 読み出し回路
４２ 信号検出トランジスタ
４４ アドレストランジスタ
４６ リセットトランジスタ
７０、７８、７９、８５ 接続線
８０Ａ１〜８０Ａ４ 周辺ドライバ
８０Ａ〜８０Ｃ 周辺ドライバ
８０ｐ、８０ｐ１、８０ｐ２ 周辺バッファ
８１、８１ａ〜８１ｃ 制御信号線
８２ 入力信号線
８８ 出力信号線
１００Ａ〜１００Ｆ 撮像装置
Ｃｈ１ 第１のチップ
Ｃｈ２ 第２のチップ
ＰＡ 画素アレイ
ＰＢａ〜ＰＢｃ 画素ブロック

Claims (20)

1. 第１信号電荷を生成する第１光電変換部と、
   前記第１信号電荷を受け取る第１電荷蓄積ノードと、
   前記第１電荷蓄積ノードに接続されたゲートを有し、前記第１電荷蓄積ノードの電位を増幅して出力する第１増幅トランジスタと、
   前記第１電荷蓄積ノードに接続された第１トランジスタと、
   を含む第１画素セルと、
   第２信号電荷を生成する第２光電変換部と、
   前記第２信号電荷を受け取る第２電荷蓄積ノードと、
   前記第２電荷蓄積ノードに接続されたゲートを有し、前記第２電荷蓄積ノードの電位を増幅して出力する第２増幅トランジスタと、
   前記第２電荷蓄積ノードに接続された第２トランジスタと、
   を含む第２画素セルと、
   第１入力端子、第１出力端子を有し、前記第１トランジスタを制御するための信号が前記第１入力端子に入力される第１バッファ回路と、
   第２入力端子、第２出力端子を有し、前記第２トランジスタを制御するための信号が前記第２入力端子に入力される第２バッファ回路と、
   前記第１出力端子と前記第１トランジスタの制御端子とを接続する第１制御信号線と、
   前記第２出力端子と前記第２トランジスタの制御端子とを接続する第２制御信号線と、
   を備え、
   前記第１制御信号線および前記第２制御信号線は、互いに接続されている、
   撮像装置。
2. 前記第１画素セルおよび前記第２画素セルを含む複数の画素セルが行方向および列方向に沿ってマトリクス状に配置された画素アレイを含み、
   前記第１バッファ回路および前記第２バッファ回路は、前記画素アレイ内に配置されている、
   請求項１に記載の撮像装置。
3. 前記列方向に沿って延びる出力信号線をさらに備え、
   前記第１増幅トランジスタは、前記第１電荷蓄積ノードの電位を増幅して前記出力信号線に出力し、
   前記第２増幅トランジスタは、前記第２電荷蓄積ノードの電位を増幅して前記出力信号線に出力する、
   請求項２に記載の撮像装置。
4. 第３信号電荷を生成する第３光電変換部と、
   前記第３信号電荷を受け取る第３電荷蓄積ノードと、
   前記第３電荷蓄積ノードに接続されたゲートを有し、前記第３電荷蓄積ノードの電位を増幅して出力する第３増幅トランジスタと、
   前記第３電荷蓄積ノードに接続された第３トランジスタと、
   を含む第３画素セル
   を備え、
   前記第１制御信号線は、前記第３トランジスタの制御端子に接続されている、請求項１から３のいずれか１項に記載の撮像装置。
5. 第４信号電荷を生成する第４光電変換部と、
   前記第４信号電荷を受け取る第４電荷蓄積ノードと、
   前記第４電荷蓄積ノードに接続されたゲートを有し、前記第４電荷蓄積ノードの電位を増幅して出力する第４増幅トランジスタと、
   前記第４電荷蓄積ノードに接続された第４トランジスタと、
   を含む第４画素セル
   を備え、
   前記第２制御信号線は、前記第４トランジスタの制御端子に接続されている、
   請求項４に記載の撮像装置。
6. 前記第１入力端子および前記第２入力端子に接続される第１入力信号線をさらに備える、請求項１から５のいずれか１項に記載の撮像装置。
7. 前記行方向に沿って延びる第１入力信号線をさらに備え、
   前記第１入力端子は、前記第１入力信号線の途中から枝分かれした第1配線を介して前記第１入力端子に接続され、
   前記第２入力端子は、前記第１入力信号線の途中から枝分かれした第２配線を介して前記第２入力端子に接続される、
   請求項２に記載の撮像装置。
8. 第１周辺ドライバをさらに備え、
   前記第１入力信号線の一端は、前記第１周辺ドライバに接続されている、
   請求項６または７に記載の撮像装置。
9. 第２周辺ドライバをさらに備え、
   前記第１入力信号線の他端は、前記第２周辺ドライバに接続されている、
   請求項８に記載の撮像装置。
10. 前記第１入力端子に接続される第１入力信号線と、
    前記第２入力端子に接続される第２入力信号線と、
    をさらに備える、
    請求項１から５のいずれか１項に記載の撮像装置。
11. 前記第１入力信号線および前記第２入力信号線は、互いに接続されている、
    請求項１０に記載の撮像装置。
12. 第１周辺ドライバをさらに備え、
    前記第１入力信号線の一端および前記第２入力信号線の一端は、前記第１周辺ドライバに接続されている、
    請求項１０に記載の撮像装置。
13. 第２周辺ドライバをさらに備え、
    前記第１入力信号線の他端および前記第２入力信号線の他端は、前記第２周辺ドライバに接続されている、
    請求項１２に記載の撮像装置。
14. 前記第１トランジスタのソースおよびドレインの一方は、前記第１光電変換部に接続され、
    前記第２トランジスタのソースおよびドレインの一方は、前記第２光電変換部に接続される、
    請求項１から１３のいずれか１項に記載の撮像装置。
15. 前記第１画素セルは、ソースおよびドレインの一方が前記第１光電変換部に接続される第１転送トランジスタを含み、
    前記第１トランジスタのソースおよびドレインの一方は、前記第１転送トランジスタのソースおよびドレインの他方に接続され、
    前記第２画素セルは、ソースおよびドレインの一方が前記第２光電変換部に接続される第２転送トランジスタを含み、
    前記第２トランジスタのソースおよびドレインの一方は、前記第２転送トランジスタのソースおよびドレインの他方に接続される、
    請求項１から１３のいずれか１項に記載の撮像装置。
16. 前記第１バッファ回路の出力段数と、前記第２バッファ回路の出力段数とは、互いに異なる、
    請求項１から５のいずれか１項に記載の撮像装置。
17. 前記第１入力端子および前記第２入力端子に接続される第１入力信号線と
    前記第１入力信号線の一端に接続される第１周辺ドライバと、
    をさらに備え、
    前記第１入力信号線の前記一端から前記第１入力端子までの距離は、前記第１入力信号線の前記一端から前記第２入力端子までの距離よりも小さく、
    前記第１バッファ回路の出力段数は、前記第２バッファ回路の出力段数よりも大きい、
    請求項１６に記載の撮像装置。
18. 前記第１バッファ回路、前記第２バッファ回路を含む第１チップと、
    前記第１画素セル、前記第２画素セルを含む第２チップと、
    を備える、
    請求項１から１７のいずれか１項に記載の撮像装置。
19. 前記第１チップは、前記第２チップに積層されている、請求項１８に記載の撮像装置。
20. 第１面、前記第１面に対向する第２面を有する第１チップをさらに備え、
    前記第１バッファ回路および前記第２バッファ回路は、前記第１面上に位置し、
    前記第１画素セルおよび前記第２画素セルは、前記第２面上に位置する、
    請求項１から１７のいずれか１項に記載の撮像装置。

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