JP2005191019A - 固体撮像装置及びその製造方法 - Google Patents
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Abstract
【課題】ホトダイオードと転送スイッチ間のバイパス領域の濃度と幅を精度よく形成し、ダイナミックレンジを広げることを課題とする。
【解決手段】第一導電型の半導体領域１０２、半導体領域中に形成されたホトダイオード１０４、ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ１０３、および転送された光電荷を受け取る領域を画素内に有する固体撮像素子において、ホトダイオード１０４とホトダイオードから連続する領域１０６は、複数のイオンインプラによって形成される。ホトダイオード１０４から連続する領域１０６は、転送ＭＯＳトランジスタ１０３の制御電極の下まで及んでおり、光電荷を受け取る領域は拡散浮遊領域１０７である。
【選択図】 図１
【解決手段】第一導電型の半導体領域１０２、半導体領域中に形成されたホトダイオード１０４、ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ１０３、および転送された光電荷を受け取る領域を画素内に有する固体撮像素子において、ホトダイオード１０４とホトダイオードから連続する領域１０６は、複数のイオンインプラによって形成される。ホトダイオード１０４から連続する領域１０６は、転送ＭＯＳトランジスタ１０３の制御電極の下まで及んでおり、光電荷を受け取る領域は拡散浮遊領域１０７である。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置及びその製造方法に関し、詳しくは画素毎に信号増幅部を有する固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】
固体撮像装置の代表的なものには、ホトダイオードおよびＣＣＤシフトレジスタからなるＣＣＤセンサと、ホトダイオードおよびＭＯＳトランジスタからなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセンサと呼ばれるものがある。
【０００３】
ＡＰＳは、１画素毎にホトダイオード、ＭＯＳスイッチ、ホトダイオードからの信号を増幅するための増幅回路などを含み、「ＸＹアドレッシング」や「センサと信号処理回路の１チップ化」などが可能といった多くのメリットを有している。しかし、その一方で１画素内の素子数が多いことから、画素開口率の小さいことや、光学系の大きさを決定するチップサイズの縮小化が困難であり、市場の大部分をＣＣＤが占めている。
【０００４】
近年は、ＭＯＳトランジスタの微細化技術の向上と「センサと信号処理回路の１チップ化」や「低消費電力化」などの要求の高まりから、注目を集めている。
【０００５】
図１１に従来のＡＰＳの画素部およびそれを用いた固体撮像装置の等価回路図を示す。これらは、Eric R.Fossum 氏らによって１９９５年ＩＥＥＥのWork Shopで報告されている。従来技術の構成を以下簡単に説明する。
【０００６】
光電変換部は、ＣＣＤ等で用いられている埋め込み型のホトダイオードである。埋め込み型のホトダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ2面で発生する暗電流を抑制し、また、蓄積部のｎ層と表面のｐ層との間にも接合容量を設けることができ、ホトダイオードの飽和電荷量を増やすことができる。
【０００７】
光電変換部ＰＰＤで蓄積した光信号電荷ＱsigをＭＯＳトランジスタからなる転送部ＴＸを介し、浮遊拡散領域（Floating Diffusion Area）に読み出す。
【０００８】
この浮遊拡散領域の容量ＣFDにより、信号電荷Ｑsig／ＣFDに電圧変換し、ソースフォロワ回路を通して信号を読み出す。
【０００９】
【発明が解決しようとする課題】
しかしながら従来技術においては、電荷蓄積部であるｎ層が表面から離れた部分にあるため、ここから電荷を浮遊拡散領域に読み出すためには、転送部に用いているＭＯＳトランジスタ（転送ＭＯＳトランジスタ）の制御電極には、通常のＭＯＳトランジスタに比べ高い電圧を印加する必要があった。
【００１０】
図３は、通常のＭＯＳトランジスタと転送ＭＯＳトランジスタのチャネル部のポテンシャルを表した図である。図によれば、図上左側から光線が入射され、右側に透明なＳｉＯ2，ＳｉＮ等の透明絶縁膜と、ホトダイオードの濃いｐ層と、ｎ層とが順次積層されている。そのとき、印加時のポテンシャルで示すレベル変化曲線を表す。
【００１１】
即ち、図３のポテンシャル図に示す通り、ｎ層が表面から離れた部分にあるため、ポテンシャルをより大きく曲げる必要があるためである。
【００１２】
通常のＭＯＳトランジスタの閾値電圧Ｖthが、以下の式で与えられる。
【００１３】
【数１】
ここで、φFは、フェルミポテンシャル、 Ｖｓは、基板バイアス
εSiは、Ｓｉの誘電率 ｑは、電子の電荷量
Ｎsubは、基板の不純物濃度 ＶFBは、フラットバンド電圧
ＣOXは、浮遊拡散領域の寄生容量
これに対し、埋め込みホトダイオードからの転送ＭＯＳトランジスタの閾値電圧Ｖthは、以下の式で与えられる。Ｘj はホトダイオード部の表面のｐ層の接合深さである。
【００１４】
【数２】
両者の差は、基板濃度が高いほど、顕著になるため、素子の微細化に伴い基板濃度が高くなるほど、電荷読み出しが困難になる。
【００１５】
具体的には、酸化膜厚が１５ｎｍ、ｐ型ウェル濃度を８×１０16ｃｍ-3において、通常のＭＯＳトランジスタの閾値電圧が約０．７ｖｏｌｔであるのに対し、埋め込まれたソースの閾値電圧は、５．０ｖｏｌｔにも達してしまう。従来技術においては、閾値電圧の上昇に伴い、ホトダイオードから殆ど全部の電荷を読み出すことはできない。この結果、ホトダイオードに電荷の読み残しが生じ、残像やノイズとなって画像が著しく劣化させるという問題があった。
【００１６】
本発明者らはこの問題点を解決するため、図１に示す通り、ホトダイオードと転送ＭＯＳトランジスタの間に電荷蓄積層と同じ導電型の領域を設けた。例えば、ｐ型のウェル中にｎ型の電荷蓄積部と電荷蓄積部の表面部に濃いｐ型表面層からなるホトダイオードの場合は、ｎ型の不純物領域を設けるのである。以下この領域をバイパス領域と称する。この結果、電荷蓄積部の電子はポテンシャルの低いバイパス領域を介し転送ＭＯＳトランジスタの表面を通り浮遊拡散に達するため、従来技術よりも、転送ＭＯＳトランジスタの閾値電圧を小さくできる。
【００１７】
しかしながら、バイパス領域という概念は、既にＣＣＤシフトレジスタを用いた撮像デバイスにおいて、実施されており、図１２（ｂ）に示すように、１９８９年のテレビジョン学会技術報告Ｖｏｌ．１３，Ｎｏ．１１により報告されている。バイパス領域は、マスクにより表面の濃いｐ層をズラして作製していることが、図１２（ａ）に示すようにレジストを設けて表面の濃いｐ層を形成することで説明されている。
【００１８】
バイパス領域は次の様な条件を満たさなければならない。
１）バイパス領域として機能させるため、ある程度以上の濃度および幅が必要
２）空乏転送するため、全ての読み出し条件に対し、バイパス領域は空乏化する即ち、バイパス領域の濃度と幅は１）により下限、２）により上限が決定する。画素の縮小化に伴い基板濃度が上昇するとバイパス領域の濃度と幅の許容範囲は狭まってしまう。
【００１９】
また、ＣＣＤシフトレジスタを用いた場合、構成上、次の様な制約がある。
１）転送ＭＯＳトランジスタのドレイン領域に当たる垂直ＣＣＤシフトレジスタのチャネル領域であるｎ領域の濃度が低いこと
２）転送ＭＯＳトランジスタのゲート電圧とドレイン領域（垂直ＣＣＤシフトレジスタのチャネル領域）の電圧との差は、不純物濃度差から生じるヴィルトインポテンシャル（Built in Potecial）程度と低い
この結果から、ＣＣＤシフトレジスタを用いた撮像デバイスにおいては、転送ＭＯＳトランジスタのドレイン領域からの電気力線は、何らホトダイオード側には影響を及ぼさない。
【００２０】
【課題を解決しようとする手段】
これに対し、本発明は、その構成上、以下の様な特徴を持つ。
１）転送ＭＯＳトランジスタのドレイン領域は拡散浮遊領域である濃いｎ型不純物領域からなる
２）ドレイン電圧をゲート電圧とは独立に制御できる
本発明は、固体撮像装置において、第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る拡散浮遊領域を画素内に有する固体撮像素子において、前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする。
また本発明は、第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る拡散浮遊領域を画素内に有する固体撮像素子の製造方法において、前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする。
【００２１】
この結果、本発明においては、ドレイン領域からの電気力線はホトダイオード側に作用させることが可能であり、この効果により、電荷蓄積層からの電子の引き抜きを助ける効果がある。
【００２２】
従って、前述に述べたバイパス領域の濃度と幅の許容範囲を従来に比べ、広げることができる。本発明のポテンシャルの様子を図２に示す。
【００２３】
【発明の実施の形態】
図１は、本発明の特徴を最も良く表した断面構造図である。図１において、光電変換素子は、ｎ型基板１０１上に、ｐ型ウェル１０２を形成し、その上にホトダイオードのｎ層１０４を形成し、その上にホトダイオードのｐ層１０５を表面を濃くして形成し、転送ＭＯＳトランジスタのゲート領域１０３を絶縁層を介してホトダイオード側面に形成し、転送ＭＯＳトランジスタのゲート領域１０３とホトダイオードの側面の間には、ホトダイオードのｎ層から連続するバイパス領域１０６が形成されている。
【００２４】
また、転送ＭＯＳトランジスタのゲート領域１０３の側面下部に拡散浮遊領域ＦＤ１０７が形成されており、拡散浮遊領域ＦＤ１０７は出力回路の増幅用ＭＯＳトランジスタのゲートに接続され、増幅用ＭＯＳトランジスタのソースには、行選択スイッチ用ＭＯＳトランジスタ１１１のドレインが接続され、行選択スイッチ用ＭＯＳトランジスタ１１１のソースには増幅用ＭＯＳトランジスタの負荷となる電流源Ｉ１１２が接続されてソースフォロワ増幅回路を構成している。
【００２５】
また、拡散浮遊領域ＦＤ１０７には、拡散浮遊領域ＦＤ１０７のリセット用のリセットＭＯＳトランジスタのソースが接続され、そのドレインはリセット電源１０９が接続されている。
【００２６】
次に、読み出し動作を説明しながら、本発明の特徴を詳しく説明する。光が入射し、光電変換により生成された電子がホトダイオードのｎ層に蓄積する。この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。所定の蓄積時間が経過したのち、転送ＭＯＳトランジスタの制御電極（ゲート領域）１０３に正の電圧を印加し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイオードのｎ層の蓄積電荷を拡散浮遊領域に転送する。転送ＭＯＳトランジスタをＯＮ状態にする前に、予め、拡散浮遊領域を所定の電圧にリセットしておく。蓄積電荷が拡散浮遊領域に転送されると、拡散浮遊領域の電圧は、転送電荷Ｑsig と拡散浮遊容量ＣFDを用いると、転送電荷が電子であるため、Ｑsig ／ＣFD分の電圧がリセット電圧から低下する。ホトダイオードの蓄積層がｐ型であるならば、転送電荷は正孔であるため、逆に電圧は上昇する。
【００２７】
この様なＡＰＳにおいては、拡散浮遊領域１０７のリセット直後の出力信号Ｖr1を一旦保持し、リセット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1との差分（Ｖsig1−Ｖr1）をとることで、拡散浮遊領域１０７のリセットノイズの大部分を除去することができる。特に、ホトダイオードと転送ＭＯＳトランジスタ１０３が以下に述べる条件を満たすことが、より高いノイズの除去率を達成する。即ち、ホトダイオードのｎ層に蓄積された信号電荷をより高い割合で読み出すことが重要である。
【００２８】
詳しく説明すると、信号を読み出し後のリセット電圧から、Ｑsig ／ＣFDの電圧だけ低下した拡散浮遊領域の電圧をＶＦＤsig1とし、転送ＭＯＳトランジスタが充分なＯＮ状態であるならば、ホトダイオードのｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位に対しＶＦＤsig1の逆バイアスが印加される。この時ｎ層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延び、ホトダイオードのｎ層全体を空乏化させることで、ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域に信号電荷を読み出すことができる。
【００２９】
この場合、拡散浮遊領域に信号電荷を読み出すのと同時に、ホトダイオードのリセットも行っている。読み出し後、即ちホトダイオードのｎ層にＶＦＤsig1の逆バイアスが印加された状態で、ｎ層に残る電子数が０個ならば、リセット直後の出力信号Ｖr1とリセット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1との差分をとることでリセットノイズを完全に除去することができ、Ｖsig1−Ｖr1＝Ｑsig ／ＣFD×Ａ（Ａは画素毎にある出力回路のゲイン）という出力信号を得ることができる。
【００３０】
この出力信号に画素毎にある出力回路のノイズΔＶn1が重畳され、最終的なエリアセンサとして形成された集積回路ＩＣからの出力には、画素毎の出力回路以後の読み出し系のノイズΔＶn2が重畳される。
【００３１】
以上の様な読み出しを実現するためには、ホトダイオードのｎ層に逆バイアスを印加し、ｎ層全体が空乏化しはじめる電圧をＶdep とすれば、Ｖdep ＜Ｖsig1とする必要がある。ここでホトダイオードの空乏化電圧とは、広くは、
蓄積部の蓄積電荷数＜ネット不純物数
となる逆バイアス電圧を意味する。理想的には、読み出し後にホトダイオードのｎ層に残る電子数は０個であるが、どの程度完全に読み出すかは設計事項となる。実質的には、先に述べた、読み出し系のノイズΔＶn1、ΔＶn2に比べ充分に小さければよい。
【００３２】
ここで重要なのは、以上の様な動作を実現するためには、転送ＭＯＳトランジスタを充分なＯＮ状態にする必要があり、本発明はそのための技術として、埋め込み型のホトダイオードと転送ＭＯＳトランジスタの間にバイパス領域１０６を設けた。このバイパス領域は、図２に示す様に、必ずしも半導体表面と接している必要はない。なぜならば、バイパス領域はホトダイオードのｎ層と転送ＭＯＳトランジスタのチャネルとの間に介在するものであり、埋め込みチャネルであるならば、当然、バイパス領域は表面に達する必要はない。また、表面にチャネルがある場合でも、バイパス領域が表面のチャネルに達することが最良ではあるが、達しなくとも、前述の式に従い、従来技術と比べ充分に低い閾値電圧を有する転送ＭＯＳトランジスタを得ることができる。
【００３３】
また更に、このバイパス領域が転送ＭＯＳトランジスタのゲート下に存在することも効果を上げるポイントであり、ゲート電圧が印加されると、ゲート下のポテンシャルが押し上げられるが、バイパスにもこの効果が加わり、よりポテンシャルを低くすることが可能となる。
【００３４】
本発明の特徴は、転送ＭＯＳトランジスタが、拡散浮遊領域と接続していることであり、以下の様な効果があることを本発明者らは見出した。
【００３５】
１）拡散浮遊領域の不純物濃度は、高く設定でき、印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。
【００３６】
２）ＣＣＤの様に、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。
【００３７】
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ読み出しやすくする。
【００３８】
ＡＰＳにおいては、１画素に含まれるトランジスタが多いため、画素の縮小化を行うためにはトランジスタ自身の微細化を行わなければならず、必然的にホトダイオードや転送ＭＯＳトランジスタのウェル濃度が上昇する。また、トランジスタの微細化に伴い、電源電圧の低電圧化を図る必要がある。ホトダイオードの取り扱い電荷量を維持したまま、空乏化電圧Ｖdep を低くするためには、空乏化ホトダイオードの蓄積層（図１においてはｎ層）の不純物濃度を高くかつ薄層化する必要があり、バイパス領域もホトダイオードのｎ層と同様に空乏化する必要があるため、バイパス領域の幅も狭くする必要がある。
【００３９】
さらに、ホトダイオードのｎ層およびバイパス領域の幅の加工寸法精度が厳しくなる一方、ウェル濃度が上昇し、そうすると加工バラツキ要因は増え、より一層の加工寸法精度が要求され、歩留まり劣化につながる。特にバイパス領域の幅は、シリコン基板の面方向の精度であり、一般的に深さ方向より、加工精度が低く、歩留まり劣化の大きな要因になる。本発明においては、前述の３）の効果により、バイパス領域の幅の許容範囲を広げ、歩留まりが向上する。
【００４０】
また、本発明においては、加工方法を以下の様にすることで、バイパス領域の幅の加工精度を向上させ、歩留まりを向上させる。
【００４１】
従来技術であるＣＣＤのバイパス領域は、転送ＭＯＳトランジスタの制御電極形成前のホトダイオードのｎ層のイオンインプラと、転送ＭＯＳトランジスタの制御電極をマスク材にした表面の濃いｐ層のイオンインプラにより形成されるため、バイパス領域の幅は露光装置の位置合わせ精度により、その幅は大きくバラツクものである。この様な製造方法になってしまうのは、ＣＣＤはその動作電圧が高く、ホトダイオードのｎ層の空乏化電圧も高いため、一般的には、ｐ型ウェルとホトダイオードのｎ層の接合深さは、０．５μｍ以上と深い。そのため、制御電極の厚さが高々０．５μｍであることから、制御電極をマスク材にイオンインプラすることはできないからである。
【００４２】
これに対し本発明は、例えば、実施例３で示す様に、ホトダイオードのｎ層を転送ＭＯＳトランジスタの制御電極、例えば多結晶シリコンをマスク材にし、斜めにイオン注入することでバイパス領域を形成することで、その幅を制御電極からイオンインプラの投影飛程で決定することができる。イオンインプラの投影飛程を利用するため、加工精度は高い。その他、以降の実施例で幾つか例を示すが、本質的には、バイパス領域を転送ＭＯＳトランジスタの制御電極をマスク材とし、イオンインプラを用いて形成することにより、その加工精度を向上させるものである。
【００４３】
前述に示したものは、電子を蓄積した場合を例にあげ、本発明の特徴について説明しているが、本発明は、正孔を蓄積する場合や、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。
【００４４】
【実施例】
［実施例１］
図４を用いて実施例１について説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００４５】
ｎ型基板９０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル９０２を形成し、ホトレジスト９０８を形成して、ホトダイオードのｎ層９０４を形成した＜図４（ａ）＞。
【００４６】
さらに、熱酸化法により基板表面全般にゲート酸化膜９１０を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極９０３を形成した＜図４（ｂ）＞。
【００４７】
つぎに、基板表面のホトダイオード上と制御電極の一部の他の領域にホトレジスト９０９を形成し、窒素雰囲気中で９５０℃／２０分の熱処理を施した後、制御電極９０３をマスクに表面の濃いｐ層９０５を形成した＜図４（ｃ）＞。
【００４８】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域９０７を形成した＜図４（ｄ）＞。
【００４９】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００５０】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００５１】
この結果、約１００ｎｍのバイパス領域９０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、２．２ｖｏｌｔ、０．７ｖｏｌｔであった。この結果、バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。閾値電圧が低下することにより、浮遊拡散領域のダイナミックレンジが少なくとも１．５ｖｏｌｔ広がったことが解る。
【００５２】
［実施例２］
図５を用いて実施例２を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００５３】
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００５４】
その後、ホトレジスト６０８と制御電極６０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った。
【００５５】
この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図５（ｂ）＞。
【００５６】
つぎに、ホトレジスト６０８を除去し、窒素雰囲気において９５０℃２０分の熱処理を行い、燐を若干拡散させた後に、再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材に、ＢＦ2を３５ＫｅＶでイオンインプラを行った＜図５（ｃ）＞。
【００５７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００５８】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００５９】
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００６０】
［実施例３］
図５および図６を用いて実施例３を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００６１】
図５において、ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００６２】
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは２０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極１００３下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。
【００６３】
再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材にＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図５（ｃ）＞。
【００６４】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。
【００６５】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００６６】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００６７】
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００６８】
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。
【００６９】
［実施例４］
本発明の実施例４として、実施例３における形成過程で、燐のイオンインプラをバイパス領域を設けるための第１のイオンインプラと、ホトダイオードのｎ層を設けるための第２のイオンインプラの２回に分けて行った。
【００７０】
第１のイオンインプラは、イオン注入角度θ＝４５°、８０ＫｅＶで表面の濃いｐ層のプロファイルを考慮し、表面近くにピーク値を配置するとともにバイパス領域を確保するため、イオン注入角度θは、２０°より大きくした。
【００７１】
第２のイオンインプラは、ホトダイオードのｎ層の空乏化電圧を制御するために、イオン注入角度θ＝７°、９０ＫｅＶで行った。
【００７２】
上記実施例により、バイパス領域のイオンインプラと、ホトダイオードのｎ層のイオンインプラを分けることで、イオン注入角度、イオン注入エネルギー、イオン注入ドーズ量をそれぞれの特性に合わせて最適化することができた。
【００７３】
［実施例５］
図７を用いて実施例５を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００７４】
ｎ型基板１１０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル１１０２を形成し、ホトダイオードのｎ層を形成した。熱酸化法によりゲート酸化膜を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極を形成した。その後、ホトレジスト１１０８と制御電極１１０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った＜図７（ａ）＞。
【００７５】
拡散浮遊領域にＬＤＤ用の低濃度ｎ層を設けた後、サイドスペーサを幅１５０ｎｍで形成した＜図７（ｂ）＞。
【００７６】
ホトレジスト１１０９を形成し、ホトレジスト１１０９と制御電極１１０３およびサイドスペーサをマスク材に、ＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図７（ｃ）＞。
【００７７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域１１０７を形成した＜図７（ｄ）＞。
【００７８】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００７９】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００８０】
この結果、約１５０ｎｍのバイパス領域１１０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。ここで、上記サイドスペーサはマスク手段に対応するものである。
【００８１】
なお、マスク手段は、サイドスペーサの代わりに、シリサイドやサリサイド等を形成してもよいことは勿論である。
【００８２】
［実施例６］
図５および図６、図８を用いて実施例６を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００８３】
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００８４】
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは１０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。
【００８５】
再度ホトレジスト１２０９を形成し、ホトレジスト１２０９と制御電極１２０３をマスク材にＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、−１５°とした＜図８＞。
【００８６】
この結果、制御電極１２０３が影となり、表面の濃いｐ層は、制御電極から４００＊ｓｉｎ（１５）＝１００ｎｍ離れて設けることができた。
【００８７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００８８】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００８９】
この結果、約１５０ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００９０】
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。
【００９１】
［実施例７］
実施例１から実施例６のホトダイオード７０５および転送ＭＯＳトランジスタＱ１を用い、図９に示す画素構成からなり、図１０に示す読み出し回路からなるエリアセンサを作製した。
【００９２】
図９においては、ホトダイオード７０５および転送ＭＯＳトランジスタの転送スイッチＱ１を備え、Ｑ２は拡散浮遊領域をリセットするためのリセットＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮遊領域をゲートに接続され、ソース側の負荷として接続される定電流源８１２からなるソースフォロワ増幅回路の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択するための選択スイッチである。
【００９３】
これらから構成された光電変換素子の画素セルを３行３列に用いた固体撮像装置を図１０に示している。
【００９４】
図９及び図１０の基本的な動作を以下に説明する。
１）リセットスイッチＱ２によりソースフォロワの入力ゲートにリセット電圧を入力するリセット動作と、選択スイッチＱ４による、行選択を行う。
２）ソースフォロワの入力ノードの浮遊拡散領域のゲートをフローティングにし、リセットノイズおよびソースフォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノイズからなるノイズ成分の読み出しを行い、その情報を信号蓄積部８０５に一旦保持する。
３）その後、転送スイッチＱ１を開閉し、光信号により生成されたホトダイオードの蓄積電荷をソースフォロワの入力ノードに転送し、前述のノイズ成分と光信号成分の和を読み出し、信号蓄積部８０５に保持する。
４）共通信号線への転送スイッチ８０８，８０８′を介して、共通信号線８０９，８０９′に、ノイズ成分の信号と、ノイズ成分と光信号成分の和の信号とをそれぞれ共通信号線１（８０８），共通信号線２（８０８′）の転送スイッチを導通して、読み出し、それぞれ各出力アンプ８１０を介して出力８１１，８１１′として出力する。
【００９５】
その後、出力８１１と８１１′の差をとることでリセットノイズおよび固定パタンノイズを除去して、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得ることができる。
【００９６】
上記方法で読み出しを行い、信号とノイズ評価を行った。その結果、各ビット毎のダイナミックレンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得た。また、各実施例におけるＳ／Ｎのバラツキを評価した結果、バラツキの大きさは、次の通りであり、
実施例３、実施例４＜実施例２、実施例５、実施例６<<実施例１
結果として、低温でかつ制御電極による自己整合的な形成方法が、より有効であることを示している。
【００９７】
【発明の効果】
本発明によれば、固体撮像装置のホトダイオードに蓄積された光電荷を転送する転送ＭＯＳトランジスタの閾値を小さくして、ダイナミックレンジを広くできる。とくに、ホトダイオードと転送ＭＯＳトランジスタの制御電極間に電子又は正孔の蓄積電荷を効果的に転送できるバイパス領域の拡散浮遊領域を設けているので、
１）拡散浮遊領域の不純物濃度を高く設定でき、転送スイッチの制御電極に印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。
２）ＣＣＤセンサのように、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ、光電荷を読み出しやすくする。
【図面の簡単な説明】
【図１】本発明の特徴を最も良く表す断面構造図である。
【図２】図１の平面ポテンシャル図である。
【図３】図１の断面ポテンシャル図である。
【図４】実施例１の製造工程を示した断面構造図である。
【図５】本発明の製造工程を示した断面構造図である。
【図６】実施例３の製造工程を示した断面構造図である。
【図７】実施例５の製造工程を示した断面構造図である。
【図８】実施例６の製造工程を示した断面構造図である。
【図９】本発明を用いた画素の等価回路図である。
【図１０】本発明を用いたエリアセンサの読み出し回路を含めた等価回路図である。
【図１１】従来技術の断面構造図である。
【図１２】ＣＣＤにバイパス領域を設けた場合の断面構造図である。
【符号の説明】
１０１，５０１，６０１，９０１，１００１，１１０１ 半導体基板
１０２，５０２，６０２，９０２，１００２，１１０２ ウェル
１０３，６０３，９０３，１００３，１１０３ 転送ＭＯＳトランジスタの制御電極
１０４，５０４，６０４，９０４，１００４，１１０４ ホトダイオードのｎ層
１０５，５０５，６０５，９０５，１１０５ ホトダイオードの表面の濃いｐ層
１０６，６０６，９０６，１１０６ バイパス領域
１０７，６０７，９０７，１１０７ 拡散浮遊領域
１０８ リセットＭＯＳトランジスタ
１０９ リセット電極
１１０ 出力回路（ソースフォロワ）の入力ＭＯＳトランジスタ
１１１ 選択スイッチ用のＭＯＳトランジスタ
１１２ ソースフォロワの定電流負荷
１１３ 出力端子
３０１ 酸化膜
３０２ ホトダイオードのｎ層のフェルミ準位
３０３ バイパス領域のフェルミ準位
３０４ 閾値電圧の電圧印加時のポテンシャル
３０５ 閾値電圧の電圧印加時のポテンシャル
６０８，６０９，９０８，９０９，１００８ ホトレジスト
【発明の属する技術分野】
本発明は固体撮像装置及びその製造方法に関し、詳しくは画素毎に信号増幅部を有する固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】
固体撮像装置の代表的なものには、ホトダイオードおよびＣＣＤシフトレジスタからなるＣＣＤセンサと、ホトダイオードおよびＭＯＳトランジスタからなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセンサと呼ばれるものがある。
【０００３】
ＡＰＳは、１画素毎にホトダイオード、ＭＯＳスイッチ、ホトダイオードからの信号を増幅するための増幅回路などを含み、「ＸＹアドレッシング」や「センサと信号処理回路の１チップ化」などが可能といった多くのメリットを有している。しかし、その一方で１画素内の素子数が多いことから、画素開口率の小さいことや、光学系の大きさを決定するチップサイズの縮小化が困難であり、市場の大部分をＣＣＤが占めている。
【０００４】
近年は、ＭＯＳトランジスタの微細化技術の向上と「センサと信号処理回路の１チップ化」や「低消費電力化」などの要求の高まりから、注目を集めている。
【０００５】
図１１に従来のＡＰＳの画素部およびそれを用いた固体撮像装置の等価回路図を示す。これらは、Eric R.Fossum 氏らによって１９９５年ＩＥＥＥのWork Shopで報告されている。従来技術の構成を以下簡単に説明する。
【０００６】
光電変換部は、ＣＣＤ等で用いられている埋め込み型のホトダイオードである。埋め込み型のホトダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ2面で発生する暗電流を抑制し、また、蓄積部のｎ層と表面のｐ層との間にも接合容量を設けることができ、ホトダイオードの飽和電荷量を増やすことができる。
【０００７】
光電変換部ＰＰＤで蓄積した光信号電荷ＱsigをＭＯＳトランジスタからなる転送部ＴＸを介し、浮遊拡散領域（Floating Diffusion Area）に読み出す。
【０００８】
この浮遊拡散領域の容量ＣFDにより、信号電荷Ｑsig／ＣFDに電圧変換し、ソースフォロワ回路を通して信号を読み出す。
【０００９】
【発明が解決しようとする課題】
しかしながら従来技術においては、電荷蓄積部であるｎ層が表面から離れた部分にあるため、ここから電荷を浮遊拡散領域に読み出すためには、転送部に用いているＭＯＳトランジスタ（転送ＭＯＳトランジスタ）の制御電極には、通常のＭＯＳトランジスタに比べ高い電圧を印加する必要があった。
【００１０】
図３は、通常のＭＯＳトランジスタと転送ＭＯＳトランジスタのチャネル部のポテンシャルを表した図である。図によれば、図上左側から光線が入射され、右側に透明なＳｉＯ2，ＳｉＮ等の透明絶縁膜と、ホトダイオードの濃いｐ層と、ｎ層とが順次積層されている。そのとき、印加時のポテンシャルで示すレベル変化曲線を表す。
【００１１】
即ち、図３のポテンシャル図に示す通り、ｎ層が表面から離れた部分にあるため、ポテンシャルをより大きく曲げる必要があるためである。
【００１２】
通常のＭＯＳトランジスタの閾値電圧Ｖthが、以下の式で与えられる。
【００１３】
【数１】
εSiは、Ｓｉの誘電率 ｑは、電子の電荷量
Ｎsubは、基板の不純物濃度 ＶFBは、フラットバンド電圧
ＣOXは、浮遊拡散領域の寄生容量
これに対し、埋め込みホトダイオードからの転送ＭＯＳトランジスタの閾値電圧Ｖthは、以下の式で与えられる。Ｘj はホトダイオード部の表面のｐ層の接合深さである。
【００１４】
【数２】
【００１５】
具体的には、酸化膜厚が１５ｎｍ、ｐ型ウェル濃度を８×１０16ｃｍ-3において、通常のＭＯＳトランジスタの閾値電圧が約０．７ｖｏｌｔであるのに対し、埋め込まれたソースの閾値電圧は、５．０ｖｏｌｔにも達してしまう。従来技術においては、閾値電圧の上昇に伴い、ホトダイオードから殆ど全部の電荷を読み出すことはできない。この結果、ホトダイオードに電荷の読み残しが生じ、残像やノイズとなって画像が著しく劣化させるという問題があった。
【００１６】
本発明者らはこの問題点を解決するため、図１に示す通り、ホトダイオードと転送ＭＯＳトランジスタの間に電荷蓄積層と同じ導電型の領域を設けた。例えば、ｐ型のウェル中にｎ型の電荷蓄積部と電荷蓄積部の表面部に濃いｐ型表面層からなるホトダイオードの場合は、ｎ型の不純物領域を設けるのである。以下この領域をバイパス領域と称する。この結果、電荷蓄積部の電子はポテンシャルの低いバイパス領域を介し転送ＭＯＳトランジスタの表面を通り浮遊拡散に達するため、従来技術よりも、転送ＭＯＳトランジスタの閾値電圧を小さくできる。
【００１７】
しかしながら、バイパス領域という概念は、既にＣＣＤシフトレジスタを用いた撮像デバイスにおいて、実施されており、図１２（ｂ）に示すように、１９８９年のテレビジョン学会技術報告Ｖｏｌ．１３，Ｎｏ．１１により報告されている。バイパス領域は、マスクにより表面の濃いｐ層をズラして作製していることが、図１２（ａ）に示すようにレジストを設けて表面の濃いｐ層を形成することで説明されている。
【００１８】
バイパス領域は次の様な条件を満たさなければならない。
１）バイパス領域として機能させるため、ある程度以上の濃度および幅が必要
２）空乏転送するため、全ての読み出し条件に対し、バイパス領域は空乏化する即ち、バイパス領域の濃度と幅は１）により下限、２）により上限が決定する。画素の縮小化に伴い基板濃度が上昇するとバイパス領域の濃度と幅の許容範囲は狭まってしまう。
【００１９】
また、ＣＣＤシフトレジスタを用いた場合、構成上、次の様な制約がある。
１）転送ＭＯＳトランジスタのドレイン領域に当たる垂直ＣＣＤシフトレジスタのチャネル領域であるｎ領域の濃度が低いこと
２）転送ＭＯＳトランジスタのゲート電圧とドレイン領域（垂直ＣＣＤシフトレジスタのチャネル領域）の電圧との差は、不純物濃度差から生じるヴィルトインポテンシャル（Built in Potecial）程度と低い
この結果から、ＣＣＤシフトレジスタを用いた撮像デバイスにおいては、転送ＭＯＳトランジスタのドレイン領域からの電気力線は、何らホトダイオード側には影響を及ぼさない。
【００２０】
【課題を解決しようとする手段】
これに対し、本発明は、その構成上、以下の様な特徴を持つ。
１）転送ＭＯＳトランジスタのドレイン領域は拡散浮遊領域である濃いｎ型不純物領域からなる
２）ドレイン電圧をゲート電圧とは独立に制御できる
本発明は、固体撮像装置において、第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る拡散浮遊領域を画素内に有する固体撮像素子において、前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする。
また本発明は、第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る拡散浮遊領域を画素内に有する固体撮像素子の製造方法において、前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする。
【００２１】
この結果、本発明においては、ドレイン領域からの電気力線はホトダイオード側に作用させることが可能であり、この効果により、電荷蓄積層からの電子の引き抜きを助ける効果がある。
【００２２】
従って、前述に述べたバイパス領域の濃度と幅の許容範囲を従来に比べ、広げることができる。本発明のポテンシャルの様子を図２に示す。
【００２３】
【発明の実施の形態】
図１は、本発明の特徴を最も良く表した断面構造図である。図１において、光電変換素子は、ｎ型基板１０１上に、ｐ型ウェル１０２を形成し、その上にホトダイオードのｎ層１０４を形成し、その上にホトダイオードのｐ層１０５を表面を濃くして形成し、転送ＭＯＳトランジスタのゲート領域１０３を絶縁層を介してホトダイオード側面に形成し、転送ＭＯＳトランジスタのゲート領域１０３とホトダイオードの側面の間には、ホトダイオードのｎ層から連続するバイパス領域１０６が形成されている。
【００２４】
また、転送ＭＯＳトランジスタのゲート領域１０３の側面下部に拡散浮遊領域ＦＤ１０７が形成されており、拡散浮遊領域ＦＤ１０７は出力回路の増幅用ＭＯＳトランジスタのゲートに接続され、増幅用ＭＯＳトランジスタのソースには、行選択スイッチ用ＭＯＳトランジスタ１１１のドレインが接続され、行選択スイッチ用ＭＯＳトランジスタ１１１のソースには増幅用ＭＯＳトランジスタの負荷となる電流源Ｉ１１２が接続されてソースフォロワ増幅回路を構成している。
【００２５】
また、拡散浮遊領域ＦＤ１０７には、拡散浮遊領域ＦＤ１０７のリセット用のリセットＭＯＳトランジスタのソースが接続され、そのドレインはリセット電源１０９が接続されている。
【００２６】
次に、読み出し動作を説明しながら、本発明の特徴を詳しく説明する。光が入射し、光電変換により生成された電子がホトダイオードのｎ層に蓄積する。この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。所定の蓄積時間が経過したのち、転送ＭＯＳトランジスタの制御電極（ゲート領域）１０３に正の電圧を印加し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイオードのｎ層の蓄積電荷を拡散浮遊領域に転送する。転送ＭＯＳトランジスタをＯＮ状態にする前に、予め、拡散浮遊領域を所定の電圧にリセットしておく。蓄積電荷が拡散浮遊領域に転送されると、拡散浮遊領域の電圧は、転送電荷Ｑsig と拡散浮遊容量ＣFDを用いると、転送電荷が電子であるため、Ｑsig ／ＣFD分の電圧がリセット電圧から低下する。ホトダイオードの蓄積層がｐ型であるならば、転送電荷は正孔であるため、逆に電圧は上昇する。
【００２７】
この様なＡＰＳにおいては、拡散浮遊領域１０７のリセット直後の出力信号Ｖr1を一旦保持し、リセット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1との差分（Ｖsig1−Ｖr1）をとることで、拡散浮遊領域１０７のリセットノイズの大部分を除去することができる。特に、ホトダイオードと転送ＭＯＳトランジスタ１０３が以下に述べる条件を満たすことが、より高いノイズの除去率を達成する。即ち、ホトダイオードのｎ層に蓄積された信号電荷をより高い割合で読み出すことが重要である。
【００２８】
詳しく説明すると、信号を読み出し後のリセット電圧から、Ｑsig ／ＣFDの電圧だけ低下した拡散浮遊領域の電圧をＶＦＤsig1とし、転送ＭＯＳトランジスタが充分なＯＮ状態であるならば、ホトダイオードのｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位に対しＶＦＤsig1の逆バイアスが印加される。この時ｎ層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延び、ホトダイオードのｎ層全体を空乏化させることで、ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域に信号電荷を読み出すことができる。
【００２９】
この場合、拡散浮遊領域に信号電荷を読み出すのと同時に、ホトダイオードのリセットも行っている。読み出し後、即ちホトダイオードのｎ層にＶＦＤsig1の逆バイアスが印加された状態で、ｎ層に残る電子数が０個ならば、リセット直後の出力信号Ｖr1とリセット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1との差分をとることでリセットノイズを完全に除去することができ、Ｖsig1−Ｖr1＝Ｑsig ／ＣFD×Ａ（Ａは画素毎にある出力回路のゲイン）という出力信号を得ることができる。
【００３０】
この出力信号に画素毎にある出力回路のノイズΔＶn1が重畳され、最終的なエリアセンサとして形成された集積回路ＩＣからの出力には、画素毎の出力回路以後の読み出し系のノイズΔＶn2が重畳される。
【００３１】
以上の様な読み出しを実現するためには、ホトダイオードのｎ層に逆バイアスを印加し、ｎ層全体が空乏化しはじめる電圧をＶdep とすれば、Ｖdep ＜Ｖsig1とする必要がある。ここでホトダイオードの空乏化電圧とは、広くは、
蓄積部の蓄積電荷数＜ネット不純物数
となる逆バイアス電圧を意味する。理想的には、読み出し後にホトダイオードのｎ層に残る電子数は０個であるが、どの程度完全に読み出すかは設計事項となる。実質的には、先に述べた、読み出し系のノイズΔＶn1、ΔＶn2に比べ充分に小さければよい。
【００３２】
ここで重要なのは、以上の様な動作を実現するためには、転送ＭＯＳトランジスタを充分なＯＮ状態にする必要があり、本発明はそのための技術として、埋め込み型のホトダイオードと転送ＭＯＳトランジスタの間にバイパス領域１０６を設けた。このバイパス領域は、図２に示す様に、必ずしも半導体表面と接している必要はない。なぜならば、バイパス領域はホトダイオードのｎ層と転送ＭＯＳトランジスタのチャネルとの間に介在するものであり、埋め込みチャネルであるならば、当然、バイパス領域は表面に達する必要はない。また、表面にチャネルがある場合でも、バイパス領域が表面のチャネルに達することが最良ではあるが、達しなくとも、前述の式に従い、従来技術と比べ充分に低い閾値電圧を有する転送ＭＯＳトランジスタを得ることができる。
【００３３】
また更に、このバイパス領域が転送ＭＯＳトランジスタのゲート下に存在することも効果を上げるポイントであり、ゲート電圧が印加されると、ゲート下のポテンシャルが押し上げられるが、バイパスにもこの効果が加わり、よりポテンシャルを低くすることが可能となる。
【００３４】
本発明の特徴は、転送ＭＯＳトランジスタが、拡散浮遊領域と接続していることであり、以下の様な効果があることを本発明者らは見出した。
【００３５】
１）拡散浮遊領域の不純物濃度は、高く設定でき、印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。
【００３６】
２）ＣＣＤの様に、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。
【００３７】
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ読み出しやすくする。
【００３８】
ＡＰＳにおいては、１画素に含まれるトランジスタが多いため、画素の縮小化を行うためにはトランジスタ自身の微細化を行わなければならず、必然的にホトダイオードや転送ＭＯＳトランジスタのウェル濃度が上昇する。また、トランジスタの微細化に伴い、電源電圧の低電圧化を図る必要がある。ホトダイオードの取り扱い電荷量を維持したまま、空乏化電圧Ｖdep を低くするためには、空乏化ホトダイオードの蓄積層（図１においてはｎ層）の不純物濃度を高くかつ薄層化する必要があり、バイパス領域もホトダイオードのｎ層と同様に空乏化する必要があるため、バイパス領域の幅も狭くする必要がある。
【００３９】
さらに、ホトダイオードのｎ層およびバイパス領域の幅の加工寸法精度が厳しくなる一方、ウェル濃度が上昇し、そうすると加工バラツキ要因は増え、より一層の加工寸法精度が要求され、歩留まり劣化につながる。特にバイパス領域の幅は、シリコン基板の面方向の精度であり、一般的に深さ方向より、加工精度が低く、歩留まり劣化の大きな要因になる。本発明においては、前述の３）の効果により、バイパス領域の幅の許容範囲を広げ、歩留まりが向上する。
【００４０】
また、本発明においては、加工方法を以下の様にすることで、バイパス領域の幅の加工精度を向上させ、歩留まりを向上させる。
【００４１】
従来技術であるＣＣＤのバイパス領域は、転送ＭＯＳトランジスタの制御電極形成前のホトダイオードのｎ層のイオンインプラと、転送ＭＯＳトランジスタの制御電極をマスク材にした表面の濃いｐ層のイオンインプラにより形成されるため、バイパス領域の幅は露光装置の位置合わせ精度により、その幅は大きくバラツクものである。この様な製造方法になってしまうのは、ＣＣＤはその動作電圧が高く、ホトダイオードのｎ層の空乏化電圧も高いため、一般的には、ｐ型ウェルとホトダイオードのｎ層の接合深さは、０．５μｍ以上と深い。そのため、制御電極の厚さが高々０．５μｍであることから、制御電極をマスク材にイオンインプラすることはできないからである。
【００４２】
これに対し本発明は、例えば、実施例３で示す様に、ホトダイオードのｎ層を転送ＭＯＳトランジスタの制御電極、例えば多結晶シリコンをマスク材にし、斜めにイオン注入することでバイパス領域を形成することで、その幅を制御電極からイオンインプラの投影飛程で決定することができる。イオンインプラの投影飛程を利用するため、加工精度は高い。その他、以降の実施例で幾つか例を示すが、本質的には、バイパス領域を転送ＭＯＳトランジスタの制御電極をマスク材とし、イオンインプラを用いて形成することにより、その加工精度を向上させるものである。
【００４３】
前述に示したものは、電子を蓄積した場合を例にあげ、本発明の特徴について説明しているが、本発明は、正孔を蓄積する場合や、蓄積電荷および転送ＭＯＳトランジスタのタイプに限定されるものではない。
【００４４】
【実施例】
［実施例１］
図４を用いて実施例１について説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００４５】
ｎ型基板９０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル９０２を形成し、ホトレジスト９０８を形成して、ホトダイオードのｎ層９０４を形成した＜図４（ａ）＞。
【００４６】
さらに、熱酸化法により基板表面全般にゲート酸化膜９１０を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極９０３を形成した＜図４（ｂ）＞。
【００４７】
つぎに、基板表面のホトダイオード上と制御電極の一部の他の領域にホトレジスト９０９を形成し、窒素雰囲気中で９５０℃／２０分の熱処理を施した後、制御電極９０３をマスクに表面の濃いｐ層９０５を形成した＜図４（ｃ）＞。
【００４８】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域９０７を形成した＜図４（ｄ）＞。
【００４９】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００５０】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００５１】
この結果、約１００ｎｍのバイパス領域９０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、２．２ｖｏｌｔ、０．７ｖｏｌｔであった。この結果、バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。閾値電圧が低下することにより、浮遊拡散領域のダイナミックレンジが少なくとも１．５ｖｏｌｔ広がったことが解る。
【００５２】
［実施例２］
図５を用いて実施例２を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００５３】
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００５４】
その後、ホトレジスト６０８と制御電極６０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った。
【００５５】
この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図５（ｂ）＞。
【００５６】
つぎに、ホトレジスト６０８を除去し、窒素雰囲気において９５０℃２０分の熱処理を行い、燐を若干拡散させた後に、再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材に、ＢＦ2を３５ＫｅＶでイオンインプラを行った＜図５（ｃ）＞。
【００５７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００５８】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００５９】
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００６０】
［実施例３］
図５および図６を用いて実施例３を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００６１】
図５において、ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００６２】
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは２０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極１００３下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。
【００６３】
再度ホトレジスト６０９を形成し、ホトレジスト６０９と制御電極６０３をマスク材にＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図５（ｃ）＞。
【００６４】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。
【００６５】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００６６】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００６７】
この結果、約１００ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電と、ある場合（本発明）の閾値電圧をそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００６８】
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。
【００６９】
［実施例４］
本発明の実施例４として、実施例３における形成過程で、燐のイオンインプラをバイパス領域を設けるための第１のイオンインプラと、ホトダイオードのｎ層を設けるための第２のイオンインプラの２回に分けて行った。
【００７０】
第１のイオンインプラは、イオン注入角度θ＝４５°、８０ＫｅＶで表面の濃いｐ層のプロファイルを考慮し、表面近くにピーク値を配置するとともにバイパス領域を確保するため、イオン注入角度θは、２０°より大きくした。
【００７１】
第２のイオンインプラは、ホトダイオードのｎ層の空乏化電圧を制御するために、イオン注入角度θ＝７°、９０ＫｅＶで行った。
【００７２】
上記実施例により、バイパス領域のイオンインプラと、ホトダイオードのｎ層のイオンインプラを分けることで、イオン注入角度、イオン注入エネルギー、イオン注入ドーズ量をそれぞれの特性に合わせて最適化することができた。
【００７３】
［実施例５］
図７を用いて実施例５を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００７４】
ｎ型基板１１０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約２×１０16ｃｍ-3のｐ型ウェル１１０２を形成し、ホトダイオードのｎ層を形成した。熱酸化法によりゲート酸化膜を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電極を形成した。その後、ホトレジスト１１０８と制御電極１１０３をマスク材に燐を１００ＫｅＶでイオンインプラを行った＜図７（ａ）＞。
【００７５】
拡散浮遊領域にＬＤＤ用の低濃度ｎ層を設けた後、サイドスペーサを幅１５０ｎｍで形成した＜図７（ｂ）＞。
【００７６】
ホトレジスト１１０９を形成し、ホトレジスト１１０９と制御電極１１０３およびサイドスペーサをマスク材に、ＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、チャネリング抑制のための７°とした＜図７（ｃ）＞。
【００７７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域１１０７を形成した＜図７（ｄ）＞。
【００７８】
この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００７９】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００８０】
この結果、約１５０ｎｍのバイパス領域１１０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。ここで、上記サイドスペーサはマスク手段に対応するものである。
【００８１】
なお、マスク手段は、サイドスペーサの代わりに、シリサイドやサリサイド等を形成してもよいことは勿論である。
【００８２】
［実施例６］
図５および図６、図８を用いて実施例６を説明する。本実施例のホトダイオードとその周辺は以下の手順で形成される。
【００８３】
ｎ型基板６０１に対し、イオンインプラを用いボロンを導入し、熱処理を行い、表面濃度が約４×１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコンを４００ｎｍ堆積し、転送ＭＯＳトランジスタの制御電極６０３を形成した＜図５（ａ）＞。
【００８４】
その後、ホトレジスト１００８と制御電極１００３をマスク材に燐を斜めから１００ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは１０°とした。この斜めのイオンインプラを行うため、イオンインプラ直後でも燐が制御電極下にまで及んでいる。この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材として機能した＜図６＞。
【００８５】
再度ホトレジスト１２０９を形成し、ホトレジスト１２０９と制御電極１２０３をマスク材にＢＦ2を３５ＫｅＶでイオンインプラを行った。この時のイオン注入角度θは、−１５°とした＜図８＞。
【００８６】
この結果、制御電極１２０３が影となり、表面の濃いｐ層は、制御電極から４００＊ｓｉｎ（１５）＝１００ｎｍ離れて設けることができた。
【００８７】
通常の半導体製造工程に従い、砒素からなる拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この工程で、通常のＭＯＳトランジスタのソース・ドレイン領域を形成した。
【００８８】
この後、通常の半導体製造工程に従い、第１の層間絶縁膜、コンタクト、第１金属配線、第２の層間絶縁膜、第１金属配線と第２金属配線を接続するビア、第２金属配線、パッシベーション膜を順次形成した。
【００８９】
この結果、約１５０ｎｍのバイパス領域６０６を形成した。両側が濃いｎ型拡散層からなる、通常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込みのｎ層からなる転送ＭＯＳトランジスタのバイパス領域のない場合の閾値電圧と、ある場合（本発明）の閾値電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域により、閾値電圧が通常のＭＯＳトランジスタ並みに低下していることを確認した。
【００９０】
燐を斜めにイオンインプラしてバイパス領域を形成するため、実施例２において燐を拡散させるための窒素雰囲気において９５０℃、２０分の熱処理を省略した。この結果、半導体プロセスの熱処理時間を短くすることができ、より信号処理などに用いられる周辺のＭＯＳトランジスタの微細化が可能となった。
【００９１】
［実施例７］
実施例１から実施例６のホトダイオード７０５および転送ＭＯＳトランジスタＱ１を用い、図９に示す画素構成からなり、図１０に示す読み出し回路からなるエリアセンサを作製した。
【００９２】
図９においては、ホトダイオード７０５および転送ＭＯＳトランジスタの転送スイッチＱ１を備え、Ｑ２は拡散浮遊領域をリセットするためのリセットＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮遊領域をゲートに接続され、ソース側の負荷として接続される定電流源８１２からなるソースフォロワ増幅回路の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択するための選択スイッチである。
【００９３】
これらから構成された光電変換素子の画素セルを３行３列に用いた固体撮像装置を図１０に示している。
【００９４】
図９及び図１０の基本的な動作を以下に説明する。
１）リセットスイッチＱ２によりソースフォロワの入力ゲートにリセット電圧を入力するリセット動作と、選択スイッチＱ４による、行選択を行う。
２）ソースフォロワの入力ノードの浮遊拡散領域のゲートをフローティングにし、リセットノイズおよびソースフォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノイズからなるノイズ成分の読み出しを行い、その情報を信号蓄積部８０５に一旦保持する。
３）その後、転送スイッチＱ１を開閉し、光信号により生成されたホトダイオードの蓄積電荷をソースフォロワの入力ノードに転送し、前述のノイズ成分と光信号成分の和を読み出し、信号蓄積部８０５に保持する。
４）共通信号線への転送スイッチ８０８，８０８′を介して、共通信号線８０９，８０９′に、ノイズ成分の信号と、ノイズ成分と光信号成分の和の信号とをそれぞれ共通信号線１（８０８），共通信号線２（８０８′）の転送スイッチを導通して、読み出し、それぞれ各出力アンプ８１０を介して出力８１１，８１１′として出力する。
【００９５】
その後、出力８１１と８１１′の差をとることでリセットノイズおよび固定パタンノイズを除去して、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得ることができる。
【００９６】
上記方法で読み出しを行い、信号とノイズ評価を行った。その結果、各ビット毎のダイナミックレンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得た。また、各実施例におけるＳ／Ｎのバラツキを評価した結果、バラツキの大きさは、次の通りであり、
実施例３、実施例４＜実施例２、実施例５、実施例６<<実施例１
結果として、低温でかつ制御電極による自己整合的な形成方法が、より有効であることを示している。
【００９７】
【発明の効果】
本発明によれば、固体撮像装置のホトダイオードに蓄積された光電荷を転送する転送ＭＯＳトランジスタの閾値を小さくして、ダイナミックレンジを広くできる。とくに、ホトダイオードと転送ＭＯＳトランジスタの制御電極間に電子又は正孔の蓄積電荷を効果的に転送できるバイパス領域の拡散浮遊領域を設けているので、
１）拡散浮遊領域の不純物濃度を高く設定でき、転送スイッチの制御電極に印加されたバイアスにより、ウェルと拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に広げることができる。このことは、読み出し時の電圧（リセット電圧）を任意かつ直接的に入力できるためである。
２）ＣＣＤセンサのように、不純物プロファイルのビルトインポテンシャルで決定できる程度の小さいダイナミックレンジに対し、外部電圧で制御可能な広いダイナミックレンジを確保できる。
３）読み出し時の電圧を適正にすることで、バイパス領域近傍のポテンシャル障壁を適度に押し下げ、光電荷を読み出しやすくする。
【図面の簡単な説明】
【図１】本発明の特徴を最も良く表す断面構造図である。
【図２】図１の平面ポテンシャル図である。
【図３】図１の断面ポテンシャル図である。
【図４】実施例１の製造工程を示した断面構造図である。
【図５】本発明の製造工程を示した断面構造図である。
【図６】実施例３の製造工程を示した断面構造図である。
【図７】実施例５の製造工程を示した断面構造図である。
【図８】実施例６の製造工程を示した断面構造図である。
【図９】本発明を用いた画素の等価回路図である。
【図１０】本発明を用いたエリアセンサの読み出し回路を含めた等価回路図である。
【図１１】従来技術の断面構造図である。
【図１２】ＣＣＤにバイパス領域を設けた場合の断面構造図である。
【符号の説明】
１０１，５０１，６０１，９０１，１００１，１１０１ 半導体基板
１０２，５０２，６０２，９０２，１００２，１１０２ ウェル
１０３，６０３，９０３，１００３，１１０３ 転送ＭＯＳトランジスタの制御電極
１０４，５０４，６０４，９０４，１００４，１１０４ ホトダイオードのｎ層
１０５，５０５，６０５，９０５，１１０５ ホトダイオードの表面の濃いｐ層
１０６，６０６，９０６，１１０６ バイパス領域
１０７，６０７，９０７，１１０７ 拡散浮遊領域
１０８ リセットＭＯＳトランジスタ
１０９ リセット電極
１１０ 出力回路（ソースフォロワ）の入力ＭＯＳトランジスタ
１１１ 選択スイッチ用のＭＯＳトランジスタ
１１２ ソースフォロワの定電流負荷
１１３ 出力端子
３０１ 酸化膜
３０２ ホトダイオードのｎ層のフェルミ準位
３０３ バイパス領域のフェルミ準位
３０４ 閾値電圧の電圧印加時のポテンシャル
３０５ 閾値電圧の電圧印加時のポテンシャル
６０８，６０９，９０８，９０９，１００８ ホトレジスト
Claims (9)
- 第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る領域を画素内に有する固体撮像素子において、
前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする固体撮像素子。 - 請求項１に記載の固体撮像素子において、前記ホトダイオードから連続する領域は、前記転送ＭＯＳトランジスタの制御電極の下まで及んでおり、前記光電荷を受け取る領域は拡散浮遊領域であることを特徴とする固体撮像素子。
- 第一導電型の半導体領域、前記半導体領域中に形成されたホトダイオード、前記ホトダイオード内に蓄積された光電荷を転送する転送ＭＯＳトランジスタ、および転送された光電荷を受け取る領域を画素内に有する固体撮像素子の製造方法において、
前記ホトダイオードと前記ホトダイオードから連続する領域は、複数のイオンインプラによって形成されることを特徴とする固体撮像素子の製造方法。 - 請求項３に記載の固体撮像素子の製造方法において、前記光電荷を受け取る領域は拡散浮遊領域であることを特徴とする固体撮像素子の製造方法。
- 請求項３又は４に記載の固体撮像素子の製造方法において、前記複数のイオンインプラのイオン注入条件が互いに異なることを特徴とする固体撮像素子の製造方法。
- 請求項５に記載の固体撮像素子の製造方法において、前記イオン注入条件は、イオン注入角度であることを特徴とする固体撮像素子の製造方法。
- 請求項５に記載の固体撮像素子の製造方法において、前記イオン注入条件は、イオン注入エネルギーであることを特徴とする固体撮像素子の製造方法。
- 請求項５に記載の固体撮像素子の製造方法において、前記イオン注入条件は、イオン注入ドーズ量であることを特徴とする固体撮像素子の製造方法。
- 請求項５に記載の固体撮像素子の製造方法において、前記ホトダイオードから連続する領域は、前記転送ＭＯＳトランジスタの制御電極の下まで及んでいることを特徴とする固体撮像素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129213A JP4185807B2 (ja) | 2003-05-07 | 2003-05-07 | Ｍｏｓ型固体撮像装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003129213A JP4185807B2 (ja) | 2003-05-07 | 2003-05-07 | Ｍｏｓ型固体撮像装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070537A Division JPH11274454A (ja) | 1998-03-19 | 1998-03-19 | 固体撮像装置及びその形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004167127A Division JP2005039219A (ja) | 2004-06-04 | 2004-06-04 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005191019A true JP2005191019A (ja) | 2005-07-14 |
| JP4185807B2 JP4185807B2 (ja) | 2008-11-26 |
Family
ID=34779805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003129213A Expired - Fee Related JP4185807B2 (ja) | 2003-05-07 | 2003-05-07 | Ｍｏｓ型固体撮像装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4185807B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009522821A (ja) * | 2006-01-05 | 2009-06-11 | アウロラ、アルット | 可視光を検出するために最適化された半導体放射線検出器 |
| JP2017033996A (ja) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | 固体撮像装置の製造方法 |
-
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|---|---|---|---|---|
| JP2009522821A (ja) * | 2006-01-05 | 2009-06-11 | アウロラ、アルット | 可視光を検出するために最適化された半導体放射線検出器 |
| US8288837B2 (en) | 2006-01-05 | 2012-10-16 | Artto Aurola | Semiconductor radiation detector optimized for detecting visible light |
| JP2017033996A (ja) * | 2015-07-29 | 2017-02-09 | キヤノン株式会社 | 固体撮像装置の製造方法 |
Also Published As
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|---|---|
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070130 |
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| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080908 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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