JPS63318154A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63318154A JPS63318154A JP62153984A JP15398487A JPS63318154A JP S63318154 A JPS63318154 A JP S63318154A JP 62153984 A JP62153984 A JP 62153984A JP 15398487 A JP15398487 A JP 15398487A JP S63318154 A JPS63318154 A JP S63318154A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
光センサの受光領域を画定する開口部を最下層に形成し
た遮光層に開けた構造の半導体装置に関し。
た遮光層に開けた構造の半導体装置に関し。
画素間での受光部の開口面積の変動を抑制し。
出力信号の均一性の向上を目的とし。
光センサを搭載する半導体装置において、−導電型半導
体基板内にその表面より光センサの受光領域を含んで形
成された逆導電型領域と、該基板上にゲート絶縁層を介
し、かつ該逆導電型領域に隣接して形成された。導電層
よりなるフォトゲートとを有する光センサと、該基板上
に絶縁層を介して形成され、かつ受光領域に開口部を有
する下層の遮光層と、該基板上に前記開口部より面積の
大きい開口ｍｌを有する上層の遮光層とで構成する。
体基板内にその表面より光センサの受光領域を含んで形
成された逆導電型領域と、該基板上にゲート絶縁層を介
し、かつ該逆導電型領域に隣接して形成された。導電層
よりなるフォトゲートとを有する光センサと、該基板上
に絶縁層を介して形成され、かつ受光領域に開口部を有
する下層の遮光層と、該基板上に前記開口部より面積の
大きい開口ｍｌを有する上層の遮光層とで構成する。
本発明は光セジサを搭載する半導体装置に係り。
特に光センサの受光領域を画定する開口部を最下層に形
成した遮光層に開けた構造の半導体装置に関する。
成した遮光層に開けた構造の半導体装置に関する。
ＣＣＯは現在ＦＡＸ、ＯＣＲ等の通信、情報処理機器や
。
。
カメラやビディオカメラ等の画像読み取りに広く使用さ
れている。
れている。
従って、ここでは光センサを搭載する半導体装置の典型
例として、 ＣＣＤについて説明することにする。
例として、 ＣＣＤについて説明することにする。
従来の受光部周辺の遮蔽方法は第４図のように最上層の
Ａ１遮光層を用いている。いまその構造を工程順に説明
する。
Ａ１遮光層を用いている。いまその構造を工程順に説明
する。
第４図（１１，＋２１は従来の構造を説明するＣＣ口の
平面図とＡ−Ａ断面図である。
平面図とＡ−Ａ断面図である。
図において＋ ｐ−Ｓｔ基板１上に素子分離用のフィー
ルド絶縁層（ＦＯに）２が形成され、受光部およびＣＣ
Ｄレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成され
る。
ルド絶縁層（ＦＯに）２が形成され、受光部およびＣＣ
Ｄレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成され
る。
基板上にゲート絶縁層４を介して受光部およびＣＣＤレ
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
５Ｂおよび５Ｃが形成される。ここで、ポリＳｉ層５Ａ
。
。
５Ｂはフォトダイオードにバイアスを与えるフォトゲー
トで、ポリＳｉ層５ＣはＣＣＤ レジスタ部の電荷転送
ゲートである。
トで、ポリＳｉ層５ＣはＣＣＤ レジスタ部の電荷転送
ゲートである。
つぎに、１層目のポリＳｉ層５Ａ、５Ｂおよび５Ｃと層
間絶縁層６で絶縁して２Ｎ目のポリＳｉ層７Ａ 、 ７
Ｂおよび７Ｇ （７Ｃは平面図に記載）が形成される。
間絶縁層６で絶縁して２Ｎ目のポリＳｉ層７Ａ 、 ７
Ｂおよび７Ｇ （７Ｃは平面図に記載）が形成される。
ここで、ポリＳｉ層７Ａ、７Ｂはフォトダイオードより
ＣＣＤレジスタ部に電荷を転送するトランスファゲート
で、ポリＳｉ層７ＣはＣＣＤレジスタ部の電荷転送ゲー
トである。
ＣＣＤレジスタ部に電荷を転送するトランスファゲート
で、ポリＳｉ層７ＣはＣＣＤレジスタ部の電荷転送ゲー
トである。
つぎに、眉間絶縁層８を介して１層目のＡ１配線層９Ａ
、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。＾ｌ配線層
９Ａ。
、９Ｂ、９Ｃ，９Ｄおよび９Ｅを形成する。＾ｌ配線層
９Ａ。
９Ｄはトランスファゲート７Ａ、７Ｂにクロック信号を
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
５Ｂにバイアスを与える配４％、ＡＩ配線層９ＥはＣＣ
Ｄレジスタ部の電荷転送ゲート７Ｃに駆動クロックを与
える配線である。
Ｄレジスタ部の電荷転送ゲート７Ｃに駆動クロックを与
える配線である。
つぎに１層間絶縁層１０を介して２層目のＡＩ層１１Ａ
、１１Ｂを形成する。２層目ＯＡｔ層１１Ａ、１１Ｂは
遮光層となり、受光領域上には開口部１２が形成される
。
、１１Ｂを形成する。２層目ＯＡｔ層１１Ａ、１１Ｂは
遮光層となり、受光領域上には開口部１２が形成される
。
最後に、カバーの絶縁層１３が被覆される。
従来の受光部周辺の光遮蔽は、素子全域の光遮蔽と共通
に最上層のＡＩ遮光層を用いている。このために。
に最上層のＡＩ遮光層を用いている。このために。
■ 約２μｍの厚い眉間絶縁層上に被着されたＡＩ遮光
層をパターニングするために、眉間絶縁層の凹凸により
パターニング精度が下がり、受光部の面積が各画素間で
バラツキを生ずる。
層をパターニングするために、眉間絶縁層の凹凸により
パターニング精度が下がり、受光部の面積が各画素間で
バラツキを生ずる。
■ 光遮蔽用最上層のＡ１遮光層とフォトダイオード間
の距離が上記のように約２μｍあるので、光の回折によ
りフォトダイオード以外の領域にも光がまわり込みノイ
ズが大きくなり、さらに極端な場合は隣接するフォトダ
イオード間にクロストークを生ずる。
の距離が上記のように約２μｍあるので、光の回折によ
りフォトダイオード以外の領域にも光がまわり込みノイ
ズが大きくなり、さらに極端な場合は隣接するフォトダ
イオード間にクロストークを生ずる。
上記問題点の解決は、光センサを搭載する半導体装置に
おいて、−導電型半導体基板内にその表面より光センサ
の受光領域を含んで形成された逆導電型領域と、該基板
上にゲート絶縁層を介し。
おいて、−導電型半導体基板内にその表面より光センサ
の受光領域を含んで形成された逆導電型領域と、該基板
上にゲート絶縁層を介し。
かつ該逆導電型領域に隣接して形成された。導電層より
なるフォトゲートとを有する光センサと。
なるフォトゲートとを有する光センサと。
該基板上に絶縁層を介して形成され、かつ受光領域に開
口部を有する下層の遮光層と、該基板上に前記開口部よ
り面積の大きい開口部を有する上層の遮光層とを有する
本発明による半導体装置により達成される。
口部を有する下層の遮光層と、該基板上に前記開口部よ
り面積の大きい開口部を有する上層の遮光層とを有する
本発明による半導体装置により達成される。
本発明は受光領域を画定する開口を最下層の遮光層に行
うことにより、リソグラフィの際の基板の凹凸を減少さ
せてパターニング精度を上げて各画素間の受光面積のバ
ラツキを抑え、かつ遮光層とフォトダイオード間の距離
を１０００人程度に小さくして光のまわり込みを防止す
るようにしたものである。
うことにより、リソグラフィの際の基板の凹凸を減少さ
せてパターニング精度を上げて各画素間の受光面積のバ
ラツキを抑え、かつ遮光層とフォトダイオード間の距離
を１０００人程度に小さくして光のまわり込みを防止す
るようにしたものである。
第１図（１１，（２）は本発明の実施例の構造を説明す
るＣＣＤの平面図とＡ−Ａ断面図である。
るＣＣＤの平面図とＡ−Ａ断面図である。
図において、 ｐ−５ｉ基板ｌ上に素子分離用のフィー
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
ルド絶縁層（ＦＯＸ） ２が形成され、受光部および
ＣＣＤレジスタ部にそれぞれｎ型領域３Ａ、３Ｂが形成
される。
基板上にゲート絶縁層４を介して受光部およびＣＣＤレ
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
ジスタ部にそれぞれ１層目のポリＳｉ層５Ａ。
５Ｂおよび５Ｃが形成される。ここで、ポリＳｉ層５Ａ
。
。
５Ｂはフォトダイオードにバイアスを与えるフォトゲー
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の電荷転送ゲ
ートである。
トで、ポリＳｉ層５ＣはＣＣＤレジスタ部の電荷転送ゲ
ートである。
つぎに、１層目のポリ５ｉｉＪ５Ａ、５Ｂおよび５Ｃと
絶縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂ、７
Ｃおよび７Ｄ、７Ｅが形成される。ここで、ポリＳｉ層
７Ａ、７ＢはフォトダイオードよりＣＣＤ レジスタ部
に電荷を転送するトランスファゲートで、ポリＳｉ層７
ＣはＣＣＤレジスタ部の電荷転送ゲートで、ポリＳｉ層
７Ｄ。
絶縁層６で絶縁して２層目のポリＳｉ層７Ａ、７Ｂ、７
Ｃおよび７Ｄ、７Ｅが形成される。ここで、ポリＳｉ層
７Ａ、７ＢはフォトダイオードよりＣＣＤ レジスタ部
に電荷を転送するトランスファゲートで、ポリＳｉ層７
ＣはＣＣＤレジスタ部の電荷転送ゲートで、ポリＳｉ層
７Ｄ。
１’Ｅ は受光部周辺の遮光層である。
ここで、ポリＳｉは赤外を透過するためシリサイド化し
てポリサイドとすることが望ましい。あるいは、１層目
のポリＳｉ層の代わりに、 Ｗ、Ｍｏ等の高融点遷移
金属を用いて各ゲートをメタルゲートとし、この層を受
光部周辺の遮光層に利用してもよい。
てポリサイドとすることが望ましい。あるいは、１層目
のポリＳｉ層の代わりに、 Ｗ、Ｍｏ等の高融点遷移
金属を用いて各ゲートをメタルゲートとし、この層を受
光部周辺の遮光層に利用してもよい。
この際、遮光層７Ｄ、７Ｅにより受光領域の面積を画定
する開口部１４が形成される。
する開口部１４が形成される。
つぎに１層間絶縁Ｎ８を介して１層目のＡＩ配線層９Ａ
、 ９Ｂ、 ９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配
線層９Ａ。
、 ９Ｂ、 ９Ｃ，９Ｄおよび９Ｅを形成する。ＡＩ配
線層９Ａ。
９Ｄはトランスファゲート７Ａ、７Ｂにクロック信号を
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
与える配線、 ＡＩ配線層９Ｂ、９Ｃはフォトゲート５
Ａ。
５Ｂにバイアスを与える配ＮＩＡ、ＡＩ配線層９ＥはＣ
ＣＤ レジスタ部の電荷転送ゲート７Ｃに駆動クロック
を与える配線である。
ＣＤ レジスタ部の電荷転送ゲート７Ｃに駆動クロック
を与える配線である。
つぎに、眉間絶縁層１０を介して２層目のＡＩ層１１Ａ
、１１Ｂを形成する。２層目のＡｌＮ１１Ａ、ＩＩＢは
素子全体の遮光層となり、受光領域上に前記開口部１４
より面積の大きい開口部１５が形成される。
、１１Ｂを形成する。２層目のＡｌＮ１１Ａ、ＩＩＢは
素子全体の遮光層となり、受光領域上に前記開口部１４
より面積の大きい開口部１５が形成される。
最後に、カバーの絶縁層１３が被覆される。
以上のように受光部周辺の遮光層以外の各層の構成は略
従来例と同様であるが、受光部周辺の遮光層とフォトダ
イオードとの距離は約 １０００人であり、従来の２μ
ｍに比し約１７２０となり、光のまわり込みは低減する
。
従来例と同様であるが、受光部周辺の遮光層とフォトダ
イオードとの距離は約 １０００人であり、従来の２μ
ｍに比し約１７２０となり、光のまわり込みは低減する
。
また基板上の薄い絶縁層上に直接遮光層を形成するため
、リソグラフィ精度は上がり受光部の開口面積を安定し
て形成することができる。
、リソグラフィ精度は上がり受光部の開口面積を安定し
て形成することができる。
さらに、上層はど開口面積が大きいため、受光領域の基
板の凹凸が緩和され、プロセス上有利である。
板の凹凸が緩和され、プロセス上有利である。
また３本発明の遮光層を得るためのプロセスは２層目ポ
リＳｉ層の成長と同時に行えばよ（、極めて簡単である
。
リＳｉ層の成長と同時に行えばよ（、極めて簡単である
。
本発明の遮光層７Ｄ、７Ｅはフォトゲー）５Ａ、 ５Ｂ
と同電位に保たれ、フォトダイオードのまわりを均一な
電位にし、各フォトダイオードにかかるバイアスを均一
にして、光電変換効率を均一にしている。
と同電位に保たれ、フォトダイオードのまわりを均一な
電位にし、各フォトダイオードにかかるバイアスを均一
にして、光電変換効率を均一にしている。
第２図は他の実施例の受光領域を説明する平面図である
。
。
第１図の実施例においては、遮光層７Ｄ、７Ｅは各フォ
トダイオードの２辺を遮光しているが、この場合は周囲
の４辺を遮光している。
トダイオードの２辺を遮光しているが、この場合は周囲
の４辺を遮光している。
このようにするとフォトダイオード個々の遮蔽が完全に
なり、またバイアスの印加が一層均一化されることにな
る。
なり、またバイアスの印加が一層均一化されることにな
る。
第３図は蓄積ゲートを有するＣＣＤに本発明を適用した
実施例を説明する断面図である。
実施例を説明する断面図である。
この構造は、フォトダイオードとトランスファゲート間
に蓄積ゲートが挿入された構造で、基本的には第１図の
ＣＣＤと同様に本発明を適用することができる。
に蓄積ゲートが挿入された構造で、基本的には第１図の
ＣＣＤと同様に本発明を適用することができる。
蓄積ゲートの下のｎ型領域の濃度が大きくなるとここに
蓄積される最大電荷量が減ることを利用してＣＣＤの出
力を制御するものである。
蓄積される最大電荷量が減ることを利用してＣＣＤの出
力を制御するものである。
ＣＣＯの出力制御は、フォトダイオードの面積を変えた
り、 ＣＣＤの電荷転送ゲートの面積を変えたりする方
法もあるがマスクを多く必要とするため。
り、 ＣＣＤの電荷転送ゲートの面積を変えたりする方
法もあるがマスクを多く必要とするため。
蓄積ゲートによる方が筒易である。
以上詳細に説明したように本発明によれば、各画素間で
の受光部の開口面積の変動が抑制され。
の受光部の開口面積の変動が抑制され。
出力信号の均一性が向上する。
さらに、開口とフォトダイオード間の距離が縮小された
分だけ入力光のまわり込みが低減し、隣接する画素間の
クロストークを防止することができる。
分だけ入力光のまわり込みが低減し、隣接する画素間の
クロストークを防止することができる。
また、各フォトダイオード番！かかるバイアスを均一化
することができる。
することができる。
第１図（１）、 （２）は本発明の実施例の構造を説明
するＣＣＤの平面図とＡ−Ａ断面図。 第２図は他の実施例の受光領域を説明する平面図。 第３図は蓄積ゲートを有するＣＣＤに本発明を適用した
実施例を説明する断面図。 第４図（１）、 （２）は従来の構造を説明するＣＣＤ
の平面図とＡ−Ａ断面図である。 図において。 ■はｐ−５ｔ基板。 ２はフィールド絶縁層（ＦＯＸ） 。 ３Ａ、３Ｂはｎ型領域。 ４はゲート絶縁層。 ５Ａ、 ５Ｂは１層目のポリＳｉ層でフォトゲート。 ５Ｃは１層目のポリＳｉ層で ＣＣＤ レジスタ部の転送ゲート ６は眉間絶縁層。 ７Ａ、７Ｂは２層目のポリＳｉ層で トランスファゲート。 ７Ｃは２層目のポリＳｉ層で レジスタ部の転送ゲート ７０．７Ｂは２層目のポリＳｉ層で 本発明の遮光層。 ８は眉間絶縁層。 ９Ａ、９Ｄは１層目のＡＩ配線層で トランスファゲートにクロック信号を与える配線。 ９Ｂ、９Ｃは１層目のＡＩ配線層で フォトゲートにバイアスを与える配線。 ９Ｅは１層目のＡＩ配線層で レジスタ部の転送ゲートに駆動クロックを与える配線。 １０は眉間絶縁層。 １１Ａ、 ＩＩＢは２層目のＡ１層で遮光層。 １３はカバー絶縁層。 １４は受光領域を画定する開口部 ソー：侵イ千、にタラ乙１７乎？ｉコυ≧１と＝ｖＴｉ
ｌＥＥミＪ第１ 回 ｆ亡の與兇合°ｊの平面回 第７２
するＣＣＤの平面図とＡ−Ａ断面図。 第２図は他の実施例の受光領域を説明する平面図。 第３図は蓄積ゲートを有するＣＣＤに本発明を適用した
実施例を説明する断面図。 第４図（１）、 （２）は従来の構造を説明するＣＣＤ
の平面図とＡ−Ａ断面図である。 図において。 ■はｐ−５ｔ基板。 ２はフィールド絶縁層（ＦＯＸ） 。 ３Ａ、３Ｂはｎ型領域。 ４はゲート絶縁層。 ５Ａ、 ５Ｂは１層目のポリＳｉ層でフォトゲート。 ５Ｃは１層目のポリＳｉ層で ＣＣＤ レジスタ部の転送ゲート ６は眉間絶縁層。 ７Ａ、７Ｂは２層目のポリＳｉ層で トランスファゲート。 ７Ｃは２層目のポリＳｉ層で レジスタ部の転送ゲート ７０．７Ｂは２層目のポリＳｉ層で 本発明の遮光層。 ８は眉間絶縁層。 ９Ａ、９Ｄは１層目のＡＩ配線層で トランスファゲートにクロック信号を与える配線。 ９Ｂ、９Ｃは１層目のＡＩ配線層で フォトゲートにバイアスを与える配線。 ９Ｅは１層目のＡＩ配線層で レジスタ部の転送ゲートに駆動クロックを与える配線。 １０は眉間絶縁層。 １１Ａ、 ＩＩＢは２層目のＡ１層で遮光層。 １３はカバー絶縁層。 １４は受光領域を画定する開口部 ソー：侵イ千、にタラ乙１７乎？ｉコυ≧１と＝ｖＴｉ
ｌＥＥミＪ第１ 回 ｆ亡の與兇合°ｊの平面回 第７２
Claims (1)
- 【特許請求の範囲】 光センサを搭載する半導体装置において、 一導電型半導体基板内にその表面より光センサの受光領
域を含んで形成された逆導電型領域と、該基板上にゲー
ト絶縁層を介し、かつ該逆導電型領域に隣接して形成さ
れた、導電層よりなるフォトゲートとを有する光センサ
と、 該基板上に絶縁層を介して形成され、かつ受光領域に開
口部を有する下層の遮光層と、 該基板上に前記開口部より面積の大きい開口部を有する
上層の遮光層 とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153984A JPS63318154A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153984A JPS63318154A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318154A true JPS63318154A (ja) | 1988-12-27 |
Family
ID=15574365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62153984A Pending JPS63318154A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356630B1 (ko) * | 1999-02-24 | 2002-10-18 | 닛본 덴기 가부시끼가이샤 | 고체 촬상 장치 |
| US6903322B2 (en) | 2000-04-03 | 2005-06-07 | Sharp Kabushiki Kaisha | Solid-state imaging device and method for producing the same |
| US7030918B1 (en) | 1999-06-30 | 2006-04-18 | Nec Electronics Corporation | Solid-state image pickup device |
-
1987
- 1987-06-19 JP JP62153984A patent/JPS63318154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356630B1 (ko) * | 1999-02-24 | 2002-10-18 | 닛본 덴기 가부시끼가이샤 | 고체 촬상 장치 |
| US7030918B1 (en) | 1999-06-30 | 2006-04-18 | Nec Electronics Corporation | Solid-state image pickup device |
| US6903322B2 (en) | 2000-04-03 | 2005-06-07 | Sharp Kabushiki Kaisha | Solid-state imaging device and method for producing the same |
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