JPH05291549A - 積層型固体撮像デバイス - Google Patents

Abstract

(57)【要約】 【目的】 各画素間補正メモリの数を少なくし、低コス
ト化，高性能化，高精細化を図る。 【構成】 半導体基板２８上に回路部１２〜１５が設け
られ、該回路部１２〜１５の上部には光電変換部２１が
設けられている。前記回路部１２〜１５に印加される信
号転送用パルスや信号電高読出しパルス等により、前記
光電変換部２１へのインパルス的ノイズの飛込みが生ず
る。この飛込みを静電シールド層１６で防止する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、積層型固体撮像デバイスに関
し、より詳細には、１次元あるいは２次元的な画像情報
をアナログ電気情報に変換し、自己走査機能により時系
列的な電気信号として出力する積層型固体撮像デバイス
に関する。例えば、ファクシミリやディジタル複写機、
カメラ等の画像入力装置に適用されるものである。

【０００２】

【従来技術】画像入力装置として、近年、ファクシミリ
やディジタル複写機においてフルカラー化が進んでい
る。ディジタルカラー複写機において使用されている１
次元固体撮像デバイスは、現在、マルチチップ型密着セ
ンサが主流となっているが、マルチチップであるために
発生するチップ間の感度差やチップ継ぎ目におけるbit
位置の誤差等、技術問題が残されている。これに対し
て、上記問題のない１次元固体撮像デバイスとして、縮
小光学系の３ライン型カラーＣＣＤセンサの開発が活発
になってきている。例えば、「６ライン間隔カラー５Ｋ
bitリニアイメージセンサ」（テレビジョン学会技術報
告 1991年2月28日発表）に報告されたものがある。

【０００３】図４は、従来の固体撮像デバイスの構造を
示す図で、図中、６１〜６６はＣＣＤ（Charge Coupled
Device）レジスタ、６７はＢ画素列、６８はＧ画素
列、６９はＲ画素列、７０，７１はＢ画素出力、７２，
７３はＧ画素出力、７４，７５はＲ画素出力である。各
ＣＣＤレジスタが６１から６６まであり、Ｂ画素列６
７，Ｇ画素列６８，Ｒ画素列６９の３ライン型カラーＣ
ＣＤセンサの構成となっている。ＲＧＢの出力はＢ画素
出力７０，７１，Ｇ画素出力７２，７３，Ｒ画素出力７
４，７５から得られる。このような縮小光学系用の３ラ
イン型カラーＣＣＤセンサは、マルチチップ型で発生す
る問題に対しては有効な効果を得ているが、改善すべき
項目がいくつかあげられる。

【０００４】最も改善要求が強いものとしては、ＲＧＢ
各画素間隔を狭める必要性が求められている。各画素間
隔を狭める必要性は、画像信号処理時に各画素間隔に比
例したライン間補正メモリが必要であり、現在使用され
ている３ライン型カラーＣＣＤセンサは各画素間隔が１
２〜１８ライン程度はなれているものであり、これらを
用いて画像信号処理には数個〜数１０個のライン間補正
メモリを必要としており、使用する際のコスト高が問題
となっている。この例では、この画素間隔を６ラインに
狭めることに成功しているが、それでもライン間補正メ
モリは数個〜数１０個程度は必要となる。

【０００５】これに対して、エリアセンサの中に半導体
基板にＣＣＤを設け、その上部に光電変換層を形成する
ものが提案されている。例えば、特開平２−１４３５６
０号公報の例を図５に示す。図中、７６はｎ型半導体基
板、７７はＰ型ウェル、７８は分離層、７９はｎ+型チ
ャンネル、８０はｎ++型蓄積ダイオード、８１，８２は
転送ゲート、８３は第１の絶縁膜、８４は第２の絶縁
膜、８５は画素電極配線、８６は画素電極、８７（８７
ａ〜８７ｃ）は光電変換膜、８８は透明電極である。

【０００６】ｎ型半導体基板７６にＰ型ウェル７７を形
成し、その表面に素子分離層７８，ｎ+型チャンネル
（垂直ＣＣＤチャンネル）７９，ｎ++型蓄積ダイオード
８０を形成したのち、その上に転送ゲート８１，８２を
形成する。ここで、転送ゲート７６の一部は信号読出し
ゲートとなる。次いで、ＳiＯ₂等の第１の絶縁膜８３を
形成した後、この絶縁膜８３にコンタクトホールを開け
て画素電極配線８５を形成する。さらに、平坦化用のＢ
ＰＳＧ膜（ボロンリンシリケートガラス）からなる第２
の絶縁膜８４を堆積し、この絶縁膜８４にコンタクトホ
ールを開けて画素電極８６を形成する。この上に光電変
換膜８７を堆積し、さらに光電変換膜８７上にＩＴＯ
（インジウム・スズ酸化物）等の透明電極８８を形成す
る。ここで、光電変換膜８７は、ａ−Ｓi：Ｈ系であ
り、８７ａ，８７ｂ，８７ｃの３層構造としてある。

【０００７】このように、電荷転送用のＣＣＤの直上に
光電変換膜の受光部を形成すれば、図４の例に示すよう
な各画素の横の広がりを縮小することが可能となる。こ
の例はエリアセンサではあるが、これを図４の３ライン
型カラーＣＣＤセンサに応用することで各画素間隔をさ
らに狭めることが可能となって、これを用いた場合のラ
イン間補正メモリが数個程度のみとなり、コスト的に有
効なものとなり得る。

【０００８】しかし、図５のように、画素読出しのため
のＣＣＤ等の駆動回路の直上に光電変換膜８７を形成す
ることは、信号読出しゲート８１に信号読出しパルスが
印加されると、第１の絶縁膜８３，通常〜１μm程度を
介して画素領域数１０μm²に対向したゲート電極と画素
電極間の容量結合によって、画素電極配線８５に信号読
出しパルスの立ち上り時および立ち下り時にインパルス
的なノイズの飛込みがおこり、ノイズ成分の増大となる
問題が発生し、Ｓ／Ｎの低下，ダイナミックレンジの低
下等、性能に問題が生じる。又、高精細化に伴って、各
画素寸法等は微細化の方向により信号電荷の低下問題を
生じており、高性能化を図る意味でノイズ成分の増大は
重要な問題となる。前記のような構成で微細化を図るこ
とは、前記のように容量結合等によるノイズの飛込みに
よるノイズ成分が増大することが考えられ、高精度，高
性能な固体撮像デバイスを作る上で重要な問題となって
いる。

【０００９】このように、従来型の画像入力装置として
使用される固体撮像デバイスのカラーリニアイメージセ
ンサにおいては、ＲＧＢ各画素間隔を狭くする必要があ
り、この対策の手法として、電荷転送部上に光電変換膜
を形成する積層型固体撮像デバイスがあるが、高精細，
高性能化を図る上で信号読出しのためのパルスが各ゲー
トに印加されるために、インパルス的なノイズが絶縁膜
を介して容量結合された各画素電極に飛込み、各画素の
信号電荷にノイズ成分が増大する等問題がある。

【００１０】

【目的】本発明は、上述のごとき実情に鑑みてなされた
もので、画像入力装置として固体撮像デバイスのカラー
リニアイメージセンサならびにエリアセンサにおいて、
電荷転送部上に光電変換膜を形成する積層型固体撮像デ
バイスの高精細，高性能化を図るために、信号読出しパ
ルスによる画素電極へのインパルスノイズの飛込みを防
止し、各画素の信号電荷のノイズ成分を低減し、安定し
た高精細，高性能の積層型固体撮像デバイスを提供する
ことを目的としてなされたものである。

【００１１】

【構成】本発明は、上記目的を達成するために、半導体
基板表面に各画素情報を増幅および転送もしくは読出す
等の回路部を形成し、該回路部の上部の光電変換部が形
成された積層型固体撮像デバイスにおいて、前記半導体
基板表面の回路部と前記光電変換部との接続部以外で、
前記半導体基板表面の回路部と前記光電変換部との間の
一部もしくは全部に静電シールド層を設けたことを特徴
としたものである。以下、本発明の実施例に基づいて説
明する。

【００１２】図１は、本発明による積層型固体撮像デバ
イスの一実施例を説明するための構成図で、３ライン型
カラーＣＣＤセンサの積層型固体撮像デバイスの構成図
で、図中、１０はＰ型ウェル、１１は分離層、１２はＣ
ＣＤ（Charge Coupled Device）チャンネル、１３は蓄
積ダイオード、１４，１５は転送ゲート、１６はシール
ド層、１７は第１の絶縁膜、１８はＢＰＳＧ膜、１９は
画素電極配線、２０は画素電極、２１は光電変換層、２
２は透明電極、２３は引出し電極、２４はパッシベージ
ョン膜、２５はＲフィルタ、２６はＧフィルタ、２７は
Ｂフィルタ、２８は半導体基板である。

【００１３】半導体基板２８の上にＰ型ウェル１０が形
成されている。このＰ型ウェル内にＣＣＤチャンネル１
２及び蓄積ダイオード１３が形成される。その上に転送
ゲート１４，１５が形成され、蓄積ダイオード１３の上
部のコンタクトホールを介して画素電極配線１９，画素
電極２０が形成されたのち、光電変換層２１が堆積さ
れ、さらにＩＴＯ等の透明電極２２，引出し電極２３が
形成される。その後、全前をパッシベージョン膜２４で
被覆したのち、各画素ライン上部にＲＧＢのフィルタ２
５，２６，２７を形成され、３ライン型カラーＣＣＤセ
ンサの積層型固体撮像デバイスとなる。ここまでは、従
来の積層型固体撮像デバイスと同様であるが、本発明は
次の点で従来デバイスと構成を異にしている。

【００１４】すなわち、蓄積ダイオード１３と画素電極
配線１９の接続のためのコンタクトホール部外を、半導
体基板２８上に設けられたＣＣＤチャンネル１２，転送
ゲート１４，１５とその上部に形成してある画素電極２
０，光電変換層２１との間のコンタクトホールの接続部
以外に静電シールド層１６が形成されている。

【００１５】次に、上記構成の積層型固体撮像デバイス
の製造方法について説明する。まず、ｎ型半導体基板２
８にＰ型ウェル１０を形成する。次に、素子分離技術の
ＬＯＣＯＳ等の方法により分離層３１を形成したのち、
該分離層１１内にｎ+型チャンネル（ＣＣＤチャンネ
ル）及びｎ++蓄積ダイオード１３を形成する。この上に
ポリシリコンからなる転送ゲート１４，１５を形成す
る。ここで、転送ゲート１４の一部は信号読出しゲート
となる。次に、転送ゲート上部をＣＶＤ等の方法により
ＳiＯ₂等の絶縁膜で被覆し、ＭoポリサイドあるいはＷ
ポリサイド等の高融点金属系の膜を用いて、静電シール
ド層１６を蓄積ダイオード１３上部に設けられるコンタ
クトホール外に形成する。

【００１６】次に、ＣＶＤ等の方法によりＳiＯ₂等の第
１の絶縁膜１７を形成した後、該絶縁膜１７に蓄積ダイ
オード１３上部に合わせてコンタクトホールを形成す
る。次に、Ｍoポリサイド等の高融点金属系の膜を用い
て画素電極配線１９を形成する。さらに、ＣＶＤ等の方
法によりＢＰＳＧ膜１８を堆積したのち、リフロおよび
バックエッチ等の処理により平坦化する。このＢＰＳＧ
膜に画素電極配線１９と接続するため、コンタクトホー
ルを形成する。続いて、スパッタ法によりＣr膜を用い
て画素電極２０を形成し、その上にＰＣＶＤ法によりａ
−Ｓi：Ｈ膜，スパッタ法によりＩＴＯ膜，Ｃr膜を順次
堆積したのち、上部よりドライあるいはウェットエッチ
ング等の手法で画素引出電極２３，透明電極２２，光電
変換膜２１を形成する。ここで、光電変換膜２１は３層
構造であり、暗電流低減を図るため、次のような層構成
とした。

【００１７】２１ａはｉ型のａ−Ｓi：Ｈ膜で厚さは800
0Å、２１ｂはｉ型のａ−Ｓi：Ｏ：Ｈ膜で厚さは400
Å、２１ｃはＰ型のａ−Ｓi：Ｏ：Ｈ膜で厚さは200Åで
ある。又、ａ−ＳiＨ膜の光学的バンドギャップは１.７
５ev，ａ−Ｓi：Ｏ：Ｈ膜は２.０１evである。次に、光
電変換部及び半導体基板２８の全面をＳiＯ₂系あるいは
有機材料系のパッシベージョン膜２４で被覆し、その上
に各画素ラインに対応してＲＧＢの色フィルタ２５，２
６，２７を形成し、積層型固体撮像デバイスが作成され
る。

【００１８】図１の構成において入射した光は、色フィ
ルタ２５，２６，２７により色分解され、各画素の透明
電極２２を透して光電変換膜２１で光電変換され、これ
により電子−正孔対ができる。蓄積ダイオード１３にコ
ンタクトホールを介して接続されている画素電極２０の
電位は透明電極２２よりも高くなっているため、電子は
画素電極２０に向って、正孔は透明電極２２に向って移
動する。正孔は画素引出電極２３を介して外部回路へ流
出し、電子は画素電極２０に接続されている蓄積ダイオ
ード１３に信号電荷として蓄積され、蓄積ダイオード１
３の電位を低下させる。一定期間蓄積された信号電荷
は、信号読出しゲート１４に信号読出しパルスが印加さ
れると、蓄積ダイオード１３からＣＣＤチャンネル１２
に読み出される。このとき、本発明のような構成である
と、転送ゲート，信号用出ゲート１４，１５と信号読出
しパルスが印加されても、その上部に静電シールド層１
６が設けられているため、インパルス的ノイズが上部の
画素電極２０を含めた光電変換層への飛込みが防止され
る。静電シールド層は接地あるいは固定電位に保持して
おけばよい。

【００１９】このように形成された積層型固体撮像素子
は、ＲＧＢ各画素間の距離を非常に狭くすることができ
るため、各ラインのズレは１〜３ライン程度におさめる
ことができるため、画像入力装置としてこの積層型固体
撮像素子を用いれば、各画素間補正メモリが数個でまに
合うためコスト低がはかれ、非常に大きな効果をもたら
す。又、高精細化を図るために、微細化の方向へ進んで
も基本的に半導体基板側へ形成された駆動回路等と光電
変換部が、静電シールドによって直接の容量結合が無く
なるため、ノイズの飛込み等の性能劣化を防ぐことがで
きるため、高精細化積層型固体撮像デバイスが実現でき
る。

【００２０】図２は、本発明による他の積層型固体撮像
デバイスの増幅型固体撮像デバイスの基本回路の一例を
示す図で、図中、３０蓄積容量、３１は読出し用ＭＯＳ
トランジスタ、３２はゲートリセットＭＯＳトランジス
タ、３３は遮蔽用ＭＯＳトランジスタ、３４はＭＯＳト
ランジスタ、３５は電源ライン、３６は信号ライン、３
７はアースライン、３８は光電変換素子、３９はジャン
クションＦＥＴである。

【００２１】光電変換素子３８の信号電荷をＪＦＥＴ３
９を介して蓄積容量ＣＴ３０に蓄積する。ＪＦＥＴをソ
ースフロアで使用することにより、増幅率は入力容量Ｃ
inに対してＣＴ／Ｃinで表わされる。蓄積容量ＣＴ３０
に蓄積された電荷は読出し用ＭＯＳＴr３１により信号
ライン３６へ出力される。ＪＦＥＴ３９のゲートリセッ
トはゲートリセットＭＯＳＴr３２によりなされ、その
際の遮断のための遮断用ＭＯＳＴr３３を設けてある。
蓄積容量ＣＴ３０のリセットはＣＴリセット用ＭＯＳＴ
r３１で行う。その他、電源ライン３５及びアースライ
ン３７である。

【００２２】図３は、図２に示した増幅型固体撮像デバ
イスの断面図で、一画素の一部を図示してある。図中、
４０はＰ型Ｅpi層、４１は分離層、４２はＮ型ウェル、
４３はｎ+ゲート、４４はｎ+型ゲート、４５は電極配
線、４６は第１の絶縁層、４７は静電シールド層、４８
は第２の絶縁層、４９は画素電極配線、５０はＢＰＳＧ
膜、５１は画素電極、５２は光電変換膜、５３は透明電
極、５４は引出し電極、５５は半導体基板、５６はｎ+
型埋込み層である。

【００２３】半導体基板５５の上にＰ型Ｅpi４０及びＮ
型ウェル４２が形成されている。前記Ｐ型Ｅpi層４１に
は図２に示してあるＪＦＥＴ３９が形成され、ｎ型ウェ
ル４２には図４に示してある遮断用ＭＯＳＴr３３，蓄
積容量ＣＴ３０及び読出し用ＭＯＳＴr３１が形成され
ている。図２に示してあるＪＦＥＴ３９のｎ+ゲート４
３の上部のコンタクトホールを介して画素電極配線４
９，画素電極５１が形成されたのち、光電変換膜５２が
堆積され、さらにＩＴＯ等の透明電極５３，引出し電極
５４が形成されている。この後のパッシベージョン等は
図示していない。これで、積層型固体撮像デバイスの増
幅型固体撮像デバイスとなる。ここまでは従来の積層型
固体撮像デバイスと同様であるが、本発明は次の点で従
来デバイスと構成を異にしている。

【００２４】すなわち、ＪＦＥＴｎ+型ゲート４４と画
素電極配線４９の接続のためのコンタクトホール部以外
を、半導体基板５５上に設けられた、図２に示してある
ＪＦＥＴ３９，遮断ＭＯＳＴr３３，読出し用ＭＯＳＴr
３１等の駆動用回路部と、その上部に形成してある画素
電極５１，光電変換膜５２との間に静電シールド層４７
が形成されている。

【００２５】次に、上記構成の積層型固体撮像デバイス
の製造方法について、図３を用いて説明する。まず、Ｐ
型半導体基板５５にｎ+型埋込み層５６を形成する。そ
の後、Ｐ型半導体基板５５全面にＰ型Ｅpi層４０を形成
する。次に、素子分離技術のＬＯＣＯＳ等を用いて素子
分離層４１を形成し、ｎウェル４２を形成する。次に、
ＭＯＳＴrのゲート，酸化膜，ポリシリコンゲートを形
成したのち、ＪＦＥＴのソース，ドレイン及びＭＯＳＴ
rのソース，ドレイン、さらに蓄積容量部電極としてＰ+
領域４３を形成する。次に、ＪＦＥＴのゲートとしてｎ
+領域４４を形成し、ＳiＯ₂等の絶縁膜により全面被覆
したのち、各ＪＦＥＴ及びＭＯＳＴrのソース，ドレイ
ンにコンタクトホールを形成し、Ｍoポリサイド等の高
融点金属系の膜を用いて電極配線４５を形成する。

【００２６】次に、ＣＶＤ法によりＳiＯ₂系の第１の絶
縁膜４６を堆積し、静電シールド層４７をＪＦＥＴのゲ
ートのｎ+領域４４のコンタクトホール部外に形成す
る。次に、ＣＶＤ法によりＳiＯ₂系の第２の絶縁膜４８
を形成した後、この絶縁膜４８にＪＦＥＴのゲートのｎ
+領域４４にコンタクトホールを形成する。次に、Ｍoポ
リサイド等の高融点金属系の膜を用いて画素電極配線４
９を形成する。さらに、ＣＶＤ等の方法によりＢＰＳＧ
膜５０を堆積したのち、リフロおよびバックエッチ等の
処理により平坦化する。このＢＰＳＧ膜５０に画素電極
配線４９と接続するため、コンタクトホールを形成す
る。続いて、スパッタ法によりＣr膜を用いて画素電極
５１を形成し、その上にＰＣＶＤ法によりａ−Ｓi：Ｈ
膜，スパッタ法によりＩＴＯ膜，Ｃr膜を順次堆積した
のち、上部よりドライあるいはウェットエッチング等の
手法で画素引出電極５４，透明電極５３，光電変換膜５
２を形成する。ここで、光電変換層５２は３層構造であ
り、暗電流低減を図るため、次のような層構造とした。

【００２７】５２ａはｉ型のａ−Ｓi：Ｈ膜で厚さは800
0Å，５２ｂはｉ型のａ−Ｓi：Ｏ：Ｈ膜で厚さは400
Å，５２ｃはＰ型のａ−Ｓi：Ｏ：Ｈ膜で厚さは200Åで
ある。又、ａ−ＳiＨ膜の光学的バンドギャップは１.７
５ev、ａ−Ｓi：Ｏ：Ｈ膜は２.０１evである。次に、図
示はしていないが、全面にパッシベージョン膜を形成
し、各画素に対応してＲＧＢの色フィルタを形成し、３
ラインを組み合わせることで積層型固体撮像デバイスが
作成される。

【００２８】本実施例の積層型固体撮像デバイスは、従
来の固体撮像デバイスに比して以下の特徴をあげること
ができる。第１に、光電変換部からの信号電荷を増幅す
るので、高精細化にともなう微細化によるＳ／Ｎ，ダイ
ナミックレンジの悪化がさけられ、さらに静電シールド
層による光電変換部へのノイズ飛込みを防止できるた
め、高Ｓ／Ｎ，高ダイナミックレンジが可能となる。次
に、光電変換膜にａ−Ｓi：Ｏ：Ｈ層の光学的バンドギ
ャップの広い光電変換層を用いているために、短波長の
光の光電変換効力を高めることができるため、従来のＳ
i単結晶によるホトダイオードと比して青感度が良好と
なり、カラー化に適する。さらに、光電変換部からの信
号電荷を増幅するため、蓄積時間を短くすることが可能
となり、高速読み出しが可能となり、従来のＣＣＤ等よ
り高速駆動が可能となる等、すぐれた特徴を有するもの
である。

【００２９】本実施例の積層型固体撮像デバイスを３ラ
イン型カラー固体撮像デバイスとして応用すれば、増幅
及び駆動部上へ光電変換部を形成することができるた
め、各画素間隔を狭くすることが可能となるため、各画
素間補メモリの数を実施例１と同様に少なくすることが
可能となり、低コスト化が図れるとともに、高Ｓ／Ｎ，
高ダイナミックレンジを得ることができる。本発明にお
いては、増幅用トランジスタとしてＪＦＥＴを使用した
が、このトランジスタはＭＯＳ型トランジスタ，ＳＩＴ
でもよいことはいうまでもない。

【００３０】

【効果】以上の説明から明らかなように、本発明による
と、以下のような効果がある。 （１）半導体基板上に形成される駆動又は増幅等の回路
部に印加される信号転送用パルスあるいは信号電荷読出
しパルス等により、上部に形成された光電変換部へのイ
ンパルス的ノイズの飛込みが前記静電シールド層を設け
ることにより防止でき、光電変換部からの信号電荷のノ
イズ成分の増大をおさえることで、画像入力装置として
高精細や高性能の積層型固体撮像デバイスを提供でき
る。 （２）本発明を３ライン型カラー固体撮像デバイスとし
て応用することで、各画素間補正メモリの数が少なくて
すむことで低コスト化がはかれるとともに、固体撮像デ
バイスの高性能化や高精細化が図れる。

【図面の簡単な説明】

【図１】 本発明による積層型固体撮像デバイスの一実
施例を説明するための構成図である。

【図２】 本発明による他の積層型固体撮像デバイスの
基本回路を示す図である。

【図３】 図２に示した積層型固体撮像デバイスの断面
図である。

【図４】 従来の固体撮像デバイスを示す図である。

【図５】 従来の他の固体撮像デバイスを示す図であ
る。

【符号の説明】

１０…Ｐ型ウェル、１１…分離層、１２…ＣＣＤ（Char
ge Coupled Device）チャンネル、１３…蓄積ダイオー
ド、１４，１５…転送ゲート、１６…シールド層、１７
…第１の絶縁膜、１８…ＢＰＳＧ膜、１９…画素電極配
線、２０…画素電極、２１…光電変換層、２２…透明電
極、２３…引出し電極、２４…パッシベージョン膜、２
５…Ｒフィルタ、２６…Ｇフィルタ、２７…Ｂフィル
タ、２８…半導体基板。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面に各画素情報を増幅およ
   び転送もしくは読出す等の回路部を形成し、該回路部の
   上部の光電変換部が形成された積層型固体撮像デバイス
   において、前記半導体基板表面の回路部と前記光電変換
   部との接続部以外で、前記半導体基板表面の回路部と前
   記光電変換部との間の一部もしくは全部に静電シールド
   層を設けたことを特徴とする積層型固体撮像デバイス。