JP2021093496A - 炭化珪素半導体装置および電力変換装置 - Google Patents

Abstract

【課題】配線と主電極との電気的な短絡を防止した炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体基板の厚み方向に主電流が流れる炭化珪素半導体装置において、炭化珪素半導体基板の主電流が流れる活性領域より外側に活性領域に沿って設けられたゲート配線と、活性領域上に設けられ、ゲート配線に接続されたゲート電極と、活性領域上に設けられ、ゲート電極とは電気的に分離された第１の主電極と、炭化珪素半導体基板の第１の主電極が設けられた側とは反対側の主面に設けられた第２の主電極と、ゲート配線と第１の主電極との間に設けられたショート防止膜と、を備えている。【選択図】図２

Description

この発明は、炭化珪素半導体装置に関し、特に、配線と主電極との電気的な短絡を防止した炭化珪素半導体装置に関する。

炭化珪素（ＳｉＣ）基板に形成されるＳｉＣＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）においては、耐湿信頼性を確保し、素子の電気特性を低下させないように、保護膜が形成されていることが多い。保護膜は、例えば特許文献１に開示されるように、応力を緩和する第１の保護膜と、第１の保護膜上に設けられた耐湿信頼性を確保する第２の保護膜とで構成され、保護膜は、電極取り出し部以外の半導体装置の全体を覆うように設けられている。

国際公開第２０１１／０２７５２３号

ＳｉＣＭＯＳＦＥＴの使用環境においては、急激な温度変化が繰り返してＳｉＣＭＯＳＦＥＴに加わる場合があるが、そのような場合は、ＳｉＣＭＯＳＦＥＴを封止するモールド樹脂とＳｉＣＭＯＳＦＥＴの最表面の保護膜、例えば、ポリイミド膜または窒化シリコン膜との熱膨張係数が異なるため、ＳｉＣＭＯＳＦＥＴの表面の膜に応力が加わり、応力により例えばＡｌＳｉ（アルミニウム−シリコン合金）で構成される配線がスライドして、配線と主電極との電気的な短絡が発生する可能性があった。

本発明は上記のような問題を解決するためになされたものであり、配線と主電極との電気的な短絡を防止した炭化珪素半導体装置を提供することを目的とする。

本発明に係る炭化珪素半導体装置の態様は、炭化珪素半導体基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、前記炭化珪素半導体基板の前記主電流が流れる活性領域より外側に前記活性領域に沿って設けられたゲート配線と、前記活性領域上に設けられ、前記ゲート配線に接続されたゲート電極と、前記活性領域上に設けられ、前記ゲート電極とは電気的に分離された第１の主電極と、前記炭化珪素半導体基板の前記第１の主電極が設けられた側とは反対側の主面に設けられた第２の主電極と、前記ゲート配線と前記第１の主電極との間に設けられたショート防止膜と、を備えている。

本発明に係る炭化珪素半導体装置によれば、ショート防止膜を設けることで、外部からゲート配線および第１の主電極に力が加わった場合でも、ゲート配線が第１の主電極側に潰れて、第１の主電極と電気的に短絡することを防止できる。

本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの上面構成を示す平面図である。 本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの構成を示す断面図である。 液槽冷熱試験において、ゲート配線とソース電極との間が短絡したＳｉＣＭＯＳＦＥＴの断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ゲート配線１およびソース電極の変形の過程を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 ショート防止膜を設けることによるゲート配線およびソース電極の変形抑制の効果を説明する断面図である。 本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの製造工程を示す断面図である。 本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴの製造工程を示す断面図である。 本発明に係る実施の形態２のＳｉＣＭＯＳＦＥＴの上面構成を示す平面図である。 本発明に係る実施の形態２のＳｉＣＭＯＳＦＥＴの構成を示す断面図である。 ショート防止膜が層間絶縁膜から剥がれた状態を示す断面図である。 本発明に係る実施の形態２の変形例１のＳｉＣＭＯＳＦＥＴの構成を示す部分平面図である。 本発明に係る実施の形態２の変形例２のＳｉＣＭＯＳＦＥＴの構成を示す部分平面図である。 本発明に係る実施の形態３のＳｉＣＭＯＳＦＥＴの構成を示す断面図である。 本発明に係る実施の形態４の電力変換システムの構成を示すブロック図である。

＜はじめに＞
以下の説明において、「活性領域」とは半導体装置のオン状態において主電流が流れる領域である。また、以下において、「外側」とは半導体装置の外周に向かう方向であり、「内側」とは「外側」に対して反対の方向とする。また、以下の記載では、不純物の導電型に関して、Ｎ型を「第１導電型」、Ｎ型とは反対導電型のＰ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。

なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「〜上」および「〜を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。

また、「ＭＯＳ」という用語は、古くは金属-酸化物-半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳＦＥＴ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜およびゲート電極の材料が改善されている。

例えばＭＯＳＦＥＴにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶珪素が採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属-酸化物-半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体-絶縁体-半導体の積層構造をも含む意義を有する。

なお、以下では、半導体装置としてＳｉＣＭＯＳＦＥＴを例に採って説明するが、ＳｉＣ基板に形成されるＩＧＢＴ（Insulated Gate Bipolar Transistor）に各実施の形態の構成を適用しても良い。

＜実施の形態１＞
＜装置構成＞
図１は本発明に係る実施の形態１のＳｉＣＭＯＳＦＥＴ１００の上面構成を模式的に示す平面図である。図１に示すようにＳｉＣＭＯＳＦＥＴ１００は、平面視形状が四角形状のＳｉＣ基板１(炭化珪素半導体基板)上に設けられ、ＳｉＣ基板１の中央部の活性領域ＡＲの外周部に沿ってゲート配線１５２が設けられている。

活性領域ＡＲ内には、ソース配線とソースパッドを兼用するソース電極１５１（第１の主電極）とゲートパッド１５３が設けられている。ソース電極１５１は、ゲート配線１５２と同層にソース領域が形成された範囲を覆うように形成され、ゲートパッド１５３は、ソース電極１５１とゲート配線１５２との間に設けられている。また、ソース電極１５１とゲートパッド１５３との間およびゲートパッド１５３とゲート配線１５２との間にはショート防止膜１６が設けられている。なお、ソース電極１５１、ゲート配線１５２およびゲートパッド１５３の配置および形状は図１に限定されるものではない。

なお、ショート防止膜１６は上記以外の領域には設けられていない。すなわち、ゲート配線１５２より外側には層間絶縁膜１２が露出し、層間絶縁膜１２よりさらに外側にはＮ型不純物の不純物拡散層４が露出しており、ショート防止膜１６は設けられていない。

ショート防止膜１６は、導電性窒化膜、または、窒化シリコン（ＳｉＮ）膜と導電性窒化膜との複合膜である。なお、導電性窒化膜は、Ｓｉ_３Ｎ_４に比べてＳｉ過剰の組成を有するＳｉＮで構成され、電気的には絶縁膜に近く、その比抵抗としては、例えば１０^１３〜１０^１６Ωｃｍである。

図２は図１に示すＳｉＣＭＯＳＦＥＴ１００のＡ−Ａ線での矢示方向断面図である。図２に示されるようにＳｉＣＭＯＳＦＥＴ１００は、Ｎ型のＳｉＣ基板１の第１の主面上にＮ型のバッファ層２が設けられ、バッファ層２上にエピタキシャル成長により形成されたＮ型のＳｉＣエピ層３が設けられ、ＳｉＣエピ層３上にはドレイン領域を構成するＮ型の不純物拡散層４が設けられている。

ＳｉＣＭＯＳＦＥＴ１００の終端領域となる部分の不純物拡散層４の上層部には、高耐圧化のためのＰ型のガードリング領域５が選択的に設けられ、ガードリング領域５よりも内側にはバックゲート領域（ボディ領域）を構成するＰ型の不純物拡散層６が設けられている。また、不純物拡散層６の上層部にはＰ型不純物を比較的高濃度（Ｐ^＋）に含む不純物拡散層８が選択的に設けられてコンタクト領域を構成している。また不純物拡散層８の両側面に接するようにＮ型不純物を比較的高濃度（Ｎ^＋）に含む不純物拡散層７が選択的に設けられソース領域を構成している。不純物拡散層８は、不純物拡散層７よりも深く形成され、バックゲート領域を構成する不純物拡散層６に深さ方向でつながっている。

内側の不純物拡散層７上から不純物拡散層６および不純物拡散層４にかけてはゲート酸化膜１０が設けられ、ゲート酸化膜１０上にはゲート電極１１が設けられ、ゲート電極１１を覆うように層間絶縁膜１２が設けられている。

また、ゲート酸化膜１０は、外側の不純物拡散層７上から不純物拡散層６上にかけて設けられ、ゲート酸化膜１０より外側にはフィールド酸化膜９が設けられ、ゲート電極１１は、フィールド酸化膜９上にも延在している。

フィールド酸化膜９は不純物拡散層６からガードリング領域５を越えてＳｉＣ基板１の端縁部まで延在し、層間絶縁膜１２は、ゲート酸化膜１０およびフィールド酸化膜９を覆い、ＳｉＣ基板１の端縁部まで延在している。

層間絶縁膜１２には、不純物拡散層８および７に達するコンタクト開口部１３およびゲート電極１１に達するコンタクト開口部１４が設けられている。コンタクト開口部１３にはソース電極１５１が埋め込まれ、不純物拡散層８および７にはソース電極１５１が接触している。コンタクト開口部１４にはゲート配線１５２が埋め込まれ、ゲート電極１１にはゲート配線１５２が接触している。

ソース電極１５１とゲート配線１５２とは、互いに接触しないように間隔を開けて設けられているが、さらに、両者の間にはショート防止膜１６が設けられている。ショート防止膜１６は、ソース電極１５１およびゲート配線１５２の互いに対向する側面および層間絶縁膜１２上を覆うように設けられ、ソース電極１５１およびゲート配線１５２の上面を部分的に覆っている。なお、図２は、図１のＡ−Ａ線での断面図であるので、ソース電極１５１とゲート配線１５２との間のショート防止膜１６を示しているが、ショート防止膜１６は、ソース電極１５１とゲートパッド１５３との間およびゲートパッド１５３とゲート配線１５２との間にも設けられている。

また、ソース電極１５１が設けられた側とは反対側のＳｉＣ基板１の第２の主面上には、ドレイン電極１５４（第２の主電極）が設けられている。

次に、ショート防止膜１６を設ける理由について、まずショート防止膜１６を設けない場合の問題点について説明する。図３は実際の製品の駆動条件を模擬した液槽冷熱試験において、ゲート配線１５２とソース電極１５１との間が短絡したＳｉＣＭＯＳＦＥＴ９０の断面図であり、ショート防止膜１６を有さず、上面がポリイミド樹脂１７で覆われ、ポリイミド樹脂１７を含む全体がモールド樹脂１８で覆われている点以外はＳｉＣＭＯＳＦＥＴ１００と同じである。なお、図２を用いて説明したＳｉＣＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図３においては、外部から力が加わり形状が変形したソース電極１５１を変形ソース電極１５５として示し、同様に、外部から力が加わり潰れたゲート配線１５２を変形ゲート配線１５６として示す。

液槽冷熱試験でＳｉＣＭＯＳＦＥＴ１００に加わる力について説明する。なお、以下では、モジュール化されていないＳｉＣＭＯＳＦＥＴをＳｉＣチップまたはチップと呼称する場合がある。

液槽冷熱試験は、−６５〜０℃の液体槽と７０〜１５０℃の液体槽に交互にサンプルを浸ける動作を数千回繰り返す試験である。低温槽（−６５〜０℃の液体槽）にサンプルが浸かっている場合、モールド樹脂１８、ポリイミド樹脂１７、ゲート配線１５２、ソース電極１５１、層間絶縁膜１２およびＳｉＣ基板１は収縮する。一方、高温槽（７０〜１５０℃の液体槽）にサンプルが浸かっている場合、モールド樹脂１８、ポリイミド樹脂１７、ゲート配線１５２、ソース電極１５１、層間絶縁膜１２およびＳｉＣ基板１は膨張する。

各材料の収縮率と膨張率は異なるため、その差が力となり、収縮と膨張を繰り返すことによってサンプルにかかる力は長時間かかったことと等価になる。モールド樹脂１８とポリイミド樹脂１７の収縮率と膨張率は、ＡｌＳｉで構成されるゲート配線１５２およびソース電極１５１よりも大きい。そのため、ゲート配線１５２およびソース電極１５１に力が加わることになる。従って、高温槽（７０〜１５０℃の液体槽）にサンプルが浸かるとモールド樹脂１８は膨張し、結果としてゲート配線１５２およびソース電極１５１には、チップ外側の方向に力が加わり、図３の変形ゲート配線１５６のように左側に潰れてＡｌＳｉのテールを引くことになる。

逆に低温槽（−６５〜０℃の液体槽）にサンプルが浸かるとモールド樹脂１８は収縮する。そのため、ゲート配線１５２およびソース電極１５１には、チップ内側の方向に力が加わり、図３の変形ゲート配線１５６のように右側に潰れてＡｌＳｉのテールを引くことになる。ＡｌＳｉのテールが変形ソース電極１５５に接すると変形ゲート配線１５６と変形ソース電極１５５とが電気的に短絡（ショート）する。ソース電極１５１は、体積がゲート配線１５２よりかなり大きいため、潰れずに変形するにと止まる。

なお、上記では、ゲート配線１５２およびソース電極１５１はＡｌＳｉで構成されるものとして説明したが、ＡｌＳｉに限定されず、ＡｌまたはＡｌＳｉＣｕで構成される場合も同様の状態となる。

ここで、図４〜図９を用いて、ゲート配線１５２およびソース電極１５１の変形についてさらに説明する。図４は、ソース電極１５１およびゲート配線１５２が変形する前のＳｉＣＭＯＳＦＥＴ９０とポリイミド樹脂１７を含む全体がモールド樹脂１８で覆われたサンプルの構成を示す断面図であり、液槽冷熱試験を行う前の常温の状態を示している。

このようなサンプルを高温槽（７０〜１５０℃の液体槽）に浸すと、図５に矢印ですようにポリイミド樹脂１７がチップ外側の方向に変形し、ソース電極１５１もポリイミド樹脂１７の変形に引かれてチップ外側の方向に変形する。

次に低温槽（−６５〜０℃の液体槽）にサンプルを浸すと、図６に矢印ですようにポリイミド樹脂１７がチップ内側の方向に変形し、ソース電極１５１もポリイミド樹脂１７の変形に引かれてチップ内側の方向に変形する。このような高温槽への浸漬と低温槽への浸漬を繰り返すと、何れは図７に示すようにポリイミド樹脂１７が層間絶縁膜１２から剥がれる部分が発生する。その後も、高温槽への浸漬と低温槽への浸漬を繰り返すと、低温槽にサンプルを浸した場合は、図８に矢印ですようにポリイミド樹脂１７がチップ内側の方向に変形することでゲート配線１５２がチップ内側に潰れてチップ外側にＡｌＳｉのテールを引くことになる。逆に、高温槽にサンプルを浸した場合は、図９に矢印ですようにポリイミド樹脂１７がチップ外側の方向に変形することでゲート配線１５２がチップ外側に潰れてチップ内側にＡｌＳｉのテールを引くことになる。この後さらに高温槽への浸漬と低温槽への浸漬を繰り返すことで、図３に示されるように変形ゲート配線１５６と変形ソース電極１５５とが電気的に短絡することとなる。

これに対し、実施の形態１のＳｉＣＭＯＳＦＥＴ１００においては、ソース電極１５１とゲート配線１５２との間にショート防止膜１６を設けることで、ゲート配線１５２およびソース電極１５１の変形を抑制することができる。このショート防止膜１６は剛性率が２５．５×１０^９Ｎ／ｍ^２より高い窒化膜である。なお、ショート防止膜１６は、導電性窒化膜、または、ＳｉＮ膜（窒化シリコン膜）と導電性窒化膜との複合膜である。なお、導電性窒化膜は、Ｓｉ_３Ｎ_４に比べてＳｉ過剰の組成を有する窒化シリコン（ＳｉＮ）で構成され、電気的には絶縁膜に近い。

また、ショート防止膜１６は、コンタクト開口部１４を介してゲート電極１１に接続されているゲート配線１５２の内側の端面よりチップ外側に３μｍ程度はみ出すようにゲート配線１５２の上面にも延在している。また、ショート防止膜１６は、コンタクト開口部１３を介して不純物拡散層８に接続されているソース電極１５１の外側の端面よりチップ内側に３μｍ程度はみ出すようにソース電極１５１の上面にも延在している。なお、ショート防止膜１６のゲート配線１５２の上面およびソース電極１５１の上面へのはみ出し量は０μｍより多ければ良い。このようにショート防止膜１６がゲート配線１５２の上面およびソース電極１５１の上面に多少なりともはみ出すように形成されることで、ゲート配線１５２が潰れて発生するＡｌＳｉのテールがソース電極１５１に達してソース電極１５１に接触することを防止できる。

次に、図１０〜図１５を用いて、ショート防止膜１６を設けることによるゲート配線１５２およびソース電極１５１の変形抑制の効果について説明する。図１０は、ソース電極１５１およびゲート配線１５２が変形する前のＳｉＣＭＯＳＦＥＴ１００とポリイミド樹脂１７を含む全体がモールド樹脂１８で覆われたサンプルの構成を示す断面図であり、液槽冷熱試験を行う前の常温の状態を示している。

このようなサンプルを高温槽（７０〜１５０℃の液体槽）に浸すと、モールド樹脂１８の膨張により図１１に矢印ですようにポリイミド樹脂１７がチップ外側の方向に変形するが、ゲート配線１５２とソース電極１５１との間には、剛性率が２５．５×１０^９Ｎ／ｍ^２より高いショート防止膜１６が設けられているので、ソース電極１５１がポリイミド樹脂１７の変形に引かれてチップ外側の方向に変形することが抑制される。

次に低温槽（−６５〜０℃の液体槽）にサンプルを浸すと、モールド樹脂１８の収縮により図１２に矢印ですようにポリイミド樹脂１７がチップ内側の方向に変形するが、ゲート配線１５２とソース電極１５１との間には、ショート防止膜１６が設けられているので、ソース電極１５１がポリイミド樹脂１７の変形に引かれてチップ内側の方向に変形することが抑制される。

このような高温槽への浸漬と低温槽への浸漬を繰り返すと、何れは図１３に示すようにポリイミド樹脂１７が層間絶縁膜１２から剥がれる部分が発生する。その後も、高温槽への浸漬と低温槽への浸漬を繰り返すと、低温槽にサンプルを浸した場合は、図１４に矢印ですようにポリイミド樹脂１７がチップ内側の方向に変形することでショート防止膜１６と接触していないゲート配線１５２のチップ外側が潰れて一部が粉砕され、チップ外側にＡｌＳｉのテールを引くことになる。

逆に、高温槽にサンプルを浸した場合は、図１５に矢印ですようにポリイミド樹脂１７がチップ外側の方向に変形するが、ゲート配線１５２とソース電極１５１との間には、剛性率の高いショート防止膜１６が設けられているので、ソース電極１５１がポリイミド樹脂１７の変形に引かれてチップ内側の方向に変形することが抑制される。一方、ゲート配線１５２のショート防止膜１６と接触していない側（チップ外側）には変形、潰れが発生する。

この後さらに高温槽への浸漬と低温槽への浸漬を繰り返すと、ゲート配線１５２の粉砕量が増えててチップ外側のＡｌＳｉのテールが長くなるが、ゲート配線１５２が細くなるため加わる力が弱くなる。

このように、ショート防止膜１６を設けることで、モールド樹脂１８が膨張する際に発生するチップ外側への力によってソース電極１５１の変形を防ぐことができる。一方、モールド樹脂１８が収縮する際に発生するチップ内側への力によってゲート配線１５２のショート防止膜１６に接触していない側（チップ外側）は変形し、潰れが発生するが、ショート防止膜１６に接触している側（チップ内側）の変形および潰れを防ぐことができる。このため、ゲート配線１５２にはチップ内側にはＡｌＳｉのテールが形成されず、ゲート配線１５２とソース電極１５１との電気的な短絡を防止できる。

なお、ゲート配線１５２の粉砕量が増えてチップ外側のＡｌＳｉのテールが長くなるが、ゲート配線１５２が細くなるため加わる力が弱くなり、チップ外側のＡｌＳｉのテールが無制限に延在することはない。

＜製造方法＞
次に、製造工程を順に示す断面図である図１６〜図１９を用いてＳｉＣＭＯＳＦＥＴ１００の製造方法を説明する。まず、図１６に示す工程において、Ｎ型のＳｉＣ基板１の第１の主面上にＮ型のバッファ層２を形成し、その上にエピタキシャル成長によりＮ型のＳｉＣエピ層３を形成する。

この後、図示されない工程でＳｉＣエピ層３上にシリコン酸化膜を形成し、レジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとして、ドライエッチングでシリコン酸化膜をパターニングする。パターンが形成されたシリコン酸化膜をエッチングマスクとしてドライエッチングを行い、ＳｉＣエピ層３の表面に凹部を形成する。凹部は、複数のＳｉＣ基板１をダイシングで切り出すことができるＳｉＣウエハ基板のダイシング領域に設けられ、以降の写真製版で用いる露光マスクのアライメントマークとして使用される。

次に、図１７に示す工程において、ＳｉＣエピ層３上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをイオン注入マスクとして、Ｎ型不純物のイオン種の窒素またはリンをイオン注入し、抵抗値の低いドレイン領域を構成する不純物拡散層４を形成する。

次に、不純物拡散層４上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをイオン注入マスクとして、ＳｉＣＭＯＳＦＥＴ１００の終端領域となる部分の不純物拡散層４の上層部に、Ｐ型不純物のイオン種のアルミニウム、ボロンおよびＢＦ_２（２フッ化ボロン）の何れかをイオン注入し、耐圧向上のためのガードリング領域５を形成する。

次に、不純物拡散層４上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをイオン注入マスクとして、ＳｉＣＭＯＳＦＥＴ１００の活性領域および終端領域となる部分の不純物拡散層４の上層部に、Ｐ型不純物のイオン種のアルミニウム、ボロンおよびＢＦ_２の何れかをイオン注入し、バックゲート領域を構成する不純物拡散層６を形成する。Ｐ型不純物のイオン注入は、注入エネルギーを変えて複数回注入しても良い。

次に、不純物拡散層４上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをイオン注入マスクとして、ＳｉＣＭＯＳＦＥＴ１００の活性領域となる部分の不純物拡散層６の上層部に、Ｎ型不純物のイオン種の窒素、リンおよび砒素の何れかをイオン注入し、ソース領域を構成する不純物拡散層７を形成する。

次に、図１８に示す工程において、不純物拡散層４上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをイオン注入マスクとして、Ｐ型不純物のイオン種のアルミニウム、ボロンおよびＢＦ_２の何れかをイオン注入し、不純物拡散層７を貫通して不純物拡散層６内に達する不純物拡散層８を形成する。Ｐ型不純物のイオン注入は、注入エネルギーを変えて複数回注入しても良い。

次に、アライメントマークの形成後にイオン注入で形成したＮ型およびＰ型の不純物拡散層を活性化するために１７００℃以上、例えば１７５０℃のアニールを行う。１７００℃以上のアニールを行うので、Ｓｉの昇華を防止するためにグラファイト膜等のカーボン系の膜をＳｉＣ基板１上に堆積した後にアニールを行う。なお、カーボン系の膜はアニール後に除去されるので図示はされない。また、このアニールにより、各不純物拡散層の不純物が拡散し、底部のコーナー部は丸みを帯びる。ドレイン領域を構成する不純物拡散層４に電圧を印加していくとボディ領域を構成する不純物拡散層６内の電界は底部のコーナー部に集中するが、不純物拡散層６の底部のコーナー部が丸くなることで電界集中が緩和される。

次に、Ｎ型およびＰ型の不純物拡散層が形成された側のＳｉＣ基板１の表面に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）酸化膜を８００〜１５００ｎｍの厚さで堆積する。次に、ＴＥＯＳ酸化膜上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてＴＥＯＳ酸化膜をパターニングし、フィールド酸化膜９を形成する。

次に、酸化処理を行った後に窒化処理を行い、フィールド酸化膜９が形成されていない部分に厚さが３０〜７０ｎｍのゲート酸化膜１０を形成する。その後、ゲート酸化膜１０上にＮ型のポリシリコン膜を堆積する。

次に、ポリシリコン膜上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてポリシリコン膜をパターニングし、ゲート電極１１を形成する。なお、当該レジストマスクをエッチングマスクとしてゲート酸化膜１０をパターニングし、不要な部分のゲート酸化膜１０を除去する。

なお、ゲート酸化膜１０はＳｉＣ基板１とシリコン酸化膜との界面に厚さ１０ｎｍ以下の窒素領域を有しているが、シリコン酸化膜が大部分を占めるのでゲート酸化膜としている。

次に、図１９に示す工程において、ゲート電極１１が形成された側のＳｉＣ基板１の表面に、ＴＥＯＳ酸化膜を堆積し、次に、ＴＥＯＳ酸化膜上にＢＰＳＧ（Boro Phospho Silicate Glass）膜を３００〜１０００ｎｍの厚さに堆積し、ＢＰＳＧ上にさらにＴＥＯＳ酸化膜を堆積して層間絶縁膜１２を形成する。

次に、層間絶縁膜１２上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてウエットエッチングを行い、その後ドライエッチングを行って、コンタクト開口部１３および１４を形成する。コンタクト開口部１３の幅は、コンタクト部を構成する不純物拡散層８の幅よりも大きく、ソース領域を構成する不純物拡散層７と部分的に重なる大きさとする。

コンタクト開口部１３および１４の形成時のＴＥＯＳ酸化膜、ＢＰＳＧ膜、ＴＥＯＳ酸化膜のエッチングは、ドライエッチングのみでも良く、ドライエッチング後にウエットエッチングを行っても良い。

次に、コンタクト開口部１３および１４が形成された側のＳｉＣ基板１の表面に、スパッタリングにより例えばニッケル（Ｎｉ）膜を形成する。その後、ニッケル膜上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとして、コンタクト開口部１３および１４の底部以外のニッケル膜を除去する。その後、熱処理を行ってニッケル膜をＮｉＳｉ（ニッケルシリサイド）膜とすることで、接触抵抗を下げるようにしても良い。

次に、ＳｉＣ基板１の表面に、スパッタリングにより例えばチタン（Ｔｉ）膜を形成する。その後、熱処理を行ってチタン膜をＴｉＳｉ（チタンシリサイド）膜とする。

次に、ＴｉＳｉ膜上に、スパッタリングにより例えば窒化チタン（ＴｉＮ）膜を形成する。

次に、ＴｉＮ膜上に、スパッタリングにより例えばアルミニウム膜またはＡｌＳｉ膜またはＡｌＳｉＣｕ膜を形成し、３層構造の導体膜を形成する。なお、同じ工程で、ＳｉＣ基板１の第２の主面上に３層構造の導体膜を形成してドレイン電極１５４とする。

次に、３層構造の導体膜上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてドライエッチングを行って、ソース電極１５１およびゲート配線１５２を形成する。このとき、図示されないゲートパッド１５３も形成される。３層構造の導体膜のうち、アルミニウムまたはＡｌＳｉのエッチングにはウエットエッチングを用いても良い。

次に、ソース電極１５１およびゲート配線１５２が形成された側のＳｉＣ基板１の表面にショート防止膜１６０を堆積する。このショート防止膜１６０は、導電性窒化膜、または、ＳｉＮ膜と導電性窒化膜との複合膜である。次に、ショート防止膜１６０上にレジスト材を塗布して写真製版を行ってレジストマスクを形成し、当該レジストマスクをエッチングマスクとしてドライエッチングを行って、ゲート配線１５２とソース電極１５１の間にショート防止膜１６を形成することで、図２に示したＳｉＣＭＯＳＦＥＴ１００が得られる。

その後、ショート防止膜１６が形成された側のＳｉＣ基板１の表面にポリイミド膜を成膜し、写真製版を行うことで、ポリイミド樹脂１７のパッシベーション膜が形成され、モールド樹脂１８による樹脂封止が可能となる。

＜実施の形態２＞
＜装置構成＞
図２０は本発明に係る実施の形態２のＳｉＣＭＯＳＦＥＴ２００の上面構成を模式的に示す平面図である。なお、図２０においては、図１を用いて説明したＳｉＣＭＯＳＦＥＴ２００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２０に示すようにＳｉＣＭＯＳＦＥＴ２００は、ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６が溝１９によって分離された構成を有している。溝１９は、ゲート配線１５２に沿ってソース電極１５１およびゲートパッド１５３が設けられた領域を囲むように設けられている。

図２１は図２０に示すＳｉＣＭＯＳＦＥＴ２００のＢ−Ｂ線での矢示方向断面図である。なお、図２１においては、図２を用いて説明したＳｉＣＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。

図２１に示されるようにＳｉＣＭＯＳＦＥＴ２００においては、ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６の底面に、層間絶縁膜１２に達する溝１９を有しており、ショート防止膜１６がゲート配線１５２側とソース電極１５１側とに分離されている。

このようなショート防止膜１６を形成するには、図１９に示したショート防止膜１６０のパターニングにおいて使用するレジストマスクの溝に対応する位置に開口部を設けておけば良い。

このように、ショート防止膜１６の底面に溝１９を形成することで、ショート防止膜１６と層間絶縁膜１２との密着力が低下するので、モールド樹脂の収縮および膨張で発生した力によって、ショート防止膜１６が層間絶縁膜１２から剥がれやすくなる。この状態を図２２に示す。

図２２は、ショート防止膜１６が層間絶縁膜１２から剥がれた状態を示す断面図であり、便宜的にポリイミド樹脂１７およびモールド樹脂１８は図示を省略し、ショート防止膜１６を拡大して示している。

図２２に示すようにショート防止膜１６の底面に溝１９を形成することで、ショート防止膜１６が一体構造でなくなり、平面方向の外力に対する強度が低下すると共に、層間絶縁膜１２との接触面積が小さくなるので、層間絶縁膜１２との密着力が低下する。その結果、ゲート配線１５２側のショート防止膜１６と層間絶縁膜１２との間に隙間ができ、潰れたゲート配線１５２のＡｌＳｉが入り込み、最終的に溝１９にＡｌＳｉが溜まり、ソース電極１５１までＡｌＳｉのテールが延在せず、ゲート配線１５２とソース電極１５１とのショートを防ぐことができる。

なお、ソース電極１５１の面積は、ゲート配線１５２で囲まれた領域の面積の約６０％占めているため、ソース電極１５１に加わる力はソース電極１５１である程度吸収され、ソース配線が変形しないため、ソース電極１５１の端面付近にかかる力はゲート配線１５２の端面付近にかかる力よりも小さく、ソース電極１５１側のショート防止膜１６は剥離しにくく、ソース電極１５１側のショート防止膜１６と層間絶縁膜１２との間に隙間は生じにくい。

＜変形例１＞
以上説明した実施の形態２のＳｉＣＭＯＳＦＥＴ２００においては、ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６が１本の溝１９によって分離された構成を有していたが、溝１９の本数は１本に限定されるものではなく、２本以上としても良い。

図２３は、２本の溝１９で複数に分離されたショート防止膜１６を上方から見た場合の部分平面図であり、ショート防止膜１６と、その近傍のゲート配線１５２およびソース電極１５１を部分的に示している。

ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６が２本の溝１９で複数に分離された構成を採ることで、実施の形態２において説明したように、ゲート配線１５２側のショート防止膜１６と層間絶縁膜１２との間に隙間ができ、潰れたゲート配線１５２のＡｌＳｉが入り込み、最終的にゲート配線１５２側の溝１９にＡｌＳｉが溜まる。ゲート配線１５２側の溝１９の隣のショート防止膜１６と層間絶縁膜１２との間には隙間がなく、ＡｌＳｉも溜まっていない。このため、この領域にゲート配線１５２側の溝１９に溜まったＡｌＳｉが侵入するには、より大きな力が必要になる。このように、ショート防止膜１６に形成された溝１９が多いほどゲート配線１５２とソース電極１５１とのショートを防ぐ効果がより高まり、より高い膨張係数のモールド樹脂を使用することができる。

＜変形例２＞
以上説明した実施の形態２のＳｉＣＭＯＳＦＥＴ２００においては、ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６が１本の溝１９によって分離された構成を有していたが、溝１９の代わりに複数の開口部を形成しても良い。

図２４は、複数の開口部１９１が設けられたショート防止膜１６を上方から見た場合の部分平面図であり、ショート防止膜１６と、その近傍のゲート配線１５２およびソース電極１５１を部分的に示しており、ゲート配線１５２とソース電極１５１との間に設けられたショート防止膜１６の底面に複数の開口部１９１が千鳥模様で配置されている。

開口部１９１どうしは互いに連通することはなく、複数の開口部１９１を設けることでショート防止膜１６が複数に分離されることはないが、実施の形態２において説明したように、ゲート配線１５２側のショート防止膜１６と層間絶縁膜１２との間に隙間ができ、潰れたゲート配線１５２のＡｌＳｉが入り込み、最終的にゲート配線１５２側の複数の開口部１９１にＡｌＳｉが分散して溜まる。

分散して少なくなったＡｌＳｉを動かすには、さらに大きな力が必要となる。また、ＡｌＳｉが分散して、少なくなったため、ＡｌＳｉは、ある箇所まで動いて止まる。このため、ゲート配線１５２とソース電極１５１とのショートを防ぐ効果がより高まる。

なお、図２４では、複数の開口部１９１を千鳥模様に配置した例を示したが、複数の開口部１９１の配置パターンはこれに限定されるものではない。例えば、複数の開口部１９１の１つの配列と、隣合う複数の開口部１９１の配列とが、同じ配列パターンであっても良い。

＜実施の形態３＞
＜装置構成＞
以上説明した実施の形態１および実施の形態２においては、プレーナゲート型のＭＯＳＦＥＴを例に採って説明したが、トレンチゲート型のＭＯＳＦＥＴにショート防止膜を適用しても良い。

図２５は本発明に係る実施の形態３のＳｉＣＭＯＳＦＥＴ３００の構成を示す断面図である。なお、図２５は図２に示したＳｉＣＭＯＳＦＥＴ１００に対応する断面図である。図２５に示されるようにＳｉＣＭＯＳＦＥＴ３００は、Ｎ型のＳｉＣ基板１の第１の主面上にＮ型のバッファ層２が設けられ、バッファ層２上にエピタキシャル成長により形成されたＮ型のＳｉＣエピ層３が設けられている。

ＳｉＣＭＯＳＦＥＴ３００の終端領域となる部分のＳｉＣエピ層３の上層部には、高耐圧化のためのＰ型のガードリング領域５が選択的に設けられ、ガードリング領域５よりも内側にはＰ型の不純物拡散層３０が設けられている。

ＳｉＣエピ層３上にはドレイン領域を構成するＮ型の不純物拡散層４が設けられ、不純物拡散層４上にはバックゲート領域（ボディ領域）を構成するＰ型の不純物拡散層６が設けられている。

また、不純物拡散層６の上層部にはＰ型不純物を比較的高濃度（Ｐ^＋）に含む不純物拡散層８が選択的に設けられてコンタクト領域を構成している。また不純物拡散層８の両側面に接するようにＮ型不純物を比較的高濃度（Ｎ^＋）に含む不純物拡散層７が選択的に設けられソース領域を構成している。不純物拡散層８は、不純物拡散層７よりも深く形成され、バックゲート領域を構成する不純物拡散層６に深さ方向でつながっている。

活性領域ＡＲにおいては、不純物拡散層７、不純物拡散層６および不純物拡散層４を貫通してＳｉＣエピ層３内に達するようにゲートトレンチＴＲ１が設けられ、ゲートトレンチＴＲ１の内面を覆うようにトレンチゲート酸化膜１０１が設けられ、トレンチゲート酸化膜１０１で囲まれたゲートトレンチＴＲ１内にはトレンチゲート電極１１１が設けられ、トレンチゲート電極１１１上とその近傍を覆うように層間絶縁膜１２が設けられている。

また、トレンチゲート酸化膜１０１は、活性領域ＡＲより外側の不純物拡散層７上から不純物拡散層８の一部上部にかけて設けられ、トレンチゲート酸化膜１０１の終端より外側にはフィールド酸化膜９がガードリング領域５を越えて設けられている。トレンチゲート酸化膜１０１上からフィールド酸化膜９上にかけては、図示されない部分でトレンチゲート電極１１１に接続される下層ゲート配線１１２が設けられている。

フィールド酸化膜９および下層ゲート配線１１２は、活性領域ＡＲよりも外側にゲートトレンチＴＲ１と同じ深さで設けられた外周トレンチＴＲ２内に形成されており、外周トレンチＴＲ２よりも外側には、終端構造として不純物拡散層４および不純物拡散層６が設けられ、不純物拡散層６の上層部には不純物拡散層７が選択的に設けられている。

外周トレンチＴＲ２の内側端面は、活性領域ＡＲの終端を規定し、不純物拡散層３０は、ガードリング領域５よりも内側から外周トレンチＴＲ２の内側端面の下部まで延在していると共に、各ゲートトレンチＴＲ１の底面下にも設けられている。不純物拡散層３０は、高耐圧化のために設けられる。

層間絶縁膜１２は、活性領域ＡＲより外側のトレンチゲート電極１１１上から下層ゲート配線１１２上、フィールド酸化膜９上および終端構造の不純物拡散層７上にかけて設けられ、ＳｉＣ基板１の端縁部まで延在している。

層間絶縁膜１２には、不純物拡散層８および７に達するコンタクト開口部１３および下層ゲート配線１１２に達するコンタクト開口部１４が設けられている。コンタクト開口部１３にはソース電極１５１が埋め込まれ、不純物拡散層８および７にはソース電極１５１が接触している。コンタクト開口部１４にはゲート配線１５２が埋め込まれ、ゲート電極１１にはゲート配線１５２が接触している。

ソース電極１５１とゲート配線１５２とは、互いに接触しないように間隔を開けて設けられているが、さらに、両者の間にはショート防止膜１６が設けられている。ショート防止膜１６は、ソース電極１５１およびゲート配線１５２の互いに対向する側面および層間絶縁膜１２上を覆うように設けられ、ソース電極１５１およびゲート配線１５２の上面を部分的に覆っている。

このように、実施の形態１のＳｉＣＭＯＳＦＥＴ３００においても、ソース電極１５１とゲート配線１５２との間にショート防止膜１６を設けることで、ゲート配線１５２およびソース電極１５１の変形を抑制することができ、変形に伴うゲート配線１５２およびソース電極１５１のショートを抑制できることは、実施の形態１のＳｉＣＭＯＳＦＥＴ１００と同様である。

＜他の適用例＞
以上説明した実施の形態１〜３においては、ＳｉＣＭＯＳＦＥＴを例に採って説明したが、Ｓｉ基板に形成したＳｉＭＯＳＦＥＴにショート防止膜を適用しても良い。

なお、ＳｉＣは、絶縁破壊強度がＳｉの約１０倍と高く、半導体層の厚みをＳｉの約１／１０に低減できるため、ＳｉＣ半導体装置は、低オン電圧を実現でき、また高温でも動作が可能であるため、ＳｉＣ半導体装置は、Ｓｉ半導体装置に比較して小型化および高効率化が可能となる。

＜実施の形態４＞
本実施の形態は、上述した実施の形態１〜３に係る炭化珪素半導体装置を電力変換装置に適用したものである。実施の形態１〜３に係る炭化珪素半導体装置は、特定の電力変換装置に限定されるものではないが、以下、実施の形態４として、三相のインバータに適用した場合について説明する。

図２６は、実施の形態４に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。

図２６に示す電力変換システムは、電源１０００、電力変換装置２０００および負荷３０００で構成される。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路およびＡＣ／ＤＣコンバータで構成することとしても良い。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしても良い。

電力変換装置２０００は、電源１０００と負荷３０００の間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図２６に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。

負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、若しくは、空調機器向けの電動機として用いられる。

以下、電力変換装置２０００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードで構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜３および変形例のいずれかに係る炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３０００に接続される。

駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧未満の電圧信号（オフ信号）となる。

制御回路２０３は、負荷３０００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。

本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜３に係る炭化珪素半導体装置を適用するため、外部からゲート配線および第１の主電極に力が加わった場合でも、ゲート配線が第１の主電極側に潰れて、第１の主電極と電気的に短絡することを防止した電力変換装置を実現することができる。

本実施の形態では、２レベルの三相インバータに実施の形態１〜３に係る炭化珪素半導体装置を適用する例を説明したが、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが、３レベルまたはマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに適用することも可能である。

また、実施の形態１〜３に係る炭化珪素半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、または誘導加熱調理器、非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

１ ＳｉＣ基板、１１ ゲート電極、１５１ ソース電極、１５２ ゲート配線、１６ ショート防止膜、１９ 溝、１９１ 開口部。

Claims (8)

1. 炭化珪素半導体基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、
   前記炭化珪素半導体基板の前記主電流が流れる活性領域より外側に前記活性領域に沿って設けられたゲート配線と、
   前記活性領域上に設けられ、前記ゲート配線に接続されたゲート電極と、
   前記活性領域上に設けられ、前記ゲート電極とは電気的に分離された第１の主電極と、
   前記炭化珪素半導体基板の前記第１の主電極が設けられた側とは反対側の主面に設けられた第２の主電極と、
   前記ゲート配線と前記第１の主電極との間に設けられたショート防止膜と、を備える、炭化珪素半導体装置。
2. 前記ショート防止膜は、
   導電性窒化膜、または、窒化シリコン膜と前記導電性窒化膜との複合膜であって、
   前記導電性窒化膜は、
   Ｓｉ_３Ｎ_４に比べてＳｉ過剰の組成を有する、請求項１記載の炭化珪素半導体装置。
3. ）
   前記ショート防止膜は、
   剛性率が２５．５×１０^９Ｎ／ｍ^２より高い膜である、請求項２記載の炭化珪素半導体装置。
4. 前記ショート防止膜は、
   前記ゲート配線と前記第１の主電極との間、前記ゲート配線の前記第１の主電極に対向する端面から前記ゲート配線の上面の一部にかけて、および前記第１の主電極の前記ゲート配線に対向する端面から前記第１の主電極の上面の一部にかけて設けられる、請求項１記載の炭化珪素半導体装置。
5. 前記ショート防止膜は、
   前記ゲート配線と前記第１の主電極との間において前記ショート防止膜を貫通する少なくとも１本の溝を有する、請求項４記載の炭化珪素半導体装置。
6. 前記ショート防止膜は、
   前記ゲート配線と前記第１の主電極との間において前記ショート防止膜を貫通する複数の開口部を有する、請求項４記載の炭化珪素半導体装置。
7. 前記複数の開口部は千鳥模様に配置される、請求項６記載の炭化珪素半導体装置。
8. 請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置を有し、
   入力される電力を変換して出力する主変換回路と、
   前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
   前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。

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