WO2022157823A1 - 半導体装置および半導体モジュール - Google Patents

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誠也 中野
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Definitions

  • the present disclosure relates to a semiconductor device and a semiconductor module including the semiconductor device.
  • the surface of the protective film is positioned at the top. Therefore, when pressure is applied to the semiconductor device from above when the semiconductor device is pressure-bonded to the module substrate, stress is concentrated on the protective film, causing damage to the internal structure under the protective film and causing fluctuations in the characteristics of the semiconductor device. There is a problem that arises.
  • the present disclosure has been made to solve such problems, and aims to provide a semiconductor device and a semiconductor module capable of suppressing characteristic fluctuations caused by pressure from above.
  • a semiconductor device includes: a semiconductor substrate having a cell portion provided with a semiconductor element; a terminal portion provided around the cell portion in plan view; a first electrode provided on the semiconductor substrate; A second electrode provided at a position corresponding to the cell portion on one electrode, an interlayer film provided at a position corresponding to the cell portion and the terminal portion on the first electrode, and a cell portion and the terminal portion on the interlayer film and a protective film provided at a position corresponding to
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to a first embodiment
  • FIG. FIG. 10 is a cross-sectional view showing the configuration of a semiconductor device according to a second embodiment
  • 10 is a cross-sectional view showing the configuration of a semiconductor device according to Embodiment 3
  • FIG. FIG. 11 is a plan view showing the configuration of a semiconductor device according to a fourth embodiment
  • FIG. 12 is a cross-sectional view showing the configuration of a semiconductor module according to Embodiment 5;
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to Embodiment 1.
  • FIG. 1 shows the configuration of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) as an example of a semiconductor device.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the semiconductor substrate 1 has a cell portion 32 provided with a MOSFET, which is a semiconductor element, and a termination portion 31 provided around the cell portion 32 in plan view.
  • Semiconductor substrate 1 is made of, for example, silicon or silicon carbide.
  • an N-type semiconductor region 6, a P-type semiconductor region 7, an N+ type semiconductor region 8, and a backside semiconductor region 9 are formed in the cell portion 32 of the semiconductor substrate 1.
  • a trench gate 10 is formed to extend from the surface of the semiconductor substrate 1 through the N+ type semiconductor region 8 and the P type semiconductor region 7 to reach the N type semiconductor region 6 . That is, the semiconductor device has a trench gate structure.
  • An oxide film 11 is formed on the surface of the cell portion 32 of the semiconductor substrate 1 so as to cover part of the N+ type semiconductor region 8 and the trench gate 10 .
  • a front electrode 2 (first electrode) is provided on the front surface of the semiconductor substrate 1 , and a back electrode 3 is provided on the back surface of the semiconductor substrate 1 .
  • the surface electrode 2 is made of, for example, AlSi.
  • the semiconductor element is a MOSFET as shown in FIG. 1, the surface electrode 2 functions as a source electrode and the back surface electrode 3 functions as a drain electrode.
  • a P+ type guard ring region 12 is formed in the terminal portion 31 of the semiconductor substrate 1 .
  • the P + -type guard ring region 12 is formed deeper than the P-type semiconductor region 7 .
  • a boundary between the termination portion 31 and the cell portion 32 is a position where the P-type semiconductor region 7 and the P+-type guard ring region 12 are in contact with each other.
  • An insulating film 13 is formed on the surface of the terminal portion 31 of the semiconductor substrate 1 so as to cover the P+ type guard ring region 12 .
  • the interlayer film 4 is provided from a position corresponding to the cell portion 32 on the surface electrode 2 to a position corresponding to the terminal portion 31 .
  • the interlayer film 4 is provided from the terminal portion 31 to the cell portion 32 .
  • the projecting portion of the interlayer film 4 forms an opening region for forming the electrode 22 .
  • the overhanging portion of the interlayer film 4 refers to a portion of the interlayer film 4 that is not covered with the protective film 5 (the portion overhanging from the protective film 5).
  • the interlayer film 4 is thinner than the protective film 5 and the electrode 22 .
  • the electrode 22 (second electrode) is provided adjacent to the interlayer film 4 at a position corresponding to the cell portion 32 on the surface electrode 2 .
  • the electrode 22 is formed in the opening region of the interlayer film 4 by using the interlayer film 4 as a mask. By using the interlayer film 4 as a mask when forming the electrode 22, the steps of the manufacturing process can be reduced.
  • the protective film 5 is provided on the interlayer film 4 at positions corresponding to the terminal portion 31 and the cell portion 32 . In other words, the protective film 5 is provided from the terminal portion 31 to the cell portion 32 .
  • the protective film 5 is made of, for example, polyimide. Protective film 5 is not provided directly above trench gate 10 and oxide film 11 in cell portion 32 .
  • FIG. 1 shows a semiconductor device in which the semiconductor element is a MOSFET
  • the semiconductor element may be an IGBT (Insulated Gate Bipolar Transistor).
  • the front surface electrode 2 functions as an emitter electrode
  • the rear surface electrode 3 functions as a drain electrode
  • the N+ type semiconductor region 8 is replaced by a P+ type semiconductor region.
  • the overhanging portion of the interlayer film 4 forms the opening region for forming the electrode 22 . 4) may be changed.
  • FIG. 1 exemplifies a well-known guard ring structure as the structure of the termination portion 31, but a structure other than the guard ring structure may be used as long as the termination portion 31 has the interlayer film 4 and the protective film 5. .
  • a wiring portion such as a gate wiring may be provided between the terminal portion 31 and the cell portion 32 .
  • the protective film 5 receives stress due to pressure applied from above the semiconductor device, the trench gate 10 and the oxide film 11 formed in the cell portion 32 through the surface electrode 2 are not affected.
  • the transmitted stress component can be reduced more than before. Therefore, it is possible to suppress characteristic fluctuations such as gate defects and withstand voltage defects caused by pressure from above.
  • the interlayer film 4 and the protective film 5 are provided for the purpose of stress relaxation and electrical protection at the end portion 31 .
  • the interlayer film 4 and the protective film 5 provided to protect the terminal portion 31 are extended to the cell portion 32, thereby achieving the above effects without adding a manufacturing process. Obtainable.
  • FIG. 2 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment.
  • the second embodiment is characterized in that an interlayer film 41 and an interlayer film 42 are provided apart from each other. Since other configurations are the same as those of the first embodiment, detailed description is omitted here.
  • the interlayer film 41 (second interlayer film) is provided from a position corresponding to the cell portion 32 on the surface electrode 2 to a position corresponding to the terminal portion 31 .
  • the interlayer film 42 (first interlayer film) is provided at a position corresponding to only the cell portion 32 on the surface electrode 2 .
  • the interlayer film 42 forms opening regions for forming the electrodes 22 .
  • the interlayer films 41 and 42 are thinner than the protective film 5 .
  • a spaced portion is provided between the interlayer film 41 and the interlayer film 42 .
  • the protective film 5 is provided over the interlayer film 41 and over the spaced portion between the interlayer film 41 and the interlayer film 42 . Specifically, the protective film 5 is provided so as to fill the space between the interlayer film 41 and the interlayer film 42 so that the electrode 22 is not formed in the space.
  • the interlayer films 41 and 42 may be formed of the same material, the interlayer film 42 is changed to a film of a different material (a film different from the interlayer film 41) on condition that the film thickness is thinner than that of the protective film 5. You may
  • the interlayer films 41 and 42 When a glass coat is used for the interlayer films 41 and 42, if the interlayer films 41 and 42 are formed by plasma CVD (Chemical Vapor Deposition), a large number of hydrogen ions are present in the interlayer films 41 and 42. , 42 to the oxide film 11 via the surface electrode 2 . This may increase the interfacial charge density Qss and change characteristics such as the gate threshold voltage.
  • the semiconductor device according to the second embodiment reduces the area covered by the interlayer films 41 and 42 on the surface electrode 2, so that the characteristic fluctuation can be reduced. Moreover, the same effects as those of the first embodiment can be obtained.
  • FIG. 3 is a cross-sectional view showing the configuration of a semiconductor device according to a third embodiment.
  • the third embodiment is characterized in that a protective film 51 and a protective film 52 are provided apart from each other. Since other configurations are the same as those of the second embodiment, detailed description thereof is omitted here.
  • a protective film 51 (first protective film) is provided on the interlayer film 41 .
  • the protective film 52 (second protective film) is provided on the surface electrode 2 and in a spaced portion between the interlayer film 41 and the interlayer film 42 .
  • the protective film 52 is provided so as to fill the space between the interlayer films 41 and 42 so that the electrode 22 is not formed in the space.
  • the protective films 51 and 52 are separated from each other.
  • the protective films 51 and 52 may be made of the same material, the protective film 52 may be made of a different material (a film different from the protective film 51). Further, if there is no problem even if the electrode 22 is formed in the spaced portion between the interlayer film 41 and the interlayer film 42, the protective film 52 may not be provided.
  • the protective film 51 and the protective film 52 are separated from each other. Therefore, since there is room for deformation of the protective films 51 and 52 between the protective films 51 and 52, even if the protective films 51 and 52 are pressed from above the semiconductor device and the stress is applied to the protective films 51 and 52, the stress is relaxed. This makes it possible to suppress characteristic fluctuations such as gate defects and breakdown voltage defects more effectively than in the second embodiment.
  • FIG. 4 is a plan view showing the configuration of the semiconductor device according to the fourth embodiment.
  • the conventional structure refers to a structure that uses a protective film as a mask to form an electrode (corresponding to the electrode 22 of the present disclosure), such as the semiconductor device disclosed in Patent Document 1, for example.
  • the interlayer film 4 described in the first embodiment (see FIG. 1) or the interlayer film 42 described in the second and third embodiments (see FIGS. 2 and 3) are adjacent to the electrode 22 .
  • the protective film 5 is adjacent to the electrode 22 in the region 62 .
  • the interlayer films 4 and 42 and the protective films 5 are alternately arranged.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor module according to the fifth embodiment.
  • a semiconductor module includes a module substrate 71 , a semiconductor device 72 , lead members 74 and 76 and a mold resin 77 .
  • Semiconductor device 72 corresponds to any one of the semiconductor devices described in the first to fourth embodiments.
  • the semiconductor device 72 is mounted on the module substrate 71 by pressure bonding via a bonding material 73 such as solder.
  • the lead member 74 is electrically connected to the electrode 22 via a bonding material 75 such as solder.
  • the lead member 76 is electrically connected to the module substrate 71 .
  • the mold resin 77 seals the semiconductor device 72 so that the lead members 74 and 76 partially protrude.

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Abstract

本開示は、上方からの加圧に起因する特性変動を抑制することが可能な半導体装置および半導体モジュールを提供することを目的とする。本開示による半導体装置は、半導体素子が設けられたセル部と、平面視においてセル部の周囲に設けられた終端部とを有する半導体基板と、半導体基板上に設けられた第１電極と、第１電極上のセル部に相当する位置に設けられた第２電極と、第１電極上のセル部および終端部に相当する位置に設けられた層間膜と、層間膜上のセル部および終端部に相当する位置に設けられた保護膜とを備える。

Description

半導体装置および半導体モジュール
　本開示は、半導体装置および当該半導体装置を備える半導体モジュールに関する。
　従来、表面電極上に終端部を保護するための保護膜を設け、当該保護膜をマスクとして用いることによってめっき電極を形成した半導体装置が開示されている（例えば、特許文献１参照）。
特開２００５－１９８３０号公報
　特許文献１に開示されている半導体装置は、保護膜の表面が最上部に位置している。従って、当該半導体装置をモジュール基板上に加圧接合する際に半導体装置の上方から加圧すると、保護膜に応力が集中して保護膜下の内部構造にダメージが生じ、半導体装置の特性変動が発生するという問題がある。
　本開示は、このような問題を解決するためになされたものであり、上方からの加圧に起因する特性変動を抑制することが可能な半導体装置および半導体モジュールを提供することを目的とする。
　本開示による半導体装置は、半導体素子が設けられたセル部と、平面視においてセル部の周囲に設けられた終端部とを有する半導体基板と、半導体基板上に設けられた第１電極と、第１電極上のセル部に相当する位置に設けられた第２電極と、第１電極上のセル部および終端部に相当する位置に設けられた層間膜と、層間膜上のセル部および終端部に相当する位置に設けられた保護膜とを備える。
　本開示によると、上方からの加圧に起因する特性変動を抑制することが可能となる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１による半導体装置の構成を示す断面図である。 実施の形態２による半導体装置の構成を示す断面図である。 実施の形態３による半導体装置の構成を示す断面図である。 実施の形態４による半導体装置の構成を示す平面図である。 実施の形態５による半導体モジュールの構成を示す断面図である。
　＜実施の形態１＞
　図１は、実施の形態１による半導体装置の構成を示す断面図である。なお、図１では、半導体装置の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成を示している。
　半導体基板１は、半導体素子であるＭＯＳＦＥＴが設けられたセル部３２と、平面視においてセル部３２の周囲に設けられた終端部３１とを有している。半導体基板１は、例えば、シリコンまたは炭化珪素などで構成されている。
　半導体基板１のセル部３２には、Ｎ型半導体領域６と、Ｐ型半導体領域７と、Ｎ＋型半導体領域８と、裏面側半導体領域９とが形成されている。また、半導体基板１の表面からＮ＋型半導体領域８およびＰ型半導体領域７を貫通してＮ型半導体領域６に達するようにトレンチゲート１０が形成されている。すなわち、半導体素子は、トレンチゲート構造を有する。
　半導体基板１のセル部３２の表面であってＮ＋型半導体領域８の一部とトレンチゲート１０を覆うように酸化膜１１が形成されている。
　半導体基板１の表面には表面電極２（第１電極）が設けられ、半導体基板１の裏面には裏面電極３が設けられている。表面電極２は、例えば、ＡｌＳｉなどで構成されている。図１に示すように半導体素子がＭＯＳＦＥＴである場合、表面電極２はソース電極として機能し、裏面電極３はドレイン電極として機能する。
　半導体基板１の終端部３１には、Ｐ＋型ガードリング領域１２が形成されている。Ｐ＋型ガードリング領域１２は、Ｐ型半導体領域７よりも深くなるように形成されている。終端部３１とセル部３２との境界は、Ｐ型半導体領域７とＰ＋型ガードリング領域１２とが接する位置である。
　半導体基板１の終端部３１の表面であってＰ＋型ガードリング領域１２を覆うように絶縁膜１３が形成されている。
　層間膜４は、表面電極２上のセル部３２に相当する位置から終端部３１に相当する位置に渡って設けられている。換言すれば、層間膜４は、終端部３１からセル部３２に渡って設けられている。また、層間膜４の張出し部は、電極２２を形成するための開口領域を形成している。ここで、層間膜４の張出し部とは、層間膜４のうち保護膜５で覆われていない部分（保護膜５から張出している部分）のことをいう。層間膜４は、保護膜５および電極２２よりも膜厚が薄い。
　電極２２（第２電極）は、表面電極２上のセル部３２に相当する位置であって、層間膜４に隣接して設けられている。電極２２は、層間膜４をマスクとして用いることによって、層間膜４の開口領域に形成されている。電極２２を形成する際に層間膜４をマスクとして用いることによって、製造プロセスの工程を削減することができる。
　保護膜５は、層間膜４上の終端部３１およびセル部３２に相当する位置に設けられている。換言すれば、保護膜５は、終端部３１からセル部３２に渡って設けられている。保護膜５は、例えば、ポリイミドなどで構成されている。保護膜５は、セル部３２におけるトレンチゲート１０および酸化膜１１の直上には設けられていない。
　なお、図１では、半導体素子がＭＯＳＦＥＴである場合における半導体装置を示しているが、半導体素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。半導体素子がＩＧＢＴである場合、表面電極２はエミッタ電極として機能し、裏面電極３はドレイン電極として機能し、Ｎ＋型半導体領域８に代えてＰ＋型半導体領域となる。
　上記では、層間膜４の張出し部で電極２２を形成するための開口領域を形成しているが、当該張り出し部は保護膜５よりも膜厚が薄いことを条件として別材料の膜（層間膜４とは異なる膜）に変更してもよい。
　図１では、終端部３１の構造として周知のガードリング構造を例示しているが、終端部３１が層間膜４および保護膜５を有していればガードリング構造以外の構造であってもよい。また、終端部３１とセル部３２との間にゲート配線等の配線部を設けてもよい。
　上記のように構成した半導体装置は、半導体装置の上方から加圧されて保護膜５が応力を受けても、表面電極２を介してセル部３２に形成されたトレンチゲート１０および酸化膜１１まで伝達する応力成分を、従来よりも低減することができる。従って、上方からの加圧に起因するゲート不良および耐圧不良などの特性変動を抑制することができる。
　周知のとおり、層間膜４および保護膜５は、終端部３１における応力緩和および電気的保護を目的として設けられている。上記のように構成した半導体装置は、終端部３１を保護するために設けられた層間膜４および保護膜５をセル部３２に延伸して設けることによって、製造工程を追加することなく上記効果を得ることができる。
　＜実施の形態２＞
　図２は、実施の形態２による半導体装置の構成を示す断面図である。図２に示すように、実施の形態２では、層間膜４１と層間膜４２とが離間して設けられていることを特徴としている。その他の構成は、実施の形態１と同様であるため、ここでは詳細な説明は省略する。
　層間膜４１（第２層間膜）は、表面電極２上のセル部３２に相当する位置から終端部３１に相当する位置に渡って設けられている。層間膜４２（第１層間膜）は、表面電極２上のセル部３２のみに相当する位置に設けられている。層間膜４２は、電極２２を形成するための開口領域を形成している。層間膜４１，４２は、保護膜５よりも膜厚が薄い。
　層間膜４１と層間膜４２との間には離間部が設けられている。保護膜５は、層間膜４１上から層間膜４１と層間膜４２との間の離間部に渡って設けられている。具体的には、保護膜５は、層間膜４１と層間膜４２との間の離間部に電極２２が形成されないように、当該離間部を充填するように設けられている。
　なお、層間膜４１，４２は同一材料で形成してもよいが、保護膜５よりも膜厚が薄いことを条件として層間膜４２を別材料の膜（層間膜４１とは異なる膜）に変更してもよい。
　層間膜４１，４２にガラスコートを用いる場合、層間膜４１，４２をプラズマＣＶＤ（Chemical Vapor Deposition）によって成膜すると、層間膜４１，４２の中に多数の水素イオンが存在するため、層間膜４１，４２から表面電極２を経由して酸化膜１１に水素イオンが移動する。これにより、界面電荷密度Ｑｓｓが増加し、ゲート閾値電圧などの特性が変動する可能性がある。これについて、実施の形態２による半導体装置は、層間膜４１，４２が表面電極２上を被覆する面積を減らしているため、特性変動を低減することができる。また、実施の形態１と同様の効果も得られる。
　＜実施の形態３＞
　図３は、実施の形態３による半導体装置の構成を示す断面図である。図３に示すように、実施の形態３では、保護膜５１と保護膜５２とが離間して設けられていることを特徴としている。その他の構成は、実施の形態２と同様であるため、ここでは詳細な説明を省略する。
　保護膜５１（第１保護膜）は、層間膜４１上に設けられている。保護膜５２（第２保護膜）は、表面電極２上であって層間膜４１と層間膜４２との間には離間部に設けられている。具体的には、保護膜５２は、層間膜４１と層間膜４２との間の離間部に電極２２が形成されないように、当該離間部を充填するように設けられている。保護膜５１と保護膜５２とは離間している。
　なお、保護膜５１，５２は同一材料で形成してもよいが、保護膜５２を別材料の膜（保護膜５１とは異なる膜）に変更してもよい。また、層間膜４１と層間膜４２との間の離間部に電極２２が形成されても問題ない場合は、保護膜５２を設けなくてもよい。
　実施の形態３による半導体装置は、保護膜５１と保護膜５２とを離間して設けている。従って、保護膜５１と保護膜５２との間に保護膜５１，５２が変形する余地が生じるため、半導体装置の上方から加圧されて保護膜５１，５２が応力を受けても当該応力を緩和しやすくなり、実施の形態２によりも効果的にゲート不良および耐圧不良などの特性変動を抑制することができる。
　＜実施の形態４＞
　図４は、実施の形態４による半導体装置の構成を示す平面図である。
　図４に示すように、実施の形態４では、実施の形態１～３のいずれかの構造（図１～３参照）が形成された領域６１と、従来構造が形成された領域６２とが交互に配置されている。ここで、従来構造とは、例えば特許文献１に開示されている半導体装置のように、電極（本開示の電極２２の相当）を形成するために保護膜をマスクとして用いる構造のことをいう。
　領域６１において、実施の形態１で説明した層間膜４（図１参照）、または実施の形態２，３で説明した層間膜４２（図２，３参照）は、電極２２に隣接している。また、領域６２において、保護膜５は電極２２に隣接している。そして、層間膜４，４２と保護膜５とは交互に配置されている。
　上記のような構成とすることによって、実施の形態２，３よりも特性変動を抑制することができる。
　＜実施の形態５＞
　図５は、実施の形態５による半導体モジュールの構成を示す断面図である。
　半導体モジュールは、モジュール基板７１と、半導体装置７２と、リード部材７４，７６と、モールド樹脂７７とを備えている。半導体装置７２は、実施の形態１～４で説明したいずれかの半導体装置に相当する。半導体装置７２は、加圧接合によって、はんだ等の接合材料７３を介してモジュール基板７１上に実装されている。リード部材７４は、はんだ等の接合材料７５を介して電極２２と電気的に接続されている。リード部材７６は、モジュール基板７１と電気的に接続されている。モールド樹脂７７は、リード部材７４，７６の一部が突出するように半導体装置７２を封止している。
　上記のような構成とすることによって、半導体モジュールにおけるゲート不良および耐圧不良などの特性変動を抑制することができる。
　なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。
　１　半導体基板、２　表面電極、３　裏面電極、４　層間膜、５　保護膜、６　Ｎ型半導体領域、７　Ｐ型半導体領域、８　Ｎ＋型半導体領域、９　裏面側半導体領域、１０　トレンチゲート、１１　酸化膜、１２　Ｐ＋型ガードリング領域、１３　絶縁膜、２２　電極、３１　終端部、３２　セル部、４１，４２　層間膜、５１，５２　保護膜、６１，６２　領域、７１　モジュール基板、７２　半導体装置、７３　接合材料、７４　リード部材、７５　接合材料、７６　リード部材、７７　モールド樹脂。

Claims (9)

  1. 　半導体素子が設けられたセル部と、平面視において前記セル部の周囲に設けられた終端部とを有する半導体基板と、
    　前記半導体基板上に設けられた第１電極と、
    　前記第１電極上の前記セル部に相当する位置に設けられた第２電極と、
    　前記第１電極上の前記セル部および前記終端部に相当する位置に設けられた層間膜と、
    　前記層間膜上の前記セル部および前記終端部に相当する位置に設けられた保護膜と、
    を備える、半導体装置。
  2. 　前記層間膜は、前記セル部に相当する位置から前記終端部に相当する位置に渡って設けられている、請求項１に記載の半導体装置。
  3. 　前記層間膜は、前記セル部のみに相当する位置に設けられた第１層間膜と、前記セル部に相当する位置から前記終端部に相当する位置に渡って設けられた第２層間膜とを含み、
    　前記第１層間膜と前記第２層間膜との間には離間部が設けられている、請求項１に記載の半導体装置。
  4. 　前記保護膜は、前記第２層間膜上から前記第１電極上の前記離間部に渡って設けられている、請求項３に記載の半導体装置。
  5. 　前記保護膜は、前記第２層間膜上に設けられた第１保護膜と、前記第１電極上の前記離間部に設けられた第２保護膜とを含み、
    　前記第１保護膜と前記第２保護膜とは離間している、請求項３に記載の半導体装置。
  6. 　前記層間膜および前記保護膜は、平面視において前記第２電極に隣接しかつ交互に配置されている、請求項１に記載の半導体装置。
  7. 　前記層間膜は、前記保護膜よりも膜厚が薄い、請求項１から６のいずれか１項に記載の半導体装置。
  8. 　前記半導体素子は、トレンチゲート構造を有する、請求項１から７のいずれか１項に記載の半導体装置。
  9. 　モジュール基板と、
    　前記モジュール基板上に加圧接合された請求項１から８のいずれか１項に記載の半導体装置と、
    　前記半導体装置を封止したモールド樹脂と、
    を備える、半導体モジュール。
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