KR20040026641A - 반도체 장치에 자가 정렬형 콘택 제공 방법 - Google Patents

반도체 장치에 자가 정렬형 콘택 제공 방법 Download PDF

Info

Publication number
KR20040026641A
KR20040026641A KR1020030066273A KR20030066273A KR20040026641A KR 20040026641 A KR20040026641 A KR 20040026641A KR 1020030066273 A KR1020030066273 A KR 1020030066273A KR 20030066273 A KR20030066273 A KR 20030066273A KR 20040026641 A KR20040026641 A KR 20040026641A
Authority
KR
South Korea
Prior art keywords
trench
contact
mask
polysilicon
active region
Prior art date
Application number
KR1020030066273A
Other languages
English (en)
Other versions
KR100632453B1 (ko
Inventor
엑스유로버트큐.
코렉제이섹
Original Assignee
비쉐이-실리코닉스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비쉐이-실리코닉스 filed Critical 비쉐이-실리코닉스
Publication of KR20040026641A publication Critical patent/KR20040026641A/ko
Application granted granted Critical
Publication of KR100632453B1 publication Critical patent/KR100632453B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

트렌치 파워 MOSFET에 대하여 자가 정렬형 콘택을 제공하는 방법이 제시된다. 본 방법은, 산화물 층위에 증착된 실리콘 질화물 마스크를 통하여 기판에서 트렌치를 에칭하는 단계와, 그 트렌치 벽위에 게이트 산화물 층을 형성하는 단계와, 폴리실리콘을 인가하여 트렌치를 채우고 실리콘 질화물 마스크의 표면을 덮는 단계와, 실리콘 질화물 마스크의 표면에서 그 폴리실리콘을 제거하는 단계와, 포토레지스트 마스크를 인가하여 게이트 버스의 위치를 덮는 단계를 포함한다. 본 방법은 또한, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그를 리세싱하여 그 폴리실리콘 플러그 위에 리세스를 형성하는 단계와, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그 위에 형성된 리세스를 절연체로 채우는 단계와, 제 4 포토 레지스트 마스크를 인가하여 질화물 층에서 개방된 콘택 윈도우를 정의하는 단계와, 활성 영역에 배치된 트렌치를 덮는 플랫 표면형 산화물 버튼을 남기고 실리콘 질화물 필름을 선택적으로 에칭하는 단계를 더 포함한다. 또한, 자가 정렬형 스페이서 동작을 이용하여 전기적 콘택 트렌치가 정의되고, 제 5 포토 레지스트 마스크가 인가되어 반도체 장치 활성 영역에 도달하는 금속 콘택을 패터닝한다.

Description

반도체 장치에 자가 정렬형 콘택 제공 방법 {METHOD FOR PROVIDING SELF-ALIGNED CONTACTS IN A SEMICONDUCTOR DEVICE ARRANGEMENT}
본 발명은 일반적으로 반도체 장치 제조 시 콘택 형성 방법에 관한 것이다. 구체적으로, 본 발명은 파워 MOSFET에 있어서 자가 정렬형 콘택(self-aligned contact)을 형성하는 방법에 관한 것이다.
콘택은 반도체 장치 소자의 전기적 연결을 조성한다. 포토리소그래피(photolithography)를 포함하여 다양한 방법과 수단이 그러한 콘택 형성에 이용될 수 있다. 포토리소그래피 절차는 회로도에서 지정된 바에 따라 회로 형상(feature)을 생성하기 위하여 웨이퍼 상에 여러 층을 패터닝하는데 종종 이용된다. 일반적으로 그러한 절차는 패터닝할 층위에 포토레지스트 층(layer of photoresist)을 증착하는 단계와, 노출 툴(exposure tool) 및 템플릿(template)을 이용하여 그 포토레지스트 층을 노출시키는 단계를 수반한다. 이들 템플릿은 레티클(reticle)이나 마스크라고 알려져 있다. 노출 절차 동안, 레티클을 통하여 방사 에너지(예컨대, 자외선)를 조사함으로써 포토레지스트 위로 레티클이 이미지된다. 포토레지스트 위로 투영된 이미지는 이를 바람직한 패턴으로 노출시킨다.
노출 툴은 반도체 장치 제조 과정에서 적절한 디멘젼(dimensioning)과 콘택 구조의 정렬을 조성하는 능력의 측면에서 제한적일 수 있다. 이와 같은 노출 툴의 제한점 중 한가지는 그 해상도(resolution)의 제한이다. 노출 툴의 해상도 제한이란 그 노출 툴이 레지스트 위로 반복하여 노출시킬 수 있는 최소한의 형상으로서 정의되며, 무엇보다도 그 초점의 깊이에 관한 함수이다. 또한, 노출 툴의 정렬 능력에 있어서의 제한은 그 반도체 장치를 구성하는 각각의 구조를 정확하게 정렬해야할 필요성에 의하여 드러날 수 있다. 그러한 장치 구조의 오정렬(misalignment)은 반도체 장치에 관하여 치명적 결점을 가져올 수 있다.
전술된 노출 툴을 이용하는 경우, 트렌치 파워 MOSFET에서 트렌치를 채우는 게이트 물질에 대한 콘택을 구성하는 두 가지 방법이 있다. 도 1에 개략적으로 도시된 제 1 방법은 폴리실리콘 층(101)을 기판(103)에 증착하여 기판(103)에 형성된 트렌치 그루브(trench groove)(104)를 채운 다음 마스크(도시되지 않음)를 이용해서 폴리실리콘 층(101)을 패터닝한다. 활성 영역이라 불리는 메인 장치 영역에 있어서, 실리콘 기판의 앞 표면에 관한 트렌치 그루브를 채우는 폴리실리콘 물질에 형성된 리세스로 폴리실리콘이 다시 에칭된다. 게이트 버스 영역에서, 증착된 실리콘 다결정 층이 패터닝되어 그 층의 일부가 그곳에 위치하는 트렌치를 채우는 물질과 전기적으로 콘택하게 된다. 이 층(101a)은 두꺼운 산화물 층(105)(필드 산화물이라 불림)의 표면 위로 확장되고, 여기서 게이트 버스 금속(107)에 콘택이 이루어질 수 있다. 종단 영역에서, 폴리실리콘 필름이 에칭되거나 남겨져 에지 종단 범위(edge termination region)에 필드 플레이트(field plate)를 형성할 수 있다. 도 1 및 도 2에 도시된 바에 따르면, 폴리실리콘 필름이 에칭되는 경우, 다이의 에지를 따라 존재하는 금속 스트라이프(metal stripe)(109)가 필드 플레이트 전극의 기능을 제공할 수 있다. 또한 도 1에는 소스 콘택(source contact)(111)과, 소스 영역(source region)(113)과, 콘택 임플란트(contact implant)(115)와, 바디 웰(body well)(117)이 도시되어 있다.
도 2에 제 2 방법이 도시되어 있다. 이 방법은, 장치 제조 과정동안 기판의 전체 앞 표면으로부터 폴리실리콘 층이 에칭되므로, 폴리실리콘 마스크를 이용하지 않는다. 또한, 트렌치가 게이트 버스 영역 내에서 부분적으로 보다 넓게 형성되어, 광역(wide) 트렌치(201)를 채우는 폴리실리콘 물질에 대하여 용이한 콘택이 이루어지도록 한다.
제 1 방법의 단점은, 앞 표면의 위상에 있어서 높이 차이가 크다는 점이다. 노출 툴의 제한된 초점 깊이 때문에, 게이트 버스 영역을 둘러싼 영역의 울퉁불퉁한 형상은 포토리소그래피에 의하여 인쇄될 수 있는 최소의 형상 크기에 대하여 엄격한 제한을 가져온다. 그러한 위상에 의하여 제시되는 높이 차원에서의 차이가 노출 툴의 해상도 제한을 테스트하기 때문이다. 제 2 방법은 표면 위상에서 높이 차이의 문제를 해결하지만 노출 툴의 정렬 능력에 의존해야만 하고, 약간의 오정렬이라도 게이트와 소스 전극간에 누설 전류(leakage current)나 심지어 전기적 단락(electrical short)의 위험을 증가시킨다. 또한, 제 2 방법은 메인 MOSFET와 폴리실리콘 장치의 용이한 통합이 어렵고, 형성될 수 있는 전체 폴리실리콘 층이 에칭된다.
따라서, 포토레지스트 마스크의 전체 임계 노출에 대하여 플랫(flat) 표면을 제공하는 동시에 자가 정렬형 콘택(self aligned contact)을 제공하는 방법이 필요로 된다. 본 발명은 그러한 필요성을 충족시키는 방법을 제공한다.
예컨대, 본 발명의 일실시예는 자가 정렬형 트렌치 파워 MOSFET을 제공하는 방법 및 시스템을 제공한다. 이 방법은, 산화물 층위에 증착된 실리콘 질화물의 마스크를 통하여 기판에 트렌치를 에칭하는 단계와, 트렌치 벽에 게이트 산화물 층을 형성하는 단계와, 폴리실리콘을 인가하여 트렌치를 채우고 실리콘 질화물 마스크의 표면을 덮는 단계와, 실리콘 질화물 마스크의 표면에서 CMP에 의하여 과잉 폴리실리콘을 제거하는 단계와, 포토레지스트 마스크를 인가하여 게이트 버스의 위치를 덮는 단계를 포함한다. 또한 이 방법은, 활성 영역에 배치된 트렌치에 형성된 폴리실리콘 플러그를 리세싱하여 폴리실리콘 플러그 위에 리세스를 형성하는 단계와, 활성 영역에 배치된 트렌치에 형성된 폴리실리콘 플러그 위에 형성된 리세스를절연체(insulator)로 채우는 단계와, 제 4의 포토 레지스트 마스크를 인가하여 레지스트 질화물 층에서 개방된 콘택 윈도우(contact window)를 정의하는 단계와, 실리콘 질화물 필름을 선택적으로 에칭하고 활성 영역에 배치된 트렌치를 덮는 플랫 표면형 산화물 버튼을 남기는 단계를 더 포함한다. 또한, 전기 콘택 트렌치는 자가 정렬형 스페이서(self aligned spacer) 동작을 이용하여 정의되고, 제 5의 포토 레지스트 마스크가 인가되어 반도체 장치 활성 영역에 도달하는 금속 콘택을 패터닝한다. 플랫 표면이 포토 레지스트 마스크의 전체 임계 노출에 제공된다.
일실시예에서 본 방법은 광역 트렌치에 형성된 반도체 장치(다이오드)의 통합을 제공한다. 광역 트렌치는 다결정 필름으로 채워지고, 이는 활성 트랜지스터 영역에 형성된 트랜지스터와 통합되는 반도체 장치를 내부에 포함한다.
당업자라면, 도면에 도시된 바람직한 실시예와 관련하여 다음의 상세한 설명을 읽은 후 본 발명의 이러한 이점 및 기타 다른 이점을 명백하게 알 수 있을 것이다.
본 명세서에 포함되어 일부를 이루는 첨부 도면은 본 발명의 실시예를 설명하고 있으며, 상세한 설명과 함께 본 발명의 원리를 설명하는데 기여한다.
도 1은 트렌치 파워 MOSFET에서 트렌치를 채우는 게이트 물질(gate material)에 대하여 콘택(contact)을 구성하는 통상적 방법을 도시하는 도면,
도 2는 트렌치 파워 MOSFET에서 트렌치를 채우는 게이트 물질에 대하여 콘택을 구성하는 통상적 방법을 도시하는 도면,
도 3a는, 본 발명의 일실시예에 따라서, 트렌치 그루브를 에칭하기 위하여 하드 마스크(hard mask)로 패터닝된 기판을 도시하는 도면,
도 3b는 본 발명의 일실시예에 따른 트렌치 형성 절차를 도시하는 도면,
도 3c는 본 발명의 일실시예에 따른 소스 삽입 절차(source implantation process)를 도시하는 도면,
도 3d는 본 발명의 일실시예에 따른 자가 정렬형 콘택 트렌치 형성을 도시하는 도면,
도 3e는, 본 발명의 일실시예에 따라서, 금속 증착과 패터닝을 마친 최종 장치를 도시하는 도면,
도 4a는, 본 발명의 일실시예에 따라서, 트렌치 그루브를 에칭하기 위하여 하드 마스크로 패터닝된 기판을 도시하는 도면,
도 4b는 본 발명의 일실시예에 따른 트렌치 형성 절차를 도시하는 도면,
도 4c는, 본 발명의 일실시예에 따라서, 임플란트와 콘택 윈도우(contact window)를 제공하는 절차를 도시하는 도면,
도 4d는, 본 발명의 일실시예에 따라서, 자가 정렬형 콘택을 제공하는 절차를 도시하는 도면,
도 4e는, 본 발명의 일실시예에 따라 제조된 최종 반도체 장치 구조를 도시하는 도면,
도 5는, 본 발명의 일실시예에 따라, 트렌치 파워 MOSFET에서 자가 정렬형 콘택을 제공하는 방법에 관한 흐름도,
도 6은, 본 발명의 일실시예에 따라, 자가 정렬형 스페이서 방법에서 수행되는 단계의 흐름도.
첨부 도면에 도시된 예시적인, 본 발명에 관한 바람직한 실시예를 참조하여 본 발명을 설명할 것이다. 본 발명은 바람직한 실시예와 함께 설명되지만, 이들 실시예로 본 발명에 제한되는 것은 아니라는 점을 알아야 한다. 오히려, 본 발명은, 첨부된 복수로 정해지는 발명의 사상과 영역을 벗어나지 않는 범위에서, 다른실시예나, 변형예, 그리고 등가물 등을 포함할 수 있다. 또한, 본 발명에 관한 다음의 상세한 설명에 있어서, 발명의 보다 완전한 이해를 돕고자 구체적인 많은 세부사항이 설명된다. 그러나, 당업자라면 본 발명이 이들 특정 세부사항에 제한되지 않고 실시될 수 있음을 명백히 알 것이다. 또한, 불필요하게 본 발명의 특징을 모호하게 하지 않도록, 잘 알려져 있는 방법, 절차, 소자, 회로 등은 상세히 설명하지 않는다.
트렌치 파워 MOSFET을 위한 자가 정렬형 콘택 형성
도 3a 내지 도 3e는, 본 발명의 일실시예에 따라서, 자가 정렬형 콘택의 제공을 설명하는 MOSFET 제조 절차를 도시하고 있다. 본 발명의 예시적 실시예는, 자가 정렬형 콘택을 위하여 스페이서를 형성하는데 이용되는 에칭제(etchant)를 견디는 포토레지스트 마스크로 미리 형성된 구조를 실딩(shielding)함으로써 형성될 수 있는 자가 정렬형 콘택을 제공한다. 방어층은 미리 형성된 하부 구조를 에칭제로부터 실딩하며, 에칭제가 보호되어야 할 구조를 둘러싼 영역을 차지하는 물질을 에칭하지 않도록 효과적으로 방지한다. 그러므로, 미리 형성된 구조에 대한 마스크의 정렬은 훨씬 덜 엄격하고 결과적으로 "자가 정렬형"이라 불릴 수 있다. 예시적 실시예에 따르면, (본 명세서에서 설명된 바와 같이) 포토레지스트 마스크의 전체 임계 노출에 대하여 플랫 표면이 제공되어, 상당한 높이 차이가 있는 표면을 패터닝하는 경우 발생할 수 있는 노출 툴의 미세 정렬에 관련된 문제점은 피하면서 고밀도, 미세 패턴형 구조의 제품을 생성할 수 있다(이하 도 3a 내지 도 3e 참조).
도 3a는, 본 발명의 일실시예에 따라, 트렌치 그루브의 에칭을 위하여 하드마스크(제 2의 포토레지스트 마스크)로 패터닝된 기판(301)을 도시한다. 도 3a에서 유동 링(floating ring)(308)으로 도시하는 것과 같은 에지 종단 부분의 구조를 정의하는데 제 1 포토레지스트 마스크(도시되지 않음)가 이용될 수 있다. 도 3a는 기판(301)과, 패드 산화물 층(pad oxide layer)(303)과, 실리콘 질화물 필름(305)과, 바디 웰(307)과, 유동 링(308)과, 마스크 개구부(309)를 도시하고 있다. 반도체 장치 구조의 형성이 기판(301)에서 이루어진다. 예시적 실시예에 따르면, 기판은 실리콘으로 구성되고, 삽입 절차를 이용하여 바디 웰(307)을 형성한다. 실리콘 질화물 필름(305)과 패드 산화물 층(303)이, 트렌치 그루브 형성에 이용될 수 있는 마스크 개구부(309)를 포함하는 하드 마스크를 형성한다(도 3b 참조).
도 3b는 본 발명의 일실시예에 따르는 트렌치 형성 절차를 도시하고 있다. 도 3b는, 도 3a의 설명에서 열거된 구조에 더하여, 활성 영역 트렌치(311)와, 게이트 영역 트렌치(313)와, 다결정 필름(315)과, 게이트 산화물(317)을 도시하고 있다. 예시적 실시예에 따르면, 트렌치 형성에 건조 에칭 절차(dry etching process)가 이용될 수 있다. 일실시예에 따르면, 트렌치 형성에 반응성 이온 에칭(reactive ion etching : RIE) 절차가 이용될 수 있다. 트렌치를 형성한 다음, 트렌치 벽을 라이닝(lining)하는 게이트 산화물(317)이 증착될 수 있다. 다결정 필름(315)이 게이트 산화물 층(317) 위에 증착되어 트렌치 그루브를 채우고 트렌치 내부에 게이트 물질을 형성할 수 있다. 그런 다음, CMP에 의하여, 하드 마스크의 SiN 층(305) 표면에서 과잉 폴리실리콘이 제거되고 플랫 노출 표면을 남긴다.
그런 다음, 그러한 표면에 포토레지스트 마스크(제 3의 마스크)가 인가되어메인 MOSFET의 활성 영역과 장래 게이트 버스 영역 사이를 구분한다. 그런 다음, 선택적 건조 에칭에 의하여 메인 MOSFET 영역에서 실리콘 기판의 앞 표면 아래로 폴리실리콘 필름(315)이 리세스될 수 있다. 이로써, 활성 영역 트렌치(311)를 차지하는 다결정 필름(315)은 리세스되고 게이트 영역 트렌치(313)를 차지하는 다결정 필름(315)은 하드 마스크의 SiN 층(305)의 위 표면과 여전히 일치한다.
도 3c는 본 발명의 실시예에 따르는 소스 삽입 절차를 도시하고 있다. 도 3c는 앞서 도 3a 및 도 3b의 설명에서 열거한 구조에 더하여, 절연체 필름(319)과, 소스 영역(321)과, 콘택 윈도우(323)를 도시하고 있다. 절연체 필름(319)이 증착되고 CMP에 의하여 평탄화되어 리세스된 폴리실리콘 위 공동(void)을 채운다. 제 4의 포토레지스트 마스크가 이러한 플랫 표면위로 인가되어, 질화물 층에서 개방될 수 있는 콘택 윈도우(323)를 정의하여 소스 영역(321)의 삽입을 조성할 수 있다. 그런 다음, 활성 영역에서, 트렌치를 덮는 산화물 버튼을 남기면서 SiN 필름이 선택적으로 에칭될 수 있다(도 3c 참조). 개방형 콘택 윈도우(323)는 소스 영역(321)의 삽입을 조성하고 추가적 바디 도스(body dose)를 삽입하여 임계 전압을 고정시키는데 이용될 수 있다. 이는 트렌치 벽에서 발생할 수 있는 실리콘과 게이트 산화물 사이에서 도판트 재분배가 이루어진 후 요청될 수 있다. 삽입된 소스와 바디 도판트는 RTA(Rapid Thermal Annealing) 절차를 이용하여 전기적으로 활성화될 수 있음을 유의해야 한다. 또한, 삽입 윈도우도 트렌치로부터 일정 거리만큼 개방되어 소스 금속이 바디 웰에 대하여 원격 콘택 가능하게 할 수 있다.
도 3d는 본 발명의 일실시예에 따르는 자가 정렬형 콘택 트렌치의 형성을 도시하고 있다. 도 3d는, 앞서 도 3a 내지 도 3c의 설명에서 열거한 구조에 더하여, 산화물 스페이서(325)와, 콘택 트렌치(327)와, 콘택 임플란트(329)를 도시하고 있다. 일실시예에 따르면, 산화물 CVD 필름을 제공하는 단계와 RIE 절차에 의하여 다시 비등방성 에칭을 하는 단계를 포함하는 절차 시퀀스에 의하여 산화물 스페이서(325)가 콘택 윈도우(도 3c에서 참조번호(323))의 벽을 따라 생성될 수 있다. 콘택 영역(327)에서, 후속 RIE 단계를 이용하여 실리콘 표면이 에칭될 수 있다. 그런 다음, 깊이가 얕은 트렌치가 소스 영역의 전체 깊이를 통하여 에칭되고 뒤이어 바디 웰의 콘택 인터페이스(contact interface)에서 도판트 농축을 증가시키도록 콘택 임플란트(329)가 형성될 수 있다. 소스 영역은 콘택 트렌치(327)의 측벽을 따라 콘택될 수 있다(도 3e 참조).
도 3e는, 본 발명의 일실시예에 따라, 금속 증착 및 금속형 콘택(331)의 패터닝 이후 최종 장치 구조를 도시하고 있다. 전술된 절차 흐름은, 트렌치간 메사 영역에서 트랜지스터의 활성 영역에 대한, 그리고 트렌치 네트워크를 차지하고 있는 폴리실리콘 게이트 물질에 대한 금속형 콘택(331)의 자가 정렬형 형성을 가져온다.
본 발명의 예시적 실시예에 따른 최종 장치 구조는 트렌치 게이트형 장치임을 특징으로 한다. 도 3e에 도시된 바에 따르면, 최종 장치 구조에서, 활성 장치 영역과 게이트 버스 영역에 배치된 트렌치를 차지하는 폴리실리콘 물질이 서로 다른 레벨로 형성될 수 있다. 활성 장치 영역에서, 트렌치를 차지하는 다결정 실리콘(게이트 물질로 이용될 수 있음)은 실리콘 기판 앞 표면의 레벨 아래로 리세스될수 있고 절연체에 의하여 위에 놓인 소스 금속으로부터 격리될 수 있다. 그러나, 게이트 버스 영역에서는, 트렌치를 차지하는 폴리실리콘이 기판의 앞 표면위로 연장되고 필드 산화물 층을 통하여 플러그를 생성한다. 예시적 실시예에 따라, 이와 같이 배치된 플러그의 윗 부분은 게이트 버스를 형성하는 금속 콘택과 전기적 콘택을 이룬다. 활성 장치 영역과 게이트 버스 영역의 트렌치는 연속 그리드(continuous grid)를 형성하여, 이들 트렌치를 차지하는 폴리실리콘은 공통 게이트 전극을 형성한다.
예시적 실시예에 따르면, 다결정 실리콘 층에 형성된 반도체 장치는 메인 트랜지스터와 함께 단일 칩 상에 통합될 수 있다. 이는, 폴리실리콘 필름이 광역 트렌치에 배치되고 트렌치 벽을 라이닝하는 산화물 필름에 의하여 메인 트랜지스터로부터 격리되는 경우, 달성될 수 있다(본 명세서에서 도 4a 내지 도 4e를 참조하여 설명됨). 그러한 실시예에 따르면, 광역 트렌치를 차지하는 폴리실리콘 물질의 윗 표면이 기판의 앞 표면 아래로 리세스되고 그 다음 절연체 필름이 이를 덮을 수 있다. 리세스되지 않은 폴리실리콘 필름의 세그먼트는 절연체 위에 얹혀 있고 기판 표면과 일치하는 표면을 갖는 플러그 콘택을 구성한다. 결과적으로 이들 플러그는 폴리실리콘 층에서 형성된 반도체 장치의 전기적 터미널을 형성하는 전용 금속 전극(dedicated metal electrode)과 콘택할 수 있다. 또한, 전술된 바와 같이, 본 발명의 예시적 실시예에서는, 포토레지스트 마스크의 전체 임계 노출에 대하여 플랫 표면이 제공되고, 상당한 높이 차이가 있는 표면을 패터닝하는 경우 발생할 수 있는 노출 툴의 미세 정렬에 관련된 문제점은 피하면서 고밀도, 미세 패턴형 구조의 제품을 생성할 수 있다. 예시적 실시예는 또한 본 명세서에서 설명되는 트렌치 사이의 메사에 대하여 자가 정렬형 콘택을 구성하는 방법을 제공한다.
도 4a 내지 도 4e는, 본 발명의 일실시예에 따라 자가 정렬형 콘택을 제공함을 특징으로 하는 MOSFET 제조 과정을 도시하고 있다. 도 4a는 본 발명의 일실시예에 따라 트렌치 그루브의 에칭이 가능하도록 하드 마스크(제 2의 포토레지스트 마스크)로 패터닝된 기판이 도시되어 있다. 제 1 포토 레지스트 마스크(도시되지 않음)를 이용하여 장치의 에지 종단 부분의 구조를 정의할 수 있다. 도 4a는 기판(401)과, 패드 산화물 층(403)과, 실리콘 질화물 필름(405)과, 마스크 개구부(413,415,417)를 도시하고 있다. 기판(401)은 장치 소자 형성을 지지한다. 예시적 실시예에 따르면, 실리콘 기판(401)은 MOSFET을 형성할 수 있는 기저 물질을 제공한다. 실리콘 질화물 필름(405)과 함께, 패드 산화물 층(403)은, 트렌치 그루브의 에칭을 가능하게 하는, 마스크 개구부(413,415,417)를 포함한 하드 마스크를 형성한다(도 4b 참조).
도 4b는 본 발명의 일실시예에 따르는 트렌치 형성 절차를 도시하고 있다. 도 4b는, 도 4a에 관한 설명에서 열거된 구조에 더하여, 활성 영역 트렌치(411,412)와, 광역 트렌치(413)와, 다결정 필름(415)과, 산화물 필름(417)을 도시하고 있다. 예시적 실시예에 따르면, 활성 영역 트렌치(411,412)와 광역 트렌치(413) 형성에서, 바디 마스크와 트렌치 마스크를 둘 다 이용하는 건조 에칭 절차가 이용될 수 있다. 일실시예에 따르면, 반응성 이온 에칭(RIE) 절차가 트렌치 형성에 이용될 수 있다. 트렌치가 형성된 다음, 트렌치 벽을 라이닝하기 위하여 산화물 필름(417) 증착이 이루어질 수 있다. 그런 다음, 게이트 산화물 필름(417) 위에 다결정 필름(415)이 증착되어 트렌치 그루브를 채우고 트렌치를 차지하는 전극 물질을 형성할 수 있다. 예시적 실시예에 따르면, 광역 트렌치(413)를 차지하는 다결정 물질은, 광역 트렌치의 벽을 라이닝하기 위하여 증착된 산화물 필름(417)에 의해서, 메인 트랜지스터로부터 격리될 수 있다. 이러한 실시예에 따르면, 하드 마스크의 SiN 층(405) 표면과 CMP 동작으로 평탄화된 노출형 폴리실리콘 표면으로부터 과잉 폴리실리콘이 제거될 수 있다. 이는 질화물의 윗 표면과 일치하는 플랫 폴리실리콘 표면을 가져온다.
그런 다음 그 플랫 표면으로 포토레지스트 마스크(제 3의 마스크)가 인가되어 메인 MOSFET의 활성 영역과 기타 회로 영역 사이를 구분할 수 있다. 그런 다음 선택적 건조 에칭에 의하여 메인 MOSFET 영역에서 실리콘 기판의 앞 표면 아래로 폴리실리콘 필름(415)이 리세스된다. 그러면 활성 영역 트렌치(411,412)를 차지하는 다결정 필름(415)과, 리세스된 광역 트렌치(413)가 남는다. 도 4b에 도시된 구조는 활성 마스크의 인가와 뒤이은 폴리실리콘의 에칭 이후의 모습이다.
도 4c는 본 발명의 일실시예에 따라 임플란트와 콘택 윈도우를 제공하는 절차를 도시하고 있다. 도 4c는, 도 4a 및 도 4b에 관한 설명에서 열거된 구조에 더하여, 절연체 필름(419)과, 소스 영역(421)과, 콘택 윈도우(423)를 도시하고 있다. 절연체 필름(419)은 증착된 후 CMP 절차에 의하여 평탄화될 수 있다. 절연체 필름의 증착은 리세스된 폴리실리콘 위의 공동을 채운다. 그런 다음 절연체 필름이 제 2의 CMP 절차에 의하여 평탄화될 수 있다. 제 4의 포토레지스트 마스크가 인가되어, 소스 영역(421)을 삽입하기 위하여 질화물 층에서 개방될 수 있는 콘택 윈도우(423)를 정의할 수 있다. 활성 영역에서, SiNi 필름이 선택적으로 에칭되어 트렌치를 덮는 산화물 버튼을 남긴다(도 4c 참조). 소스 영역(421)의 삽입을 조성하고 추가적 바디 도스를 삽입하여 임계 전압을 고정시키는데 개방형 콘택 윈도우(423)가 이용될 수 있다. 이는 트렌치 벽에서 일어날 수 있는 실리콘 및 게이트 산화물간 도판트 재분배 이후에 요청된다. 일실시예에 따르면, 삽입 윈도우는 또한 트렌치로부터 일정 거리만큼 개방되어 바디 웰에 대한 소스 금속의 원격 콘택이 가능하도록 할 수 있다. 또한, 각각의 삽입 단계에 의하여 폴리실리콘 필름에서 PN 접합이 형성될 수 있다.
도 4d는 본 발명의 일실시예에 따르는 자가 정렬형 콘택 트렌치의 형성을 도시하고 있다. 도 4d는, 앞서 도 4a 내지 도 4c의 설명에서 열거한 구조에 더하여, 산화물 스페이서(425)와, 콘택 트렌치(427)와, 콘택 임플란트(429)를 도시하고 있다. 산화물 CVD 필름을 제공하는 단계와 RIE 절차에 의하여 다시 비등방성 에칭을 하는 단계를 포함하는 절차 시퀀스에 의하여 산화물 스페이서(425)가 콘택 윈도우(도 4c에서 참조번호(423))의 벽을 따라 생성될 수 있다. 콘택 영역에서, 후속 RIE 단계를 이용하여 실리콘 표면이 에칭될 수 있다. 그런 다음, 깊이가 얕은 트렌치가 소스 영역의 전체 깊이를 통하여 에칭되고 뒤이어 바디 웰의 콘택 인터페이스(contact interface)에서 도판트 농축을 증가시키도록 콘택 임플란트(429)가 형성될 수 있다. 소스 영역은 콘택 트렌치(427)의 측벽을 따라 콘택될 수 있다(도 4e 참조).
도 4e는 본 발명의 일실시예에 따라 제조된 최종 반도체 장치를 도시하고 있다. 도 4e는 금속형 콘택(431)의 증착과 패터닝 이후의 최종 장치 구조를 도시하고 있다. 광역 트렌치를 차지하는 다결정 필름에 형성된 장치의 전극은 메인 트랜지스터의 금속형 콘택(431)에 의하여 표시되는 것처럼 정렬된 구조에 의하여 콘택될 수 있다. 광역 트렌치 내부에 배치된 폴리실리콘 다이오드는 메인 MOSFET의 게이트 터미널을 정전기 방전(electrostatic discharge)으로부터 보호하고자 ESD 다이오드로 이용되거나, 메인 트랜지스터와 통합된 온도 감지 장치(temperature sense device)로 이용될 수 있다.
본 발명이 실시예는, 기판 표면 위에 배치될 수 있고 메인 MOSFET로부터 전기적으로 격리되어야 하는 폴리실리콘 장치의 용이한 통합을 조성한다. 전술된 바와 같이, 다이오드를 형성하는데 이용되는 폴리실리콘 물질이 광역 트렌치 웰 내부에 배치될 수 있다. 이러한 물질은 산화물 필름에 의하여 실리콘 기판으로부터 격리될 수 있고 트렌치 깊이에 대한 차원에서 동일한 두께를 보이도록 형성될 수 있다. 이는 하드 마스크의 표면에서 과잉 폴리실리콘을 제거하는 CMP 동작 동안 이루어질 수 있다.
일실시예에 따르면, 최종 장치 구조에서 집적 폴리실리콘 장치는 얇은 게이트 산화물 필름에 의하여 메인 트랜지스터와 격리될 수 있다. 이는 온도 센서로 이용될 수 있는 폴리실리콘 다이오드의 통합이 가능하게 한다. 그러나, 폴리실리콘 다이오드가 정전기 방전에 의한 게이트 산화물 손상의 보호(ESD 보호)로서 이용된다면, 산화물 격리 구조는 게이트 산화물 필름보다 훨씬 더 두꺼워야 한다. 이러한 구조는, 활성 영역에 형성된 트렌치를 먼저 에칭 및 산화시키고, 이어서 폴리실리콘 다이오드의 통합에 이용되는 광역 트렌치를 에칭 및 산화시키는 두 개의 독립적 절차 단계에 의하여 제공될 수 있다. 이와 같은 절차의 공식화는 보다 복잡하고 고가일 수 있으나, 쉽게 수행될 수 있다.
도 5는 본 발명의 일실시예에 따라 트렌치 파워 MOSFET에서 자가 정렬형 콘택을 제공하는 방법을 도시하고 있다. 이러한 실시예에 따르면, (본 명세서에서 설명된 바와 같이) 포토레지스트 마스크의 전체 임계 노출에 대하여 플랫 표면이 제공되어, 상당한 높이 차이가 있는 표면을 패터닝하는 경우 발생할 수 있는 노출 툴의 미세 정렬에 관련된 문제점은 피하면서 고밀도, 미세 패턴형 구조의 제품을 생성할 수 있다.
단계(501)에서, 산화물 층위에 증착된 실리콘 질화물 마스크를 통하여 기판에 트렌치가 형성된다. 예시적 실시예에 따르면, 트렌치 형성에 건조 에칭 절차가 이용될 수 있다. 일실시예에 따르면, 트렌치 형성에 반응성 이온 에칭(RIE) 절차가 이용될 수 있다.
단계(503)에서는, 단계(501)에서 형성된 트렌치 벽위에 게이트 산화물 층이 형성된다. 트렌치가 형성된 다음, 트렌치 벽을 라이닝하는 게이트 산화물(317)의 증착이 이루어질 수 있다. 단계(505)에서는, 폴리실리콘이 이용되어 트렌치를 채우고 실리콘 질화물 마스크의 표면을 덮을 수 있다. 이는, 게이트 산화물 층위에 다결정 필름을 증착하여 게이트 물질로 트렌치 그루브를 채움으로써 달성할 수 있다.
단계(507)에서는, 실리콘 질화물(SiN) 마스크 표면에서 과잉 폴리실리콘이 제거된다. 일실시예에 따르면, CMP에 의하여 하드 마스크의 SiN 층(305) 표면에서 과잉 폴리실리콘이 제거되고, 플랫 표면은 SiN 층의 윗 표면과 일치하도록 남는다.
단계(509)에서, 장래의 게이트 버스 위치를 덮기 위하여 포토레지스트 마스크가 인가된다. 메인 MOSFET의 활성 영역과 장래의 게이트 버스 영역 사이를 구분하기 위하여 포토레지스트 마스크가 이용될 수 있다.
단계(511)에서, 활성 영역에 배치된 트렌치에 형성된 폴리실리콘 플러그(예컨대, 폴리실리콘 필름(315))가 에칭되어 그 폴리실리콘 플러그 위에 배치된 영역에서 리세스를 형성한다. 예시적 실시예에 따르면, 선택적 건조 에칭에 의하여 폴리실리콘 플러그(예컨대, 폴리실리콘 필름(315))가 메인 MOSFET 영역에서 실리콘 기판의 앞 표면 아래로 리세스될 수 있다.
이로써, 활성 영역 트렌치(예컨대, 참조번호(311))를 차지하는 다결정 필름(예컨대, 참조번호(315))은 리세스되고, 게이트 영역 트렌치(예컨대, 참조번호(313))를 차지하는 다결정 필름은 하드 마스크의 SiNi 층(예컨대, 참조번호(305))의 윗 표면과 일치하게 된다.
단계(513)에서, 활성 영역에 배치된 트렌치에서 형성되어 있는 폴리실리콘 플러그의 위에 형성된 리세스를 절연체 필름(예컨대, 참조번호(319))으로 채운다. 예시적 실시예에 따르면, 절연체 필름(319)이 증착된 다음 CMP 절차에 의하여 평탄화되어 리세스된 폴리실리콘 위의 공동을 채우게 된다. CMP 절차에 의하여 과잉 물질이 제거된 후, 하드 마스크의 플랫 표면이 노출된다.
단계(515)에서, 제 4 포토레지스트 마스크가 인가되어 질화물 층에서 개방될 수 있는 콘택 윈도우(예컨대, 참조번호(323))를 정의한다. 이들 윈도우는 반도체 장치 소스 영역(예컨대, 참조번호(321))의 삽입이 가능하게 한다. 그 다음 단계(517)에서는, 활성 영역에서, SiN 필름을 선택적으로 에칭하여 그 곳에 배치되어 있는 트렌치를 덮는 플랫 표면형 산화물 버튼을 남긴다(도 3c 참조).
단계(519)에서는, 자가 정렬형 스페이서 방법을 이용하여 전기적 콘택 트렌치가 정의된다(도 6 참조). 그리고, 단계(521)에서, 제 5의 포토 레지스트 마스크가 인가되어 반도체 장치 활성 영역에 도달하도록 구성(예컨대, 증착 등)된 금속 콘택을 패터닝한다. 예시적 실시예에 따르면, 전술한 절차는, 반도체 장치 트렌치사이에서 트랜지스터 메사 영역의 활성 영역과, 반도체 장치 트렌치를 차지하는 게이트 물질을 구성하는 폴리실리콘에 대하여 자가 정렬형 콘택의 형성을 제공한다.
도 6은 본 발명의 일실시예에 따라 자가 정렬형 스페이서 방법을 제공하기 위하여 수행되는 단계의 흐름도이다. 예시적 실시예에 따르면, 본 방법은 반도체 장치의 소스 영역에 대하여 자가 정렬형 콘택을 제공한다.
단계(601)에서, 콘택 윈도우(예컨대, 참조번호(323))의 벽을 따라 산화물 스페이서(예컨대, 참조번호(325))가 생성된다. 예시적 실시예에 따르면, RIE 절차에 의한 산화물 필름의 비등방성 에칭과 결합하여 산화물 CVD 필름을 증착함으로써 산화물 스페이서가 생성된다.
단계(603)에서는, 콘택 영역에서, 실리콘 표면이 제 2의 RIE 동작으로 에칭된다. 예시적 실시예에 따르면, 그 표면이 에칭되어, 소스 영역을 통하여 연장되는 깊이가 얕은 트렌치를 형성한다. 그리고, 단계(605)에서는, 트렌치의 바닥에 콘택 임플란트가 형성되어 바디 웰의 콘택 인터페이스에서 도판트 농축이 증가한다. 소스 영역은 금속 콘택에 의하여 콘택 트렌치의 측벽을 따라 콘택될 수 있음을 유의해야 한다(도 5에서, 참조번호(521)).
예시적 실시예를 참조하여 전술된 바와 같이, 본 발명은 트렌치 파워 MOSFET에서 자가 정렬형 콘택을 제공하는 방법을 제공한다. 본 방법은, 산화물 층위에 증착된 실리콘 질화물의 마스크를 통하여 기판에서 트렌치를 에칭하는 단계와, 트렌치 벽위에 게이트 산화물 층을 형성하는 단계와, 폴리실리콘을 인가하여 트렌치를 채우고 실리콘 질화물 마스크의 표면을 덮는 단계와, 포토레지스트 마스크를 인가하여 게이트 버스의 위치를 덮는 단계와, 실리콘 질화물 마스크의 표면으로부터 폴리실리콘을 제거하는 단계를 포함한다. 본 방법은 또한, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그를 리세싱하여 그 폴리실리콘 플러그 위에 리세스를 형성하는 단계와, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그 위에 형성된 리세스를 절연체로 채우는 단계와, 제 4 포토 레지스트 마스크를 인가하여 질화물 층에서 개방된 콘택 윈도우를 정의하는 단계와, 활성 영역에 배치된 트렌치를 덮는 플랫 표면형 산화물 버튼을 남기고 실리콘 질화물 필름을 선택적으로 에칭하는 단계를 더 포함한다. 또한, 자가 정렬형 스페이서 동작을 이용하여 전기적 콘택 트렌치가 정의되고, 제 5 포토 레지스트 마스크가 인가되어 반도체 장치 활성 영역에 콘택하는 금속 콘택을 패터닝한다.
요컨대, 본 명세서는 트렌치 파워 MOSFET에 대하여 자가 정렬형 콘택을 제공하는 방법을 제시하고 있다. 본 방법은, 산화물 층위에 증착된 실리콘 질화물 마스크를 통하여 기판에서 트렌치를 에칭하는 단계와, 그 트렌치 벽위에 게이트 산화물 층을 형성하는 단계와, 폴리실리콘을 인가하여 트렌치를 채우고 실리콘 질화물 마스크의 표면을 덮는 단계와, 실리콘 질화물 마스크의 표면에서 그 폴리실리콘을 제거하는 단계와, 포토레지스트 마스크를 인가하여 게이트 버스의 위치를 덮는 단계를 포함한다. 본 방법은 또한, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그를 리세싱하여 그 폴리실리콘 플러그 위에 리세스를 형성하는 단계와, 활성 영역에 배치된 트렌치에 형성되어 있는 폴리실리콘 플러그 위에 형성된 리세스를 절연체로 채우는 단계와, 제 4 포토 레지스트 마스크를 인가하여 질화물 층에서 개방된 콘택 윈도우를 정의하는 단계와, 활성 영역에 배치된 트렌치를 덮는 플랫 표면형 산화물 버튼을 남기고 실리콘 질화물 필름을 선택적으로 에칭하는 단계를 더 포함한다. 또한, 자가 정렬형 스페이서 동작을 이용하여 전기적 콘택 트렌치가 정의되고, 제 5 포토 레지스트 마스크가 인가되어 반도체 장치 활성 영역에 도달하는 금속 콘택을 패터닝한다.
이상, 설명을 위하여 본 발명의 특정 실시예에 관하여 설명하였다. 이러한 설명은, 본 명세서에서 제시된 명확한 형태로 본 발명을 제한하고자 의도된 것이 아니며, 명백하게, 전술된 원리를 고려하여 많은 변형과 변화가 가능하다. 실시예는 본 발명의 원리와 그 실제적 응용을 잘 설명하고, 이로써 당업자가 숙고되는 특정 사용에 적합한 여러 변형과 더불어 본 발명 및 다양한 실시예를 가장 잘 이용할 수 있도록 선택되고 설명된 것이다. 본 발명의 영역은 이하 첨부되는 복수 및 그등가물에 의하여 정의된다.
본 발명은 포토레지스트 마스크의 전체 임계 노출에 대하여 플랫 표면을 제공하는 동시에 자가 정렬형 콘택을 제공하는 방법을 제공한다.

Claims (24)

  1. 반도체 장치에서 자기 정렬형 콘택(self-aligned contacts)을 제공하는 방법으로서,
    포토레지스트 마스크(photoresist mask)를 통하여 기판내에 트렌치(trench)를 에칭(etching)하고 상기 트렌치의 벽 상에 게이트 산화물층(gate oxide layer)을 형성하는 단계;
    상기 트렌치를 채우기 위하여 폴리실리콘(polysilicon)을 인가(applying)하는 단계;
    상기 마스크의 표면에서 상기 폴리실리콘을 제거한 다음, 게이트 버스(gate bus)의 위치를 덮기(cover) 위해 포토레지스트 마스크를 인가하는 단계; 및
    활성 영역(active area)에 배치된 트렌치에 형성되는 폴리실리콘 플러그(plug)를 위에 리세스를 형성하기 위해 상기 폴리실리콘 플러그를 리세싱(recessing)하는 단계
    를 포함하는 자가 정렬형 콘택 제공 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 마스크가 산화물층 위에 증착된 실리콘 질화물(silicon nitride)로 구성되고 상기 인가 단계가 또한 상기 실리콘 질화물로된 상기 마스크의 표면을 덮는 자가 정렬형 콘택 제공 방법.
  3. 제 1 항에 있어서,
    상기 활성 영역에 배치된 상기 트렌치에 형성되는 상기 폴리실리콘 플러그 위에 형성된 리세스를 절연체(insulator)로 채우는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  4. 제 3 항에 있어서,
    콘택 윈도우(contact window)를 정의하기 위해 후속적 포토레지스트 마스크를 형성하는 단계;
    상기 활성 영역에 배치된 상기 트렌치 위에 플랫 표면형 산화물 버튼(flat surfaced oxide button)을 형성한 다음, 자가 정렬형 스페이서 동작(spacer operation)을 이용하여 활성 영역 콘택용 전기적 콘택 트렌치(electric contact trench)를 정하는 단계; 및
    상기 반도체 장치의 활성 영역에 도달하는 금속 콘택을 패터닝(pattern)하기 위해 또 다른 포토레지스트 마스크를 형성하는 단계
    를 더 포함하는 자가 정렬형 콘택 제공 방법.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 활성 영역에 배치된 상기 트렌치에 형성되는 상기 폴리실리콘 플러그 위에 형성된 리세스를 절연체로 채우고, 상기 질화물층에서 개방(opened)되는 콘택윈도우를 정하기 위해 후속적 포토레지스트 마스크를 인가하는 단계;
    상기 실리콘 질화물 필름을 선택적으로 에칭하고, 상기 활성 영역에 배치된 상기 트렌치를 덮는 플랫 표면형 산화물 버튼을 남긴 다음, 자가 정렬형 스페이서 동작을 이용하여 활성 영역 콘택용 전기적 콘택 트렌치를 정하는 단계;
    상기 반도체 장치의 활성 영역에 도달하는 금속 콘택을 패터닝하기 위해 또 다른 포토레지스트 마스크를 인가하는 단계
    를 더 포함하는 자가 정렬형 콘택 제공 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    반도체 장치의 상기 활성 영역에 배치된 폴리실리콘 물질을 격리시키고, 상기 반도체 장치의 게이트 버스 영역에 배치된 폴리실리콘 플러그의 상부에 대한 액세스(access)를 제공하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  7. 집적 MOSFET 장치(integrated MOSFET arrangement)에서 자가 정렬형 콘택을 제공하는 방법으로서,
    제 1 표면을 구비한 반도체 기판을 제공하고, 상기 반도체 기판의 상기 제 1 표면에 액세스 가능한 복수의 반도체 장치를 형성하는 단계;
    산화물층 위에 증착된 실리콘 질화물의 포토레지스트 마스크를 통하여 상기 기판내에 트렌치를 에칭하고, 상기 트렌치의 벽 상에 게이트 산화물층을 형성하는 단계;
    상기 트렌치를 채우고 상기 실리콘 질화물 마스크의 표면을 덮기 위해 폴리실리콘을 인가하는 단계; 및
    상기 실리콘 질화물 마스크의 상기 표면에서 상기 폴리실리콘을 제거하고, 게이트 버스의 위치를 덮기 위해 포토레지스트 마스크를 인가하는 단계
    를 포함하는 자가 정렬형 콘택 제공 방법.
  8. 제 7 항에 있어서,
    활성 영역에 배치된 트렌치에 형성되는 폴리실리콘 플러그 위에 리세스를 형성하기 위해 상기 폴리실리콘 플러그를 리세싱하고, 상기 활성 영역에 배치된 상기 트렌치에 형성되는 상기 폴리실리콘 플러그 위에 형성된 상기 리세스를 절연체로 채우는 단계;
    상기 질화물 층에서 개방되는 콘택 윈도우를 정하기 위해 후속적(subsequent) 포토레지스트 마스크를 인가하고, 상기 활성 영역에 배치된 상기 트렌치를 덮는 플랫 표면형 산화물 버튼을 남기도록 상기 실리콘 질화물 필름을 선택적으로 에칭하는 단계; 및
    자가 정렬형 스페이서 동작을 이용하여 활성 영역 콘택용 전기적 콘택 트렌치를 정하고, 상기 반도체 장치 활성 영역에 도달하는 금속 콘택을 패터닝하기 위해 또 다른 포토레지스트 마스크를 인가하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  9. 집적 MOSFET 장치에서 자가 정렬형 콘택을 제공하는 방법으로서,
    제 1 표면을 구비한 반도체 기판을 제공하고, 상기 반도체 기판의 상기 제 1 표면에서 액세스 가능한 복수의 반도체 장치를 형성하는 단계;
    상기 기판에 형성된 콘택 윈도우의 벽을 따라 산화물 스페이스(oxide space)를 생성하고, 상기 콘택 영역에 콘택 트렌치를 형성하기 위해 RIE 동작으로 상기 기판 표면을 에칭하는 단계; 및
    콘택 인터페이스에서 바디 웰(body well)내의 도펀트 농도(dopant concentration)를 증가시키기 위해 상기 콘택 트렌치의 바닥에 콘택 임플란트(contact implant)를 형성하는 단계를 포함하고, 소스 영역이(source region) 상기 콘택 트렌치의 측벽을 따라 콘택되는 자가 정렬형 콘택 제공 방법.
  10. 제 5 항 또는 제 9 항에 있어서,
    상기 집적 반도체 장치의 상기 활성 영역에 배치된 폴리실리콘 물질을 격리시키고, 상기 집적 반도체 장치의 게이트 버스 영역에 배치된 폴리실리콘 플러그의 상부에 액세스를 제공하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  11. 제 10 항에 있어서,
    CMP(chemo mechanical polishing method) 동작으로 실리콘 질화물 마스크의 표면에서 상기 폴리실리콘 물질을 제거하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  12. 제 11 항에 있어서,
    상기 반도체 장치의 상기 활성 영역과 상기 집적 반도체 장치의 상기 게이트 버스 영역 사이를 구분하는 포토레지스트 마스크를 인가하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  13. 제 12 항에 있어서,
    상기 폴리실리콘 플러그가 상기 게이트 버스 영역에서 상기 마스크의 상기 표면과 일치하는 높이를 가지는 자가 정렬형 콘택 제공 방법.
  14. 제 13 항에 있어서,
    상기 마스크와 관련하여 절연체가 선택적으로 에칭되는 자가 정렬형 콘택 제공 방법.
  15. 제 5 항 또는 제 10 항에 있어서,
    상기 실리콘 질화물 마스크의 표면에서 상기 폴리실리콘을 제거하는 단계가 CMP 동작을 포함하는 자가 정렬형 콘택 제공 방법.
  16. 제 5 항 또는 제 15 항에 있어서,
    상기 포토레지스트 마스크를 인가하는 단계는 상기 반도체 장치의 상기 활성영역과 상기 게이트 버스 영역 사이를 구분하는 자가 정렬형 콘택 제공 방법.
  17. 제 16 항에 있어서,
    상기 폴리실리콘 플러그가 상기 게이트 버스 영역에서 상기 마스크의 상기 표면과 일치하는 높이를 가지는 자가 정렬형 콘택 제공 방법.
  18. 제 5 항 또는 제 8 항에 있어서,
    상기 마스크와 관련하여 상기 절연체가 선택적으로 에칭되는 자가 정렬형 콘택 제공 방법.
  19. 제 3 항, 제 14 항 또는 제 18 항 중 어느 한 항에 있어서,
    상기 절연체가 산화물 또는 BPSG를 포함하는 자가 정렬형 콘택 제공 방법.
  20. 제 5 항, 제 8 항 또는 제 10 항 중 어느 한 항에 있어서,
    상기 폴리실리콘 플러그와 상기 게이트 버스를 형성하는 상기 금속 사이에 전기적 콘택을 형성하는 단계를 더 포함하는 자가 정렬형 콘택 제공 방법.
  21. 제 6 항, 제 10 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 기판내에 트렌치를 에칭하는 단계가 광역 트렌치(wide trench)를 에칭하는 단계를 포함하는 자가 정렬형 콘택 제공 방법.
  22. 제 21 항에 있어서,
    상기 광역 트렌치에 형성된 상기 활성 영역에 형성되는 트랜지스터로 집적된 반도체 장치를 포함하는 다결정 필름(polycrystalline film)으로 상기 광역 트렌치가 채워지고, 상기 광역 트렌치는 상기 기판의 표면에서 액세스 가능한 자가 정렬형 콘택 제공 방법.
  23. 제 5 항 또는 제 8 항에 있어서,
    상기 콘택 윈도우의 벽을 따라 산화물 스페이스를 생성하는 단계;
    상기 콘택 영역에서 콘택 트렌치를 형성하기 위해 RIE 동작으로 상기 기판 표면을 에칭하는 단계; 및
    콘택 인터페이스에서 바디 웰내의 도펀트 농도를 증가시키기 위해 상기 콘택 트렌치의 바닥에 콘택 임플란트를 형성하는 단계를 포함하고, 소스 영역이 상기 콘택 트렌치의 측벽을 따라 콘택되는 자가 정렬형 콘택 제공 방법.
  24. 제 21 항에 있어서,
    상기 광역 트렌치에 형성된 반도체 장치를 포함하는 다결정 필름으로 상기 광역 트렌치가 채워지는 자가 정렬형 콘택 제공 방법.
KR1020030066273A 2002-09-24 2003-09-24 반도체 장치에 자가 정렬형 콘택 제공 방법 KR100632453B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/254,385 2002-09-24
US10/254,385 US8629019B2 (en) 2002-09-24 2002-09-24 Method of forming self aligned contacts for a power MOSFET

Publications (2)

Publication Number Publication Date
KR20040026641A true KR20040026641A (ko) 2004-03-31
KR100632453B1 KR100632453B1 (ko) 2006-10-09

Family

ID=31977825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030066273A KR100632453B1 (ko) 2002-09-24 2003-09-24 반도체 장치에 자가 정렬형 콘택 제공 방법

Country Status (5)

Country Link
US (3) US8629019B2 (ko)
EP (1) EP1403914B1 (ko)
JP (1) JP4057988B2 (ko)
KR (1) KR100632453B1 (ko)
CN (2) CN100511575C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233544A1 (en) * 2010-03-29 2011-09-29 Mitsubishi Electric Corporation Power semiconductor device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US8080459B2 (en) 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
CN101421832A (zh) * 2004-03-01 2009-04-29 国际整流器公司 沟槽器件的自对准接触结构
JP4894141B2 (ja) * 2004-07-23 2012-03-14 富士電機株式会社 半導体装置の製造方法
JP4892832B2 (ja) * 2004-12-15 2012-03-07 富士電機株式会社 半導体装置の製造方法
US9111754B2 (en) * 2005-07-26 2015-08-18 Vishay-Siliconix Floating gate structure with high electrostatic discharge performance
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
US7759731B2 (en) * 2006-08-28 2010-07-20 Advanced Analogic Technologies, Inc. Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
JP2009088385A (ja) * 2007-10-02 2009-04-23 Sanken Electric Co Ltd 半導体装置及びその製造方法
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
KR100988776B1 (ko) * 2007-12-27 2010-10-20 주식회사 동부하이텍 리세스드 게이트 트랜지스터의 제조 방법
US7825431B2 (en) * 2007-12-31 2010-11-02 Alpha & Omega Semicondictor, Ltd. Reduced mask configuration for power MOSFETs with electrostatic discharge (ESD) circuit protection
JP2009182114A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体装置およびその製造方法
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9425305B2 (en) * 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US8779510B2 (en) * 2010-06-01 2014-07-15 Alpha And Omega Semiconductor Incorporated Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
CN103871884B (zh) * 2012-12-18 2016-12-28 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的制作方法
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
KR20150114085A (ko) * 2014-03-31 2015-10-12 에스케이하이닉스 주식회사 게이트 픽업 라인을 갖는 3차원 반도체 집적 회로 장치 및 그 제조방법
CN104282573A (zh) * 2014-05-30 2015-01-14 上海华虹宏力半导体制造有限公司 沟槽型双层栅功率mos器件的制造方法
TWI492083B (zh) * 2014-06-23 2015-07-11 中原大學 Gate configuration components with stress amplification
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
US10020380B2 (en) * 2015-01-23 2018-07-10 Alpha And Omega Semiconductor Incorporated Power device with high aspect ratio trench contacts and submicron pitches between trenches
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
JP7040315B2 (ja) * 2018-06-25 2022-03-23 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US10693288B2 (en) 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
US10971399B2 (en) 2019-01-21 2021-04-06 International Business Machines Corporation Oxygen-free replacement liner for improved transistor performance
CN113471279B (zh) * 2021-06-29 2022-06-28 无锡新洁能股份有限公司 降低导通电阻的功率晶体管结构

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4748103A (en) 1986-03-21 1988-05-31 Advanced Power Technology Mask-surrogate semiconductor process employing dopant protective region
US20020074585A1 (en) * 1988-05-17 2002-06-20 Advanced Power Technology, Inc., Delaware Corporation Self-aligned power MOSFET with enhanced base region
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US4922371A (en) * 1988-11-01 1990-05-01 Teledyne Semiconductor ESD protection circuit for MOS integrated circuits
US5055896A (en) * 1988-12-15 1991-10-08 Siliconix Incorporated Self-aligned LDD lateral DMOS transistor with high-voltage interconnect capability
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US5416351A (en) * 1991-10-30 1995-05-16 Harris Corporation Electrostatic discharge protection
JP3167457B2 (ja) * 1992-10-22 2001-05-21 株式会社東芝 半導体装置
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US5404041A (en) * 1993-03-31 1995-04-04 Texas Instruments Incorporated Source contact placement for efficient ESD/EOS protection in grounded substrate MOS integrated circuit
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5430315A (en) * 1993-07-22 1995-07-04 Rumennik; Vladimir Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current
US5519242A (en) * 1994-08-17 1996-05-21 David Sarnoff Research Center, Inc. Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US5567634A (en) 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US6078090A (en) * 1997-04-02 2000-06-20 Siliconix Incorporated Trench-gated Schottky diode with integral clamping diode
US5998837A (en) * 1995-06-02 1999-12-07 Siliconix Incorporated Trench-gated power MOSFET with protective diode having adjustable breakdown voltage
US5661322A (en) * 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET
JP2988871B2 (ja) * 1995-06-02 1999-12-13 シリコニックス・インコーポレイテッド トレンチゲートパワーｍｏｓｆｅｔ
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
US6140678A (en) * 1995-06-02 2000-10-31 Siliconix Incorporated Trench-gated power MOSFET with protective diode
US5567364A (en) * 1995-06-07 1996-10-22 Isorea, Inc. Amalgamation of polymer materials
EP0864178A4 (en) * 1995-10-02 2001-10-10 Siliconix Inc SLIDED GRID MOSFET HAVING AN INTEGRATED TEMPERATURE SENSING DIODE
JPH09129877A (ja) 1995-10-30 1997-05-16 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US5850095A (en) * 1996-09-24 1998-12-15 Texas Instruments Incorporated ESD protection circuit using zener diode and interdigitated NPN transistor
JP3502531B2 (ja) * 1997-08-28 2004-03-02 株式会社ルネサステクノロジ 半導体装置の製造方法
US6268242B1 (en) * 1997-12-31 2001-07-31 Richard K. Williams Method of forming vertical mosfet device having voltage clamped gate and self-aligned contact
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
US6044018A (en) * 1998-06-17 2000-03-28 Mosel Vitelic, Inc. Single-poly flash memory cell for embedded application and related methods
JP3413569B2 (ja) 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
KR100505619B1 (ko) * 1998-09-29 2005-09-26 삼성전자주식회사 반도체소자의정전하방전회로,그구조체및그구조체의제조방법
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6255683B1 (en) * 1998-12-29 2001-07-03 Infineon Technologies Ag Dynamic random access memory
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6268639B1 (en) * 1999-02-11 2001-07-31 Xilinx, Inc. Electrostatic-discharge protection circuit
US6277695B1 (en) * 1999-04-16 2001-08-21 Siliconix Incorporated Method of forming vertical planar DMOSFET with self-aligned contact
US6413822B2 (en) 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
US6347026B1 (en) * 1999-05-26 2002-02-12 Lsi Logic Corporation Input and power protection circuit implemented in a complementary metal oxide semiconductor process using salicides
US6191447B1 (en) * 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
JP3573674B2 (ja) * 1999-12-27 2004-10-06 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力保護装置とその保護方法
US6548860B1 (en) * 2000-02-29 2003-04-15 General Semiconductor, Inc. DMOS transistor structure having improved performance
US6472678B1 (en) 2000-06-16 2002-10-29 General Semiconductor, Inc. Trench MOSFET with double-diffused body profile
JP2002016080A (ja) 2000-06-28 2002-01-18 Toshiba Corp トレンチゲート型ｍｏｓｆｅｔの製造方法
US6700158B1 (en) * 2000-08-18 2004-03-02 Fairchild Semiconductor Corporation Trench corner protection for trench MOSFET
KR20020016080A (ko) 2000-08-24 2002-03-04 정장호 터치 패드를 구비한 폴더형 단말기
JP2002110978A (ja) 2000-10-02 2002-04-12 Toshiba Corp 電力用半導体素子
US6631060B2 (en) * 2000-11-30 2003-10-07 Winbond Electronics Corporation Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
JP4932088B2 (ja) 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
US6514839B1 (en) * 2001-10-05 2003-02-04 Taiwan Semiconductor Manufacturing Company ESD implantation method in deep-submicron CMOS technology for high-voltage-tolerant applications with light-doping concentrations
US20030071310A1 (en) * 2001-10-11 2003-04-17 Salling Craig T. Method to increase substrate potential in MOS transistors used in ESD protection circuits
KR100406180B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6855593B2 (en) * 2002-07-11 2005-02-15 International Rectifier Corporation Trench Schottky barrier diode
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US7190563B2 (en) * 2002-10-18 2007-03-13 Agere Systems Inc. Electrostatic discharge protection in a semiconductor device
JP3931138B2 (ja) * 2002-12-25 2007-06-13 三菱電機株式会社 電力用半導体装置及び電力用半導体装置の製造方法
TW200411897A (en) * 2002-12-30 2004-07-01 Winbond Electronics Corp Robust ESD protection structures
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US6919603B2 (en) * 2003-04-30 2005-07-19 Texas Instruments Incorporated Efficient protection structure for reverse pin-to-pin electrostatic discharge
US7019368B1 (en) * 2003-07-11 2006-03-28 Actel Corporation Low-capacitance input/output and electrostatic discharge circuit for protecting an integrated circuit from electrostatic discharge
US20050036251A1 (en) * 2003-08-12 2005-02-17 Micrel, Incorporated Electrostatic discharge protection for trim-diodes
US20060268479A1 (en) * 2005-05-31 2006-11-30 Atmel Germany Gmbh ESD protection structure
US7544545B2 (en) * 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233544A1 (en) * 2010-03-29 2011-09-29 Mitsubishi Electric Corporation Power semiconductor device
KR101236498B1 (ko) * 2010-03-29 2013-02-21 미쓰비시덴키 가부시키가이샤 전력 반도체장치
US8552428B2 (en) * 2010-03-29 2013-10-08 Mitsubishi Electric Corporation Power semiconductor device
TWI415256B (zh) * 2010-03-29 2013-11-11 Mitsubishi Electric Corp 電力半導體裝置

Also Published As

Publication number Publication date
US20040058481A1 (en) 2004-03-25
CN101425478A (zh) 2009-05-06
CN101425478B (zh) 2011-09-28
US8629019B2 (en) 2014-01-14
CN100511575C (zh) 2009-07-08
US8367500B1 (en) 2013-02-05
EP1403914A2 (en) 2004-03-31
CN1531011A (zh) 2004-09-22
JP4057988B2 (ja) 2008-03-05
US7642164B1 (en) 2010-01-05
KR100632453B1 (ko) 2006-10-09
JP2004134793A (ja) 2004-04-30
EP1403914B1 (en) 2013-05-15
EP1403914A3 (en) 2006-03-15

Similar Documents

Publication Publication Date Title
KR100632453B1 (ko) 반도체 장치에 자가 정렬형 콘택 제공 방법
EP1610372B1 (en) Fabrication method of a self aligned contact in a semiconductor device
KR0155835B1 (ko) 반도체 장치의 얼라인 키 패턴 형성방법
TWI734258B (zh) 形成接點到閘極監控圖案的方法及半導體元件
US4964143A (en) EPROM element employing self-aligning process
CN112509979B (zh) 具有屏蔽栅沟槽结构的半导体器件及其制造方法
KR100278996B1 (ko) 반도체장치의 콘택 형성방법
KR20220033457A (ko) 게이트와 드레인/소스 영역을 직접 연결하는 금속 상호연결부를 구비한 트랜지스터 구조체
KR100845103B1 (ko) 반도체소자의 제조방법
KR100421048B1 (ko) 국부배선층을 갖는 반도체 소자 및 그 제조방법
US20130164909A1 (en) Method of manufacturing semiconductor device
KR100278994B1 (ko) 반도체장치의 콘택 형성방법
KR100688749B1 (ko) 반도체 소자의 콘택 전극 형성 방법
CN114628326A (zh) 半导体器件中不同沟道长度的晶体管形成方法
KR100734083B1 (ko) 반도체 소자의 콘택홀 형성방법
CN212085005U (zh) 半导体装置
KR100403317B1 (ko) 반도체소자의 제조방법
KR100594293B1 (ko) 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그제조 방법
CN113838754A (zh) 晶体管结构及其相关制造方法
CN113990804A (zh) 三维存储器及其制造方法
TW202105659A (zh) 半導體結構及其製造方法
KR20020024840A (ko) 반도체장치의 콘택플러그 형성방법
JP2001110919A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20030001972A (ko) 반도체 소자의 제조방법
KR20050009460A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130911

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150909

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee