CN104282573A - 沟槽型双层栅功率mos器件的制造方法 - Google Patents

沟槽型双层栅功率mos器件的制造方法 Download PDF

Info

Publication number
CN104282573A
CN104282573A CN201410235800.1A CN201410235800A CN104282573A CN 104282573 A CN104282573 A CN 104282573A CN 201410235800 A CN201410235800 A CN 201410235800A CN 104282573 A CN104282573 A CN 104282573A
Authority
CN
China
Prior art keywords
etching
groove
contact hole
film
photoetching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410235800.1A
Other languages
English (en)
Inventor
丛茂杰
周颖
陈正嵘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410235800.1A priority Critical patent/CN104282573A/zh
Publication of CN104282573A publication Critical patent/CN104282573A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽型双层栅功率MOS器件的制造方法，步骤包括：1)刻蚀定义出接触孔图形；2)形成沟槽侧墙；3)刻蚀定义出沟槽；4)生长侧壁氧化膜，形成屏蔽极多晶硅；5)淀积氧化膜，光刻，回刻；6)生长栅氧，形成栅极多晶硅；7)刻蚀侧墙和硬掩膜；8)体、源注入，APM膜淀积，BPSG淀积，BPSG回流；9)接触孔光刻，氧化膜回刻；10)接触孔再次光刻，氧化膜刻蚀，定义出栅极多晶硅引出端；11)接触孔自对准刻蚀；12)形成源极金属和钝化层。本发明通过一次光刻及两次沟槽刻蚀工艺，同时定义出沟槽和元胞区接触孔图形，同时又引入源极接触孔自对准工艺，成功降低了元胞尺寸，提高了器件集成度，降低了加工成本。

Description

沟槽型双层栅功率MOS器件的制造方法
技术领域
本发明涉及集成电路制造领域，特别是涉及沟槽型双层栅功率MOS器件的制造方法。
背景技术
在沟槽栅MOSFET(金属氧化物半导体场效应晶体管)器件中，沟槽型双层栅功率MOS器件因具有击穿电压高、导通电阻低、转换效率高、开关速度快的特性而被广泛应用。
传统的沟槽型双层栅功率MOS器件的加工工艺流程包括有以下步骤：
步骤1，生长沟槽硬掩膜(通常采用一层或两层氧化硅)；
步骤2，通过光刻、刻蚀，形成沟槽，如图1所示；
步骤3，在沟槽内生长氧化层；
步骤4，生长第一层多晶硅，然后对第一层多晶硅进行第一次刻蚀；
步骤5，第一层多晶硅光刻，然后对第一层多晶硅进行第二次刻蚀；
步骤6，高密度等离子体氧化膜(HDP)淀积；
步骤7，对HDP进行化学机械研磨，至剩余HDP；
步骤8，湿法腐蚀，使沟槽内的第一层多晶硅上剩余HDP；
步骤9，生长栅氧化层；
步骤10，淀积第二层多晶硅并回刻蚀，如图2所示；
步骤11，形成体区和源区；
步骤12，形成源极接触孔、金属层和钝化层，如图3所示。
在上述传统工艺中，源极接触孔图形是通过接触孔光刻来定义的，因此，在做器件设计时，必须考虑接触孔和沟槽图形的光刻对偏，这限制了元胞尺寸的进一步缩小。
发明内容
本发明要解决的技术问题是提供一种沟槽型双层栅功率MOS器件的制造方法，它可以提高功率MOS器件的集成度，降低器件的加工成本。
为解决上述技术问题，本发明的沟槽型双层栅功率MOS器件的制造方法，步骤包括：
1)在衬底上生长硬掩膜，进行光刻及硬掩模刻蚀；
2)第一次沟槽刻蚀，定义出源区接触孔图形；
3)在沟槽侧壁形成侧墙；
4)第二次沟槽刻蚀，定义出栅极沟槽；
5)生长沟槽侧壁氧化膜，淀积屏蔽极多晶硅并回刻，然后刻蚀掉多余的沟槽侧壁氧化膜；
6)淀积多晶硅层间氧化膜，并进行表面平坦化；
7)光刻，多晶硅层间氧化膜回刻蚀；
8)生长栅极氧化膜，淀积栅极多晶硅并回刻蚀；
9)刻蚀掉沟槽侧墙和沟槽顶部硬掩膜；
10)体注入，源注入，氧化膜淀积，硼磷硅玻璃膜淀积，硼磷硅玻璃膜回流；
11)接触孔第一次光刻，氧化硅回刻蚀，刻蚀掉元胞区的氧化硅；
12)接触孔第二次光刻，氧化硅刻蚀，定义出栅极多晶硅引出端；
13)元胞区接触孔自对准刻蚀；
14)生长源极金属并刻蚀，生长钝化层。
本发明通过一次光刻及两次沟槽刻蚀工艺，同时定义出沟槽和元胞区接触孔图形，同时又引入源极接触孔自对准工艺，对传统的沟槽型双层栅功率MOS的加工工艺加以改进，成功地将元胞尺寸从目前主流的1.3～1.8微米降低到0.8微米，从而降低了单位面积的导通电阻，提高了功率MOS器件的集成度，同时还降低了器件的加工成本。
附图说明
图1～图3是传统的沟槽型双层栅功率MOS器件的制造工艺流程示意图。其中，图1是沟槽刻蚀，图2是栅极多晶硅回刻蚀；图3是源极接触孔刻蚀。
图4～图15是本发明实施例的沟槽型双层栅功率MOS器件的制造工艺流程示意图。
图16是本发明实施例在沟槽刻蚀后，断面的扫描电镜图。
图17是本发明实施例在屏蔽极多晶硅回刻蚀后，断面的扫描电镜图。
图18是本发明实施例在BPSG回流后，断面的扫描电镜图。
图19是本发明实施例在接触孔自对准刻蚀后，断面的扫描电镜图。
图中附图标记说明如下：
1：沟槽
2：氧化硅
3：第一层多晶硅
4：第二层多晶硅
5：体注入层
6：源注入层
7：接触孔
8：层间介质膜
9：金属层
10：氮化硅
11：屏蔽极多晶硅
12：栅极多晶硅
13：APM膜
14：BPSG膜
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合附图，对本发明详述如下：
本发明的沟槽型双层栅功率MOS器件的制造工艺流程请参见图4～图15所示，具体包括有以下步骤：
步骤1，在衬底上生长一层氮化硅硬掩膜，然后进行沟槽光刻及硬掩模刻蚀。
步骤2，第一次沟槽刻蚀，刻蚀深度0.4μm，如图4所示。这步刻蚀用于定义出源区接触孔图形。
步骤3，淀积氮化硅并回刻蚀，形成侧墙，如图5所示。
步骤4，第二次沟槽刻蚀，刻蚀深度1.7μm，如图6所示。其中，a为栅极的沟槽区，b为元胞接触孔区，侧墙宽度c为接触孔与沟道之间的距离。这步刻蚀用于定义出栅极沟槽。这样，通过一层光刻及沟槽两次刻蚀工艺，同时定义出了沟槽和元胞区接触孔图形。
沟槽刻蚀后的断面如图16所示。
步骤5，生长沟槽侧壁氧化膜，然后淀积屏蔽极多晶硅并回刻蚀(刻蚀深度为硅表面以下1.2微米)，接着进行沟槽侧壁氧化膜的刻蚀，如图7所示。
屏蔽极多晶硅回刻蚀后的断面如图17所示。
步骤6，采用高密度等离子体(HDP)或次常压化学气相沉积(SACVD)方法淀积多晶硅层间氧化膜，并对多晶硅层间氧化膜进行CMP(化学机械研磨)，如图8所示。
步骤7，光刻，多晶硅层间氧化膜湿法回刻蚀，使沟槽内的多晶硅上剩余氧化膜，如图9所示。
步骤8，生长栅极氧化膜，淀积栅极多晶硅并回刻蚀，如图10所示。
步骤9，刻蚀掉沟槽侧壁和顶部的氮化硅，如图11所示。
步骤10，体注入，源注入，依次进行APM(常压化学气相)氧化膜淀积、BPSG(硼磷硅玻璃)淀积、BPSG回流，如图12所示。BPSG回流后的断面如图18所示。
步骤11，接触孔第一次光刻，氧化膜回刻蚀，如图13所示。这步刻蚀将元胞区氧化硅刻蚀掉，终端的氧化硅则保留。
步骤12，接触孔第二次光刻，氧化膜刻蚀，定义出栅极多晶硅引出端，如图14所示。
步骤13，利用干法硅刻蚀对氧化硅的高选择比，进行元胞区接触孔自对准刻蚀，如图15所示。
图19为接触孔自对准刻蚀后断面的扫描电镜图。由于实现了接触孔与沟槽的自对准，避免了接触孔与沟槽光刻的对偏以及CD波动对接触孔与沟槽间距离的影响，从而可以进一步降低器件的尺寸，提高器件的集成度。
步骤14，生长源极金属并刻蚀，生长钝化层，完成沟槽型双层栅功率MOS器件的制作。

Claims (8)

1.沟槽型双层栅功率MOS器件的制造方法，其特征在于，步骤包括：
1)在衬底上生长硬掩膜，进行光刻及硬掩模刻蚀；
2)第一次沟槽刻蚀，定义出源区接触孔图形；
3)在沟槽侧壁形成侧墙；
4)第二次沟槽刻蚀，定义出栅极沟槽；
5)生长沟槽侧壁氧化膜，淀积屏蔽极多晶硅并回刻，然后刻蚀掉多余的沟槽侧壁氧化膜；
6)淀积多晶硅层间氧化膜，并进行表面平坦化；
7)光刻，多晶硅层间氧化膜回刻蚀；
8)生长栅极氧化膜，淀积栅极多晶硅并回刻蚀；
9)刻蚀掉沟槽侧墙和沟槽顶部硬掩膜；
10)体注入，源注入，氧化膜淀积，硼磷硅玻璃膜淀积，硼磷硅玻璃膜回流；
11)接触孔第一次光刻，氧化硅回刻蚀，刻蚀掉元胞区的氧化硅；
12)接触孔第二次光刻，氧化硅刻蚀，定义出栅极多晶硅引出端；
13)元胞区接触孔自对准刻蚀；
14)生长源极金属并刻蚀，生长钝化层。
2.根据权利要求1所述的方法，其特征在于，步骤2)，刻蚀深度0.4μm。
3.根据权利要求1所述的方法，其特征在于，步骤4)，刻蚀深度1.7μm。
4.根据权利要求1所述的方法，其特征在于，步骤5)，刻蚀深度为硅表面以下1.2微米。
5.根据权利要求1所述的方法，其特征在于，步骤6)，采用高密度等离子体或次常压化学气相沉积方法淀积多晶硅层间氧化膜。
6.根据权利要求1所述的方法，其特征在于，步骤7)，回刻蚀后，沟槽内的多晶硅上剩余氧化膜。
7.根据权利要求1所述的方法，其特征在于，步骤10)，采用常压化学气相沉积方法淀积氧化膜。
8.根据权利要求1所述的方法，其特征在于，步骤13)，采用对氧化硅具有高选择比的干法硅刻蚀方法。
CN201410235800.1A 2014-05-30 2014-05-30 沟槽型双层栅功率mos器件的制造方法 Pending CN104282573A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410235800.1A CN104282573A (zh) 2014-05-30 2014-05-30 沟槽型双层栅功率mos器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410235800.1A CN104282573A (zh) 2014-05-30 2014-05-30 沟槽型双层栅功率mos器件的制造方法

Publications (1)

Publication Number Publication Date
CN104282573A true CN104282573A (zh) 2015-01-14

Family

ID=52257351

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410235800.1A Pending CN104282573A (zh) 2014-05-30 2014-05-30 沟槽型双层栅功率mos器件的制造方法

Country Status (1)

Country Link
CN (1) CN104282573A (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058481A1 (en) * 2002-09-24 2004-03-25 Xu Robert Q. Method of forming self aligned contacts for a power mosfet
CN101315895A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 双层栅功率mos结构实现方法
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040058481A1 (en) * 2002-09-24 2004-03-25 Xu Robert Q. Method of forming self aligned contacts for a power mosfet
CN101315895A (zh) * 2007-05-30 2008-12-03 上海华虹Nec电子有限公司 双层栅功率mos结构实现方法
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法

Similar Documents

Publication Publication Date Title
US11088253B2 (en) Gate structure of semiconductor device and manufacturing method therefor
JP6135709B2 (ja) トレンチゲート型半導体装置の製造方法
CN109786436B (zh) 集成芯片及其形成方法
US9373697B2 (en) Spacer replacement for replacement metal gate semiconductor devices
CN103390645B (zh) 横向扩散金属氧化物半导体晶体管及其制作方法
CN112103186B (zh) 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构
TW202008433A (zh) 半導體裝置的形成方法
CN104485286A (zh) 包含中压sgt结构的mosfet及其制作方法
CN104282543A (zh) 应用于沟槽型mos器件的沟槽栅及其制备方法
TW202139459A (zh) 積體晶片及形成電晶體裝置的方法
CN102074478B (zh) 一种沟槽式mos的制造工艺方法
CN106057883A (zh) 一种高迁移率晶体管的制作方法
WO2002099870A1 (fr) Procede de production d'un dispositif semi-conducteur
KR20140036945A (ko) 반도체 장치 및 그 제조 방법
CN109103106B (zh) 横向扩散金属氧化物半导体的制备方法
CN112103187B (zh) 一种提高沟槽mosfet元胞密度的工艺方法及沟槽mosfet结构
CN106024898B (zh) 沟槽功率器件及制作方法
CN112103185B (zh) 一种沟槽mosfet的制造方法及结构
CN104282573A (zh) 沟槽型双层栅功率mos器件的制造方法
CN104637881A (zh) 浅沟槽隔离结构的形成方法
CN111816709A (zh) 一种屏蔽闸沟槽式功率金属氧化物半导体场效晶体管
CN103000634B (zh) Nor快闪存储器及其形成方法和接触孔的形成方法
CN106129114B (zh) 沟槽功率器件及制作方法
CN113314605A (zh) 半导体结构及半导体结构的形成方法
CN112151449A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150114