CN101315895A - 双层栅功率mos结构实现方法 - Google Patents
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Abstract
本发明公开了一种双层栅功率MOS结构实现方法，该方法包括如下步骤：(1)沟槽刻蚀，厚栅氧化层生长；(2)第一层多晶硅的淀积；(3)第一层多晶硅反刻；(4)第一层多晶硅光刻，刻蚀；(5)湿法剥离沟槽侧壁的厚栅氧化层；(6)高密度等离子体氧化膜淀积，后对其进行化学机械研磨；(7)高密度等离子体氧化膜光刻，然后湿法腐蚀没有被光刻胶覆盖的高密度等离子体氧化膜；(8)薄栅氧化层生长；(9)第二层多晶硅淀积；(10)第二层多晶硅反刻；(11)沟道体，源极形成；(12)接触孔、金属层和钝化层形成。采用本发明的方法制备的功率MOS器件避免了在两层多晶硅之间存在较薄氧化层的这种结构，提高了功率MOS器件的工作电压。
Description
技术领域
本发明涉及一种双层栅功率MOS结构的制备方法，特别涉及一种沟槽型双层栅功率MOS结构的制备方法。
背景技术
功率MOSFET(MOS结构的场效应晶体管)是低压范围内最好的功率开关器件，以其输入阻抗高，低损耗、开关速度快、无二次击穿、安全工作区宽、动态性能好，易与前极耦合实现大电流化、转换效率高等特性用于处理电能，包含频率变换、功率变换和控制、DC/DC转换等。其生产工艺进入亚微米、深亚微米时代，采用侧墙(Spacer)技术研制的小单元尺寸第五代功率MOSFET和槽栅功率MOSFET工业化生产，元胞密度高达每平方厘米4448.5万个，其精细工艺与微电子电路相当，新结构、新工艺还在不断完善中，并向高压大电流、低压小功率、极低内阻、线性微波功率MOS器件等方面发展。采用腐蚀挖槽工艺在管芯上开有沟槽的产品称为沟槽型MOS场效应晶体管(Trench MOSFET)，沟槽结构的沟道是纵向。在其侧壁可制作MOS的栅极，所占用面积比横向沟道小、进一步提高元胞密度，在器件性能上可增强MOSFET的雪崩击穿能力，有效减少导通电阻，降低驱动电压，成为追求超低通态漏源电阻性能的择优结构。
沟槽型双层栅功率MOS器件具有击穿电压高，导通电阻低，开关速度快的特性。在沟槽型双层栅功率MOS器件，一种实现方法是浮置第一层多晶硅，图1为一浮置第一层多晶硅的沟槽型双层栅功率MOS器件结构示意图，衬底硅片背面100作为漏极、沟槽110里、从下往上依次为：厚栅氧化层102，位于第一层多晶硅103填充的沟槽部分四周；其上为第一层多晶硅103；高密度等离子体氧化膜104(HDP oxide)；第二层多晶硅105，薄栅氧化层108、沟槽之间的硅外延层101上制备沟道体106和源极107。浮置第一层多晶硅的缺点在于(以NMOS器件为例)，由于第一层多晶硅103与第二层多晶硅105的耦合作用，致使第一层多晶硅电位大于零，从而吸引N型轻掺杂的硅外延层101中的电子到厚栅氧化层102与硅外延层101的界面，相当于增大了硅外延层101的掺杂浓度，导致器件的击穿电压降低，限制了器件的耐压。另一种方法是通过光刻将沟槽中的第一层多晶硅引出来接地(见图2)，第一层多晶硅可靠接地，加之第一层多晶硅下面的厚栅氧化层作用，致使第一层多晶硅、厚栅氧化层、硅外延层构成的MOS场效应管处于耗尽状态，相当于降低了厚栅氧化层与硅外延层界面的掺杂浓度，降低了界面的电场强度，从而提高了器件的击穿电压。
现有制备沟槽型双层栅功率MOS结构(见图2)的工艺为：(1)沟槽201光刻，88度沟槽刻蚀，厚栅氧化层202生长；(2)同时掺杂的第一层多晶硅203生长(DOPOS过程)；(3)第一层多晶硅203光刻，刻蚀；(4)高密度等离子体氧化膜204(HDP oxide)淀积；(5)湿法腐蚀沟槽内的高密度等离子体氧化膜204，至第一层多晶硅上剩余一定厚度的高密度等离子体氧化膜为止；(6)牺牲氧化层生长、剥离，薄栅氧化层206生长；(7)淀积第二层多晶硅205；(8)第二层多晶硅205的光刻、刻蚀；(9)沟道体207(BODY)，源区209(SOURCE)形成；(10)接触孔、金属和钝化层形成。上述沟槽型功率MOS器件中，硅衬底200背面作功率MOS器件的漏极。
按上述工艺制备出来的沟槽型双层栅功率MOS结构，为实现第一层多晶硅的可靠接地，采用第一层多晶硅204填充整个沟槽并伸出硅平面来实现第一层多晶硅接触孔的制备，其在制备第二层多晶硅接触孔时，其下填充的第一层多晶硅也已完全填满沟槽并在硅平面以上凸出。因在具体工艺处理过程中，在对应于第一层多晶硅203上面的高密度等离子体氧化膜204进行湿法腐蚀过程中，由于湿法腐蚀具有各向异性的特点，使硅平面上的第一层多晶硅203下面的厚栅氧化层202也被腐蚀掉了，以至于已经腐蚀到沟槽的里面，这样在淀积第二层多晶硅以后，就使得第二层多晶硅填入了第一层多晶硅下面(即图2虚线圆所示区域)。再者，由于伸出沟槽表面以上的第一层多晶硅侧壁与第二层多晶硅之间仅有薄的栅氧化层(即图3虚线圆所示区域)，而且使用干法刻蚀第一层多晶硅时会造成第一层多晶硅侧面比较粗糙，容易造成两层多晶硅栅之间的击穿，严重影响器件的应用。此外，由于第一层多晶硅在硅平面以上，该制备工艺在第一层多晶硅侧面留有第二层多晶硅的侧墙(Spacer)，不利于器件的等比例缩小。
发明内容
本发明要解决的技术问题是提供一种沟槽型双层栅功率MOS结构实现方法，根据此方法制备的沟槽型双层栅功率MOS器件能避免因从沟槽中引出第一层多晶硅而造成的两层多晶硅栅侧壁之间容易击穿的问题。
为解决上述技术问题，本发明的沟槽型双层栅功率MOS结构实现方法，包括：
(1)沟槽刻蚀，厚栅氧化层生长；
(2)第一层多晶硅的淀积；
(3)第一层多晶硅反刻；
(4)第一层多晶硅光刻，将需接地的第一层多晶硅用光刻胶覆盖，刻蚀没有被光刻胶覆盖的第一层多晶硅；
(5)沟槽侧壁厚栅氧化层湿法剥离；
(6)高密度等离子体氧化膜淀积，后化学机械研磨高密度等离子体氧化膜；
(7)用高密度等离子体光刻版光刻，然后湿法腐蚀没有被光刻胶覆盖的高密度等离子体氧化膜；
(8)牺牲氧化层生长、剥离、薄栅氧化层生长；
(9)第二层多晶硅淀积；
(10)第二层多晶硅反刻；
(11)沟道体，源极形成；
(12)接触孔、金属层和钝化层形成。
采用本发明的方法制备双层栅功率MOS器件，采用了90度的工艺刻蚀沟槽，实现了沟槽深度的在线量测。同时采用先淀积不掺杂的第一层多晶硅，后对该第一层多晶硅进行磷掺杂，因不掺杂的多晶硅淀积温度比同时进行掺杂的多晶硅淀积的温度高，故其填充性能更好，使其能对90度沟槽进行紧密的填充，从而解决了现有技术中存在的第一层同时掺杂的多晶硅栅没法对90度沟槽进行紧密填充的问题，而88度沟槽因为工艺不成熟，没办法进行在线测量沟槽深度。同时，在对高密度等离子体氧化膜进行光刻，湿法刻蚀工艺时，采用的高密度等离子体氧化膜的光刻版与第一层多晶硅的光刻版相比，在X和Y方向分别加一定大小的正偏差(bias)，这样在接下来的湿法腐蚀高密度等离子体氧化膜过程中，由于光刻胶的保护，保留了第一层多晶硅侧壁较厚的高密度等离子体氧化膜，从而加厚了两层多晶硅侧壁之间的高密度等离子体氧化膜厚度，有效提高了两层多晶硅栅之间的击穿电压。另外，利用氧化层作刻蚀终止层，对第一层多晶硅和第二层多晶硅进行不需要光刻版的反刻工艺，减低了该功率MOS器件的生产成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是浮置第一层多晶硅的沟槽型双层栅功率MOS器件结构示意图；
图2是现有工艺第一层多晶硅引出接地的沟槽型双层栅功率MOS器件结构示意图；
图3是沿图2中A-A′截面的局部示意图；
图4是本发明的工艺流程图；
图5是本发明的第一层多晶硅淀积后的结构示意图；
图6是本发明的第一层多晶硅反刻后的结构示意图；
图7是本发明的第一层多晶硅光刻、刻蚀后的结构示意图；
图8是本发明的高密度等离子体氧化膜经过化学机械研磨后的结构示意图；
图9是本发明的高密度等离子体氧化膜经过湿法腐蚀后的结构示意图；
图10是本发明的第二层多晶硅反刻后的结构示意图；
图11是本发明的方法制备的功率MOS器件的结构示意图；
图12是用本发明的方法制备的功率MOS器件的版图示意图；
图13是图12中B-B′截面中沟槽部分结构示意图。
具体实施方式
硅片11为器件的衬底，硅片整个背面为功率MOS器件的漏极，该功率MOS器件是在衬底硅11上的硅外延层10上制备的。图4给出了本发明的工艺流程图，具体实施步骤如下：
(1)沟槽12的制备和厚栅氧化层13(SHIELD GATE OXIDE)的生长；
沟槽制备工艺为：沟槽12的制备包括先用沟槽光刻版光刻出需制备沟槽的位置，再刻蚀出90度沟槽。厚栅氧化层13包括一约500埃的热氧化层和一约1100埃的高温氧化层(HTO)，其中高温氧化层可以采用高温低压化学气相沉积工艺。
(2)第一层多晶硅14的淀积(图5)；
该第一层多晶硅淀积工艺为先淀积不掺杂的多晶硅，而后对该不掺杂的多晶硅进行磷掺杂，掺杂的浓度和时间可根据该第一层多晶硅要求的电学性能来调整，掺杂后的多晶硅即为第一层多晶硅。不掺杂多晶硅的淀积可选用低压化学气相沉积的工艺，在620℃下淀积约6000埃厚不掺杂的多晶硅，然后在900℃下用POCl3为掺杂源，对该未掺杂的多晶硅栅进行掺杂。
(3)第一层多晶硅14反刻(图6)；
采用多晶硅对氧化层选择比高的刻蚀条件，以衬底硅上的厚栅氧化层13作为刻蚀的终止层，干法刻蚀第一层多晶硅，不需要额外的光刻版。先主刻蚀硅表面沟槽以上的第一层多晶硅(本实施例中约为4000埃厚的)，以找终点形式刻蚀至厚栅氧化层表面终止，接下来再以与终点形式相同的工艺参数过刻蚀掉第一层多晶硅至沟槽内要求的深度(本实施例中约至硅表面以下0.1um处)，避免第一层多晶硅在厚栅氧化层上残留。
(4)第一层多晶硅光刻、刻蚀(图7)；
用第一层多晶硅的光刻版将需要接地的第一层多晶硅的位置以光刻胶覆盖，刻蚀没有被光刻胶覆盖的第一层多晶硅至沟槽内。具体刻蚀过程为：与上一步找终点形式相同的工艺菜单刻蚀第一层多晶硅至硅表面以下一定位置(本例中约为0.6um)，最后以各向同性的工艺条件刻蚀第一层多晶硅至硅表面以下目标位置(本例中约为1.0um)，并削平多晶表面的凹凸不平。
(5)沟槽侧壁厚栅氧化层的湿法剥离；
用BOE腐蚀液(缓冲氧化膜腐蚀液)剥离沟槽侧壁的厚栅氧化层，目的是为了便于下一步高密度等离子体氧化膜的淀积(降低填充孔的深宽比)。
(6)高密度等离子体氧化膜15(HDP oxide)淀积(图8)，后用化学机械研磨工艺(CMP)研磨该高密度等离子体氧化膜至硅表面以上剩余一定厚度；
具体工艺为：以一适当的D/S值(淀积速率/溅射速率比值，可通过试验得出)淀积约11000埃的高密度等离子体氧化膜，使得到的高密度等离子体氧化膜具有高的均匀性，能确保沟槽内的高密度等离子体氧化膜致密，没有小孔。而后通过化学机械研磨的方式将高密度等离子体氧化膜磨掉约8000埃，使硅平面上剩余约3000埃的高密度等离子体氧化膜。
(7)高密度等离子体氧化膜的光刻和刻蚀(图9)；
用高密度等离子体氧化膜的光刻版光刻，用光刻胶16将需接地的沟槽里第一层多晶硅14上面的高密度等离子体氧化膜15覆盖起来，然后采用湿法腐蚀工艺，以较高浓度的BOE腐蚀液腐蚀沟槽内没有被光刻胶覆盖的高密度等离子体氧化膜，至第一层多晶硅表面剩余一定厚度为止(本例1000埃)；在用光刻胶保护需要接地的第一层多晶硅位置处，上述高密度等离子体氧化膜的光刻版与第一层多晶硅的光刻版相比，在X和Y方向分别加一定的正偏差(本实施例为+2um的偏差)，由于光刻胶的保护，保留了第一层多晶硅侧壁较厚的高密度等离子体氧化膜，从而加厚了两层多晶硅侧壁之间的高密度等离子体氧化膜的厚度，有效提高了两层多晶硅之间的击穿电压。
(8)牺牲氧化层生长、剥离、薄栅氧化层18生长；在扩散炉管内生长适当厚度的栅氧化层，此栅氧化层比步骤(1)中的氧化层薄，故称为薄栅氧化层。
(9)第二层多晶硅17淀积；
可利用低压化学气相沉积(LPCVD)方法淀积同时进行掺杂的第二层多晶硅，厚度约为6000埃，该第二层多晶硅在生长的同时进行磷的重掺杂。
(10)第二层多晶硅17反刻(图10)；
这里也利用薄栅氧化层做刻蚀终止层，干法刻蚀第二层多晶硅，不需要用额外的光刻版。具体实施工艺为：先主刻蚀沟槽表面以上第二层多晶硅(约4000埃)，然后以找终点形式刻蚀至薄栅氧化层表面，最后以与上述终点形式相同的工艺参数过刻蚀第二层多晶硅至沟槽表面以下约0.1um处，以避免第二层多晶硅在薄栅氧化层上残留。
(11)沟道体19、源极20形成；
用沟道体光刻版光刻、离子注入、剥胶、推进，完成沟道体的制备；源极光刻版光刻、离子注入、剥胶、推进，完成源极的制备。
(12)接触孔、金属层和钝化层形成(图11)；
以常压低温化学气相沉积的方法淀积约1500埃厚的氧化膜，然后以常压化学气相沉积的方法淀积的硼磷硅玻璃21(BPSG)，约4200埃；通过接触孔光刻版光刻、干法刻蚀出源极接触孔22，第一层多晶硅接触孔23和第二层多晶硅接触孔24；最后是后续金属层和钝化层的形成工艺。
图12为采用本发明的制备MOS器件的版图，从图12的B-B′截面结构示意图(图13)可以看到，本发明制备的沟槽型双层栅功率MOS器件中，因在高密度等离子体氧化膜刻蚀时使用的光刻版比第一层多晶硅的光刻版在X、Y两个方向上各加了2um的正偏差，使第一层多晶硅和第二层多晶硅之间的侧壁上高密度等离子体氧化膜在湿法腐蚀之后仍能保持较大的厚度。
上述工艺过程中各膜层的厚度和工艺处理过程中需控制的值，在不同的产品中，各不相同，是由所制备的具体器件性能要求决定的。
Claims (5)
1、一种双层栅功率MOS结构实现方法，该方法包括如下步骤：
(1)沟槽刻蚀，厚栅氧化层生长；
(2)第一层多晶硅的淀积；
(3)第一层多晶硅反刻；
(4)第一层多晶硅光刻，将需接出来的第一层多晶硅用光刻胶覆盖，刻蚀没有被光刻胶覆盖的第一层多晶硅；
(5)沟槽侧壁厚栅氧化层湿法剥离；
(6)高密度等离子体氧化膜淀积，后化学机械研磨高密度等离子体氧化膜；
(7)用高密度等离子体光刻版光刻，然后湿法腐蚀没有被光刻胶覆盖的高密度等离子体氧化膜；
(8)牺牲氧化层生长、剥离，薄栅氧化层生长；
(9)第二层多晶硅淀积；
(10)第二层多晶硅反刻；
(11)沟道体，源极形成；
(12)接触孔、金属层和钝化层形成。
2、按照权利要求1所述的双层栅功率MOS结构实现方法，其特征在于：所述步骤(1)中沟槽刻蚀为90度的刻蚀工艺；所述步骤(2)中第一层多晶硅的淀积工艺为，先淀积不掺杂的多晶硅，后对所述不掺杂的多晶硅进行磷掺杂。
3、按照权利要求2所述的双层栅功率MOS结构实现方法，其特征在于：所述不掺杂的多晶硅的淀积温度为620℃，淀积完成后在900℃下用POCl3为掺杂源，对所述不掺杂的多晶硅进行磷掺杂。
4、按照权利要求1至3中任一项权利要求所述的双层栅功率MOS结构实现方法，其特征在于：所述步骤(3)第一层多晶硅的反刻利用厚栅氧化层作为刻蚀的终止层，采用干法刻蚀工艺和多晶硅对氧化层选择比高的刻蚀条件，先主刻蚀第一层多晶硅至厚栅氧化层表面，而后用相同工艺条件过刻蚀所述的第一层多晶硅至沟槽内，以避免第一层多晶硅在厚栅氧化层上残留。
5、按照权利要求1至3中任一项权利要求所述的双层栅功率MOS结构实现方法，其特征在于：所述步骤(10)第二层多晶硅的反刻利用薄栅氧化层作为刻蚀的终止层，采用干法刻蚀工艺和多晶硅对氧化层选择比高的刻蚀条件，先将第二层多晶硅主刻蚀至薄栅氧化层表面，后用相同的工艺条件过刻蚀所述的第二层多晶硅至沟槽内，以避免其在薄栅氧化层上残留。
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Cited By (5)
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|---|---|---|---|---|
| CN102623340A (zh) * | 2011-01-26 | 2012-08-01 | 上海华虹Nec电子有限公司 | 沟槽型双层栅mos器件的制备方法 |
| CN103094115A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 制作双层栅沟槽mos的工艺方法 |
| CN103367150A (zh) * | 2012-03-30 | 2013-10-23 | 上海华虹Nec电子有限公司 | 双层多晶栅沟槽型mos晶体管的制备方法 |
| CN104282573A (zh) * | 2014-05-30 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅功率mos器件的制造方法 |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623340A (zh) * | 2011-01-26 | 2012-08-01 | 上海华虹Nec电子有限公司 | 沟槽型双层栅mos器件的制备方法 |
| CN102623340B (zh) * | 2011-01-26 | 2014-12-10 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos器件的制备方法 |
| CN103094115A (zh) * | 2011-11-01 | 2013-05-08 | 上海华虹Nec电子有限公司 | 制作双层栅沟槽mos的工艺方法 |
| CN103094115B (zh) * | 2011-11-01 | 2015-04-08 | 上海华虹宏力半导体制造有限公司 | 制作双层栅沟槽mos的工艺方法 |
| CN103367150A (zh) * | 2012-03-30 | 2013-10-23 | 上海华虹Nec电子有限公司 | 双层多晶栅沟槽型mos晶体管的制备方法 |
| CN104347375B (zh) * | 2013-08-01 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | 使用氧化膜做阻挡层对栅极多晶硅进行刻蚀的方法 |
| CN104282573A (zh) * | 2014-05-30 | 2015-01-14 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅功率mos器件的制造方法 |
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