CN100536113C - 一种体硅纳米线晶体管器件的制备方法 - Google Patents

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Abstract

本发明公开了一种体硅纳米线晶体管器件的制备方法，属于CMOS超大规模集成电路(ULSI)制造技术领域。该方法通过自上而下的途径实现体硅纳米线结构，器件产生的大量热可以通过源漏区从衬底区散出，有效抑制了器件的自热效应。另外由于体硅纳米线晶体管器件的源漏与衬底相连接，可以实现大扇出的深的源漏结，有效降低寄生电阻，可以完全体现硅纳米线结构的特性优势，工艺可控性强，且与传统的工艺技术相兼容。与SOI(Silicon on Insulator)硅片比较，还可以有效降低工艺制作成本。

Description

一种体硅纳米线晶体管器件的制备方法
技术领域
本发明属于CMOS超大规模集成电路(ULSI)制造技术领域，尤其涉及其中的场效应晶体管(Metal-Oxide-Silicon Field Effect Transistor，MOSFET)的制备方法。
背景技术
超大规模集成电路为了不断降低成本，增加集成度，提高性能，CMOS器件特征尺寸不断缩小。但是，当器件尺寸缩小到深亚微米领域，器件的泄漏电流不断增加，漏致势垒降低(DIBL)效应、短沟效应表现得越来越为明显，已经成为阻碍器件尺寸缩小的主要问题。为了克服这些问题，其中的一个有效途径就是提出新的器件结构来提高器件的栅控能力，改善器件特性，能更好地适应小尺寸领域工作。
造成器件尺寸不断缩小泄漏电流的增加、短沟效应的不断恶化的主要原因是由于栅控能力降低，栅和源漏区竞争控制沟道电势，表现源漏结的穿通和电荷共享效应。因此，如果有效增加栅控能力，降低源漏区对沟道电势的耦合作用，这样就可以有效抑制各种短沟效应，并且降低器件的泄漏电流，大大减小功耗。传统的单栅结构主要通过沟道的高掺杂、减小栅氧厚度和浅结工艺来提高器件的栅控能力，减小源漏电势对沟道的耦合作用。但是随着沟道长度缩小到纳米尺度下，沟道高浓度的掺杂不仅由于杂质散射作用大大降低的载流子的迁移率从而减小器件的开态电流影响电路性能，而且高掺杂浓度会增加结泄漏电流使器件功耗上升，还会带来各种可靠性问题。单栅结构随着器件特征尺寸进入几十纳米领域，要求栅氧厚度几纳米甚至小于一纳米，如此薄的栅氧厚度会带来栅泄漏电流的指数增加，从而恶化器件的性能、可靠性以及大幅度增加器件的功耗。如果通过工艺技术来减小结深，不仅会给工艺实现方面带来巨大的挑战，另一方面，由于在器件制备的整个过程中，将不可避免地经历许多热过程：源漏杂质激活、硅化物的形成等，在经历许多热过程时，源漏杂质不可避免进行再分布，这样更加为形成浅结带来很多的困难。
为了解决上述一系列问题，多栅器件结构例如：双栅FinFET(Fin FieldEffect Transistor)、三栅和围栅晶体管器件来提高器件的栅控能力。在这些多栅器件结构中，围栅结构具有最强的栅控能力，因为整个沟道区将被栅所包围。当沟道长度持续缩小到纳米尺度时，围栅结构中的硅纳米线结构成为最有潜力的器件结构，因为这种围栅结构作为沟道区的硅膜呈圆柱形结构，图1所示为硅纳米线的剖面结构，因此消除了拐角效应，有利于迁移率的提高和提高器件的可靠性。这种器件结构将成为集成电路中的场效应晶体管特征尺寸缩小到纳米尺度下最为理想的器件结构。但是，制备实现这种硅纳米线结构主要通过两种途径实现，一种是自下而上的(bottom-up)方式，就是通过催化剂生长硅纳米线的方法，但是这种途径一方面很难实现定位生长，另一方面与传统的集成电路工艺不兼容，因此很难被集成电路工艺实现。而另一种途径是自上而下的(top-down)方式，这种途径就是传统的器件特征尺寸不断缩小的方式，利用传统的制备工艺实现类似与硅纳米线的器件结构。由于这种方式的最大优势就是与传统工艺兼容，因此更具有发展潜力。现在利用自上而下的(top-down)方式实现硅纳米线结构，主要是在SOI(Siliconon Insulator)硅片上实现的，图2描述了这种方法制备的硅纳米线的结构剖面图，从图中可以看到由于整个器件在氧化硅层上制备而成，氧化硅的散热系数约为硅的百分之一，因此器件工作过程中产生的大量热无法通过衬底散出，自热效应严重，从而加剧载流子散射，降低迁移率，减小器件的驱动电流，从而影响电路和器件特性，甚至会造成电路的可靠性问题。另一方面，在SOI衬底上制备的硅纳米线，由于源漏区和沟道区都是纳米线结构，这种由直径为几十纳米甚至几纳米的圆柱形组成的沟道和源漏区，使得源漏区横截面小，会引入非常大的寄生源漏串联电阻，在小尺寸器件中，这种寄生电阻更为显著的影响器件的性能，从而使驱动能力显著退化。并且SOI硅片相比较常规的体硅硅片成本很高，因此现有的利用自上而下的(top-down)方式实现的硅纳米线围栅器件结构由于自热效应明显，寄生串联电阻大等问题使得这种器件结构的优势大大降低，因此这种器件的制备方法一直都没有得到很好的解决，工艺的复杂性、不可控性以及与传统工艺的不兼容、成本高等问题将会严重影响这种器件结构的发展和实现。
发明内容
为了充分发挥硅纳米线器件结构的优越性，使其结构能在超深亚微米集成电路中能够得以实现，本发明的目的是提出一种与传统CMOS器件工艺方法兼容的在体硅硅片上制备硅纳米线器件的方法。
本发明的上述目的是通过如下的技术方案予以实现的：
一种体硅纳米线晶体管器件的制备方法，包括：
1)进行浅槽隔离；
2)淀积硬掩膜，用于定义纳米线；
3)通过光刻定义纳米线，其宽度为后续形成器件的沟道区宽度；
4)刻蚀硬掩膜；
5)淀积氧化层后，刻蚀形成侧墙，进行源漏注入；
6)淀积厚氧化层，用于后续定义牺牲栅；
7)通过光刻定义槽结构，该槽结构的宽度定义后续形成纳米线器件的沟道长度；
8)刻蚀氧化层，再以前面形成的硬掩膜作为阻挡层，刻蚀硅，其厚度决定后续形成沟道线条的高度；
9)形成侧墙保护沟道区，继续刻蚀硅衬底，其高度决定纳米线器件底栅高度；
10)各项同性腐蚀，以上方硬掩膜和侧面侧墙的保护去除沟道下方的硅；去除上方硬掩膜和侧面侧墙，通过氧化的方法缩小充当沟道区硅线条直径；
11)形成栅氧化层，淀积多晶硅，栅注入；
12)平坦化，退火激活杂质；
13)采用常规CMOS工艺完成后续流程，完成器件制备。
所述步骤2)采用的是化学气相淀积方法，淀积氧化硅和氮化硅。
所述步骤3)采用的是电子束光刻方法。
所述步骤5)为化学气相淀积氧化硅，并反应离子刻蚀形成侧墙。
所述步骤8)中采用各向异性刻蚀技术刻蚀硅。
所述步骤9)中采用反应离子刻蚀技术各项同性刻蚀硅。
所述步骤10)中去除硬掩膜和侧墙的方法：采用浓磷酸煮的方法去除氮化硅，采用氢氟酸漂去氧化硅。
所述步骤10)之后，进一步氢气退火，减小沟道区界面态和优化纳米线条形状。
所述步骤12)为在氮气中快速退火。
本发明具有如下技术效果：
本发明通过自上而下的途径实现硅纳米线结构与传统的工艺技术相兼容，并且由于工艺实现简单、成本低和完全自对准技术，并且在体硅硅片上实现硅纳米线结构，器件产生的大量热可以通过源漏区从衬底区散出，有效抑制了器件的自热效应。另外由于源漏与衬底相连接，可以实现大扇出的深的源漏结，有效降低寄生电阻，可以完全体现硅纳米线结构的特性优势，工艺可控性强。由于提出的实现硅纳米线结在传统的体硅衬底上实现，与SOI(Silicon on Insulator)硅片比较，可以有效降低工艺制作成本，为这种新器件结构的应用克服了工艺实现的重大问题。
由于硅纳米线器件最为独特的地方在于整个沟道区都是被栅氧化层和多晶硅栅结构所环绕，因此整个沟道区可以被栅有效控制，从根本上解决了由于CMOS器件特征尺寸不断缩小带来的短沟和电荷共享效应。因此在制备硅纳米线器件过程中，最为关键的工艺是实现充当沟道区的圆柱形的纳米线结构，一方面需要整个圆柱形沟道区被多晶硅栅结构包围，硅纳米线结构要实现与衬底区的分离。另一方面，为了减小源漏区的串联电阻和抑制自热效应，源漏需要与衬底区相连接。因此，在体硅片上实现硅纳米线结构，可以很好的解决这个问题。硅纳米线器件的提出是为了更好的应用在特征尺寸缩小到深亚微米尺度下，为了更好的突出其结构优势，纳米线直径需要同时缩小到几十纳米甚至更小，因此其直径大小的可控性非常重要，本方法由于通过氧化工艺实现减小硅线的直径，可以通过氧化温度、时间进行有效调节，因此具有较强的控制性。并且氧化的高温过程、尺寸限制效应和后续退火过程可以有效缓解纳米线的拐角效应，改善器件的驱动能力和可靠性问题。从而实现这种器件结构可以应用于更广泛的领域，比如低功耗、高性能等领域，创造条件。
附图说明
图1是硅纳米线结构剖面示意图，图中：
1-环栅；2-栅氧层；3-纳米线沟道。
图2是传统SOI片上实现的硅纳米线结构剖面图，图中：
21-环栅；22-源漏上方的介质层；23-栅介质；24-源区；25-漏区；26-纳米线沟道区；27-环栅底部；28-埋氧层；29-衬底。
图3是硅纳米线结构剖面图，图中：
31-环栅；32-源漏上方的介质层；33-栅介质；34-源区；35-漏区；36-纳米线沟道区；37-环栅底部；38-环栅周围的介质层；39-衬底。
图4是本发明提出的形成硅纳米线结构的制备方法流程示意图，其中：
图4(a)体硅片衬底；图4(b)淀积硬掩膜，光刻定义纳米线，刻蚀硬掩膜；图4(c)形成侧墙；图4(d)源漏注入；图4(e)厚氧化层淀积；图4(f)光刻槽，刻蚀厚氧化层；图4(g)各项同性腐蚀沟道下方的硅衬底；图4(h)高剂量掺杂衬底区；图4(i)去除硬掩膜和侧墙；图4(j)氧化减细硅纳米线条和氢气退火；图4(k)多晶硅栅淀积和平坦化；图4(l)最终实现的硅纳米线结构剖面图；图4(m)为图4中所使用的各种材料的标示：41-硅衬底；42-氧化硅；43-多晶硅；44-掺杂砷的硅；45-氮化硅；46-电极引出；
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明，具体给出一实现本发明提出的硅纳米线结构的工艺方案。
1.备片，传统的体硅片，如图4(a)。
2.利用传统的浅槽隔离(STI-shallow trench isolation)隔离方法。
3.化学气相淀积(LPCVD)氧化硅
Figure C20071009881200101
4.化学气相淀积(LPCVD)氮化硅
Figure C20071009881200102
5.电子束光刻纳米线条。
6.反应离子刻蚀技术(RIE)刻蚀氧化硅
Figure C20071009881200103
7.反应离子刻蚀技术(RIE)刻蚀氮化硅如图4(b)。
8.去胶清洗。
9.化学气相淀积(LPCVD)氧化硅
Figure C20071009881200105
10.反应离子刻蚀技术(RIE)刻蚀氧化硅
Figure C20071009881200106
如图4(c)
11.砷零度角注入，能量70Kev，剂量2×1016，如图4(d)。
12.漂剩余氧化层。
13.化学气相淀积(LPCVD)氧化硅
Figure C20071009881200107
如图4(e)。
14.电子束光刻槽线条。
15.反应离子刻蚀技术(RIE)刻蚀氧化硅如图4(f)。
16.去电子束胶。
17.各向异性刻蚀技术(ICP)刻蚀硅
Figure C20071009881200109
如图4。
18.化学气相淀积(LPCVD)氮化硅
Figure C200710098812001010
19.反应离子刻蚀技术(RIE)刻蚀氮化硅
Figure C200710098812001011
如图4。
20.各向异性刻蚀技术(ICP)刻蚀硅
Figure C200710098812001012
21.反应离子刻蚀技术(RIE)各项同性刻蚀硅
Figure C200710098812001013
如图4(g)。
22.硼7度角注入，能量45Kev，剂量5×1014如图4(h)。
23.浓磷酸煮氮化硅
Figure C200710098812001014
24.氢氟酸漂氧化硅
Figure C20071009881200111
如图4(i)。
25.湿氧氧化氧化硅
Figure C20071009881200112
26.氢氟酸漂氧化硅
Figure C20071009881200113
如图4(j)。
27.氢气退火，减小沟道区界面态和优化纳米线条形状。
28.栅氧氧化氧化硅
Figure C20071009881200114
29.化学气相淀积(LPCVD)多晶硅
Figure C20071009881200115
30.砷零度角注入，能量50Kev，剂量4×1015。
31.化学机械抛光(CMP)平坦化，如图4(k)。
32.LPCVD二氧化硅
33.氮气N2中1050℃快速退火10秒钟，激活杂质，
34.光刻：引线空版。
35.RIE刻蚀二氧化硅
Figure C20071009881200117
再用BHF湿法腐蚀净，形成引线孔。
36.去胶清洗。
37.溅射
Figure C20071009881200118
Ti，1.0-1.2μm AlSi。
38.光刻：金属引线版。
39.RIE刻蚀Ti/AlSi。
40.去胶清洗。
41.合金化：N2+H2中430℃下退火30分钟，形成图4(1)所示结构。
本发明体硅纳米线晶体管器件的结构如图3所示，沟道上方硬掩膜作用一方面定义纳米线结构的沟道区，阻挡注入时对沟道区进行掺杂，并且可以有效保护沟道避免在后续底栅刻蚀时受到破坏。本发明所提出的制备体硅纳米线的具体实现工艺步骤，与传统的工艺制备方法相兼容，工艺实现相对简单，低成本。整个工艺过程，完全实现自对准工艺，器件中各种关键参数都可以通过工艺参数准确控制。第一次纳米线光刻作用主要是为了形成沟道区的线结构，并且其线宽定义了纳米线结构的沟道宽度。后氧化层的淀积，可以有效定义牺牲栅结构，结合后续的槽光刻，形成完全自对准栅结构。光刻槽结构可以将沟道上方的厚氧化层去除，而保留源漏上方的氧化层，这样就形成了牺牲栅结构，后续淀积多晶硅，直接平坦化就可以自对准形成栅，从而减少一次栅光刻，大大降低制备成本。并且槽光刻的作用，使得在刻蚀底栅结构时，源漏下方的硅衬底并不会刻蚀掉，这是和常规在SOI衬底上实现纳米线的方法所不同的，这样一方面由于源漏仍与衬底区相连接，因此可以形成深结源漏结构，可以大大降低器件的寄生电阻从而改善器件的驱动能力。另一方面由于器件与衬底相连接，器件在工作过程中产生的大量热可以有效通过源漏区传给衬底散出，避免由于器件过热，增加载流子散射从而降低电流和各种可靠性问题。
纳米线器件的制备另一个关键问题时线条的减细和沟道形状的优化问题，本专利提出的方法是通过氧化过程将硅氧化成氧化硅，再通过湿法腐蚀漂去生成的氧化层，从而实现减细纳米线条，通过试验证明可以将线条减小到纳米尺度。并且这种方法不会引入过多的应力和界面态，而且氧化作用有利于硅纳米线形状的优化，缓解拐角效应，更有利于形成圆柱形纳米线结构。后续的退火作用进一步使界面损伤减小，优化纳米线结构。通过控制氧化时间和温度，可以准确控制氧化层厚度，从而有利于控制硅纳米线的直径，因此整个工艺具有较强的可控性。本发明提出的制备方法实现简单，与传统的CMOS工艺兼容，可控性好，易于可以实现真正的纳米线结构，成本低，从而充分发挥此种新结构器件的优势，具有很强的实用价值。尤其在集成电路器件特征尺寸缩小到几十纳米尺度下，使得可以有效解决器件短沟效应的硅纳米线结构得以实现奠定了坚实的基础。。
综上所述，本发明公开了一种体硅纳米线晶体管器件的制备方法。上面描述的应用场景和实施例，并非用于限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，可做各种的更动和润饰，因此本发明的保护范围视权利要求范围所界定。

Claims (9)

1、一种体硅纳米线晶体管器件的制备方法，包括：
1)进行浅槽隔离；
2)淀积硬掩膜；
3)通过光刻定义纳米线，其宽度为后续形成器件的沟道区宽度；
4)刻蚀硬掩膜；
5)淀积氧化层后，刻蚀形成侧墙，进行源漏注入；
6)淀积厚氧化层；
7)通过光刻定义槽结构，该槽结构的宽度定义后续形成纳米线器件的沟道长度；
8)刻蚀厚氧化层，再以前面形成的硬掩膜作为阻挡层，刻蚀硅，其厚度决定后续形成沟道线条的高度；
9)继续刻蚀硅衬底，其高度决定纳米线器件底栅高度；
10)各向同性腐蚀，去除所述的硬掩膜和侧墙；
11)形成栅氧化层，淀积多晶硅，栅注入；
12)平坦化，退火激活杂质；
13)采用常规CMOS工艺完成后续流程，完成器件制备。
2、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤2)采用的是化学气相淀积方法，淀积氧化硅和氮化硅。
3、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤3)采用的是电子束光刻方法。
4、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤5)为化学气相淀积氧化硅，并反应离子刻蚀形成侧墙。
5、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤8)中采用各向异性刻蚀技术刻蚀硅。
6、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤9)中采用反应离子刻蚀技术各向同性刻蚀硅。
7、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤10)中去除硬掩膜和侧墙的方法：采用浓磷酸煮的方法去除氮化硅，采用氢氟酸漂去氧化硅。
8、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤10)之后，进一步氢气退火，减小沟道区界面态和优化纳米线条形状。
9、如权利要求1所述的体硅纳米线晶体管器件的制备方法，其特征在于：所述步骤12)为在氮气中快速退火。
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