CN102013395A

CN102013395A - 处理沟槽及形成umos晶体管的方法

Info

Publication number: CN102013395A
Application number: CN2009101952203A
Authority: CN
Inventors: 湛兴龙; 刘喻; 韩永召; 陈建利; 蔡信裕
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-09-04
Filing date: 2009-09-04
Publication date: 2011-04-13

Abstract

一种处理沟槽及形成UMOS晶体管的方法，其中，所述处理沟槽的方法包括对沟槽进行软刻蚀。本发明通过对沟槽进行软刻蚀，改善了沟槽侧壁和底部介质层的均匀性，工艺复杂性没有明显增加，生产成本及产能没有明显变化。

Description

处理沟槽及形成UMOS晶体管的方法

技术领域

本发明涉及半导体制造领域，特别涉及一种处理沟槽及形成UMOS晶体管的方法

背景技术

随着半导体技术的飞速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，加快半导体器件的运算速度，半导体器件的关键尺寸不断变小。在各种基本的半导体器件中，金属氧化物场效应晶体管(MOSFET，简称MOS晶体管)是集成电路的基本单元之一，在各种超大规模存储和逻辑电路中得到广泛的应用。

通常的MOS晶体管结构包括源极、漏极、栅介质层以及位于栅介质层之上的导电栅极(gate)，其中所述源极和漏极位于栅介质层的沟道两侧的衬底中，为离子注入形成的掺杂区域；所述栅介质层和栅极依次位于沟道上方。

在器件尺寸日趋缩小的情况下，由栅介质层引起的寄生电容对器件性能的影响越来越明显。在对速度有一定要求的器件中，RC延迟是重要的因素之一，这涉及到栅介质层的厚度。所述栅介质层的厚度越厚，等效电容越小，RC延迟越小，对提高器件速度有较大帮助。此外，较厚的栅介质层还有助于减少漏电流。

因此，在MOS晶体管的制造过程中，栅介质层厚度的控制对半导体器件各项电性能有非常重要的意义。申请号为200710044802.2的中国专利申请公开了一种可调整栅介质层厚度的半导体器件制造方法，通过两次形成氧化层的方法控制栅介质层的厚度，该制造方法对上述常规的MOS晶体管结构适用。

除上述常规的MOS管结构外，随着技术的发展和要求的不断提高，MOS晶体管还出现了许多新型的器件结构。其中在功率器件中有一类新型的垂直结构器件称为UMOS(又称TMOS：trench MOSFET)。所述UMOS晶体管根据沟道的导电类型可分为P型和N型，在此以N型器件为例，如图1所示，包括：N+型的半导体衬底100；位于半导体衬底100上的N-型外延层110；位于N-型外延层110内的P阱120；位于P阱120内的N+掺杂区130，所述N+掺杂区130作为UMOS晶体管的源极；位于N-型外延层110内、深度超过P阱120的沟槽，所述沟槽内壁形成有介质层140作为栅介质层；所述沟槽内还填充多晶硅层150作为栅极，位于所述多晶硅层150及所述N+掺杂区130上的导电层160；位于导电层160上的钝化层170；所述半导体衬底100作为漏极。在栅极150加上一定正电压后，靠近沟槽侧壁的P阱区域120会反型，形成连接源极和漏极之间的垂直导电沟道。

从上述可以看出，UMOS晶体管与常规的MOS晶体管结构存在较大差异，主要区别为，UMOS晶体管的栅极为槽栅结构。如图1所示，其栅介质层140的厚度对器件性能特别是反应速度有较大影响。上文所述中国专利申请200710044802.2的技术方案针对常规的MOS晶体管结构进行了改进，对于UMOS晶体管无法适用。现有技术在沟槽内形成栅介质层仍存在厚度不均匀的问题。

因此，需要一种工艺简单，成本低廉，能够有效地改善沟槽内介质层均匀性的方法。

发明内容

本发明提供一种处理沟槽及UMOS晶体管形成方法，能够有效改善沟槽侧壁和底部介质层的均匀性。

本发明提供一种处理沟槽的方法，在半导体衬底内形成沟槽，还包括：对所述沟槽进行软刻蚀。

所述软刻蚀气体包括氧气、四氟化碳。

所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；压强为50～70Pa。

还包括在所述沟槽内形成及去除牺牲氧化层步骤。

本发明还提供一种UMOS晶体管的形成方法，包括：提供基底，所述基底包括半导体衬底，位于半导体衬底上的外延层，所述半导体衬底与所述外延层具有相同导电类型，所述外延层内形成有掺杂阱，所述掺杂阱的导电类型与外延层的导电类型相反；在所述基底内形成沟槽，所述沟槽位于外延层内，深度大于所述掺杂阱；对所述沟槽进行软刻蚀。

所述软刻蚀气体包括氧气、四氟化碳。

所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；所述软刻蚀时压强为50～70Pa。

还包括依次在所述沟槽内形成及去除牺牲氧化层、以及进行栅介质层形成前的预清洗步骤。

所述形成牺牲氧化层的方法为炉管热氧化工艺，所述牺牲氧化层的厚度为

所述去除牺牲氧化层的方法为湿法刻蚀工艺。

还包括在所述沟槽内形成栅介质层步骤。

所述形成栅介质层的方法为炉管热氧化工艺，所述栅介质层的厚度为

与现有技术相比，上述方案具有以下优点：在沟槽刻蚀后加入一步软刻蚀工艺，改善沟槽底部的平整度，克服表面缺陷。由此在后续形成介质层时，增加底部介质层厚度，改善沟槽内侧壁和底部介质层的均匀性。同时对沟槽的基本形貌、器件的电学特性无明显影响。此外，工艺流程复杂性未明显增加，生产成本无明显提高，产能无明显影响。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。附图的绘制并未刻意按照实际比例，重点在于示出本发明的主旨。在附图中，为清楚明了，部分层和区域被加以放大。

图1是具有垂直导电沟道的UMOS晶体管剖面结构示意图；

图2是本发明的一个实施例的形成UMOS晶体管的流程示意图；

图3至图11是本发明的一个实施例的形成UMOS晶体管的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明提供的方法不仅适用于功率器件，也适用于一般的逻辑器件和存储器件。特别适用于特征尺寸在0.3μm及以下的具有槽栅结构的MOS晶体管。所述MOS晶体管可以是CMOS(互补金属氧化物半导体器件)中的PMOS晶体管或NMOS晶体管，也可为UMOS晶体管。

从理论上说，对于具有垂直导电沟道的UMOS晶体管，由于具有槽栅结构，沟槽内有栅介质层和多晶硅栅极两层结构，在垂直导电沟道形成时，多晶硅栅极、栅介质层和导电沟道区形成电容，栅介质层相当于该电容的电介质层，该电容充放电过程的长短会影响UMOS晶体管的开启或截止状态的反应速度，从而影响器件的工作效率。从该机理出发，为提高器件的工作效率，需要减少该寄生电容的大小，由于电容大小反比于介质层厚度，在此较为有效的方法是增加栅介质层的厚度。

在各种栅介质层中，热氧化层是较为常用的一种。从现有技术的结果看，在沟槽内形成热氧化层会存在下列问题：在沟槽底部(bottom)与侧壁(sidewall)的氧化层厚度不均匀且差别较大，沟槽底部氧化层厚度远小于侧壁氧化层厚度。例如在一个具体实施例中，侧壁氧化层厚度为34nm～38nm，而沟槽底部氧化层厚度仅为17nm～21nm。由此会造成栅介质层的电容偏大。发明人发现，上述热氧化形成的栅介质层的厚度均匀性与热氧化速率及硅片晶向有较大关联，在沟槽刻蚀过程中，沟槽底部所受轰击程度较大，沟槽底部平整度较差，所述表面受损产生的晶向不一致，导致在沟槽底部的氧化速率偏慢，因此在沟槽底部形成的栅介质层的厚度偏薄。

本发明首先提供一种处理沟槽的方法，包括在半导体衬底内形成沟槽，还包括：对所述沟槽进行软刻蚀。

所述软刻蚀气体包括氧气、四氟化碳。

还包括在所述沟槽内形成及去除牺牲氧化层步骤。

本发明还给出一种形成UMOS晶体管的方法，具体请参照图2，包括如下步骤：步骤S201，提供基底，所述基底包括半导体衬底，位于半导体衬底上的外延层，所述半导体衬底与所述外延层具有相同导电类型，所述外延层内形成有掺杂阱，所述掺杂阱的导电类型与外延层的导电类型相反；步骤S202，在所述基底内形成沟槽，所述沟槽位于外延层内，深度大于所述掺杂阱；步骤S203，对所述沟槽进行软刻蚀。

本发明提供的方法适用于在沟槽内形成介质层，尤其适用于所述UMOS晶体管槽栅结构的栅氧化层的形成。但不应将本发明的方法限定在UMOS晶体管栅氧化层的形成工艺中，如果在其他工艺涉及在沟槽中形成介质层的情况，本发明的方法也能够很好的适用。

图3至图10为本发明的一个实施例的UMOS晶体管的剖面结构示意图，所述示意图只是实例，在此不应过度限制本发明保护的范围。本实施例中，所述UMOS晶体管的沟道的导电类型为N型，还可以为P型，其形成方法与本实施例相类似，在此不应过分限制本发明的保护范围。

参照图3，根据本发明的一个实施例，在基底300表面形成硬掩膜层310。

在本实施例中，所述基底300包括以下几部分结构：N+型的半导体衬底300a；形成于半导体衬底300a上的N-型外延层300b，所述外延层300b厚度为6～7μm；形成于外延层300b内的P阱300c。

所述硬掩膜层310可以是二氧化硅(SiO₂)或氮氧化硅(SiON)，在本实施例中优选为二氧化硅。形成方法可以为常规真空镀膜技术，例如原子层沉积(ALD)、化学汽相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，本实施例采用等离子体增强型化学气相淀积工艺。所述硬掩膜层310的厚度为

本例中采用的厚度为

参照图4，在所述硬掩膜层310表面涂布光刻胶层，并利用曝光、显影等工艺图案化光刻胶层，形成定义硬掩膜开口的光刻胶图形315。所述硬掩膜开口位置与后续形成的沟槽位置相对应。

参照图5，利用所述光刻胶图形315为掩膜刻蚀硬掩膜层310，所述刻蚀硬掩膜层310的方法优选为干法刻蚀，所采用的是含氟气体。刻蚀完成后，去除光刻胶图形315，形成硬掩膜层图案310’。

参照图6，以所述硬掩膜层图案310’作为掩膜刻蚀半所述基底300。所述基底300内形成沟槽320，所述沟槽320底部延伸至所述P阱300c以下。所述刻蚀采用干法刻蚀，所述干法刻蚀采用的是含氟气体。所述沟槽320的深度由工艺要求确定。本实施例中，具体深度取决于所要求的栅极与漏极之间的击穿电压(Vt)，在击穿电压要求为30V的情况下，沟槽刻蚀深度宜控制在距表面1.2μm左右。对于其它特定器件结构，该深度由器件的工艺参数确定。经过上述刻蚀形成基底300’。

经过上述刻蚀后会在沟槽内表面形成一层损伤层，而由于刻蚀过程的不均匀性，所述的沟槽侧壁与底部表面损伤程度不同，为了后续形成均匀的栅介质层，需要使沟槽侧壁和底部的表面状态均匀化。

参照图7，在形成沟槽320后，进行软刻蚀(soft etch)工艺，其目的是清除沟槽320内的损伤层，改善沟槽320内表面的均匀性。尤其是使所述沟槽320与侧壁的表面均匀化。所述软刻蚀选用的刻蚀气体包括氧气(O₂)，其流量为80～130sccm(标准立方厘米每分钟)，优选为范围为90～120sccm；所述刻蚀气体还包括四氟化碳(CF₄)，流量为150～230sccm，优选为170～200sccm；所述刻蚀功率为350～460W，优选为380～450W；刻蚀腔室内压强为50～70Pa，优选为55～65Pa；工艺时间则可由表面的粗糙度确定。该步软刻蚀工艺去除沟槽表面损伤层厚度为60～80nm，经过上述软刻蚀，形成沟槽320’和半导体衬底300”。

作为一个具体实施例，进行软刻蚀的工艺为：

在压强为60Pa下，功率为400W，氧气流量为100sccm，四氟化碳流量为190sccm，刻蚀时间控制在15s，该步软刻蚀去除沟槽表面损伤层厚度为70nm。

软刻蚀主要是通过化学反应去除沟槽320内表面的损伤层，具体机理为：对于表面粗糙的沟槽320内表面，在进行软刻蚀时，沟槽320内表面(硅)与反应气体生成氟硅化合物，反应产物氟硅化合物会被氧化成硅氟氧化合物并附着在沟槽320内表面，由于沟槽320内表面不平整，所述硅氟氧化合物在凹处沉积的较多，凸出处沉积较少；在凸出处由于缺少硅氟氧化合物的阻挡，刻蚀速率较快，当这一过程不断重复，沟槽侧壁和底部的损伤层被逐步去除，沟槽内表面进而得到改善。

在软刻蚀完成后，进行清洗操作，其目的在于：去除沟槽320’内表面由于自然氧化而形成的自然氧化层，同时清除沟槽320’内表面及硬掩膜表面由于刻蚀造成的反应产物残留。

参照图8，在沟槽320’内形成牺牲氧化层，所述形成牺牲氧化层的方式为热氧化，具体工艺包括通入氧气(O₂)进行氧化，形成牺牲氧化层厚度约为

本实施例中为

所述牺牲氧化层在其后的湿法刻蚀中将被去除，其目的与软刻蚀步骤类似，也是去除沟槽320’内表面的损伤层，改善沟槽320’内的表面状态。

在牺牲氧化层形成后，通过湿法刻蚀去除该氧化层，可以使沟槽320’内表面更为圆滑，从而达到修复沟槽320’内表面的目的。所述湿法刻蚀时间由牺牲氧化层厚度决定，通常会过刻沟槽320’内表面，过刻时间控制在刻蚀牺牲氧化层时间的30％左右，过长的湿法刻蚀时间会对沟槽320’内表面造成新的损伤。在牺牲氧化层被去除后，形成沟槽320”。

在牺牲氧化层被去除后，在形成栅介质层前需要进行一步预清洗操作，其目的是清除沟槽内的反应残留产物。

所述生长氧化层与去除氧化层的步骤与前述软刻蚀相结合，可以更为优化地使沟槽侧壁与底部表面均匀化。

参照图9，在所述沟槽320”内表面即侧壁的底部形成栅介质层(gate dielectric)330，所述栅介质层330可以为二氧化硅、氮化硅、氮氧化硅，在此选用二氧化硅，采用炉管热氧化的工艺，通入气体进行氧化。氧化层厚度目标值由器件参数确定，在本实施例中为

优选为

参照图10，在栅介质层330形成后，接下来形成多晶硅层350。采用等离子体增强型化学气相淀积(PECVD)或高密度等离子体化学汽相淀积(HDP-CVD)。淀积厚度由沟槽深度320”决定，以多晶硅层350能够填满沟槽320”并覆盖硬掩膜层310’为准，所述多晶硅层350可以含有杂质以降低电阻率。

参照图11，对形成的多晶硅层350进行平坦化直至露出硬掩膜层310’，然后选用化学机械研磨(CMP)，将硬掩膜层310’完全去除，并磨去半导体衬底300”的一部分，余留的深度由器件性能决定。经过工艺形成栅介质层330’、基底300”’以及沟槽内的多晶硅层350’。

本实施例中，通过在沟槽刻蚀后增加一步软刻蚀，改善了沟槽内部表面特别是底部区域的晶格状态，使栅介质层形成时在沟槽内底部与侧壁的形成速率趋于一致，有利于改善沟槽内栅介质层的厚度均匀性。在此过程中，没有增加工艺流程，未带来对产能的明显影响和生产成本的提高。

根据扫描电子显微镜(SEM)的测量结果，本实施例的工艺改进并未引起沟槽侧墙形貌及栅介质层厚度的明显变化。对于沟槽底部区域，现有工艺介质层厚度约为20nm左右，本实施例对应的介质层厚度增至30nm左右。可见栅介质层厚度比现有工艺有显著提高，由此沟槽内侧壁的栅介质层与沟槽底部的栅介质层的均匀性有明显改善。

另外，由于沟槽底部的平整度、沟槽内的栅介质层均匀性改善，栅极与漏极间的击穿电压(BVGD)也有一定程度的提高。对于其他的电学参数例如UMOS晶体管的开启电压(Vt)、源极漏极间的击穿电压(BVDS)、栅极源极间的击穿电压(BVGS)等，测试表明，本实施例与现有技术的结果在同一工艺水平，可相比拟。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种处理沟槽的方法，在半导体衬底内形成沟槽，其特征在于，还包括：对所述沟槽进行软刻蚀。

2.根据权利要求1所述介质层的形成方法，其特征在于，所述软刻蚀气体包括氧气、四氟化碳。

3.根据权利要求2所述软刻蚀的方法，其特征在于，所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；所述软刻蚀时压强为50～70Pa。

4.根据权利要求1所述介质层的形成方法，其特征在于，还包括在所述沟槽内形成及去除牺牲氧化层步骤。

5.一种UMOS晶体管的形成方法，包括：

提供基底，所述基底包括半导体衬底，位于半导体衬底上的外延层，所述半导体衬底与所述外延层具有相同导电类型，所述外延层内形成有掺杂阱，所述掺杂阱的导电类型与外延层的导电类型相反；

在所述基底内形成沟槽，所述沟槽位于外延层内，深度大于所述掺杂阱；对所述沟槽进行软刻蚀。

6.根据权利要求5所述UMOS晶体管的形成方法，其特征在于，所述软刻蚀气体包括氧气、四氟化碳。

7.根据权利要求6所述UMOS晶体管的形成方法，其特征在于，所述氧气流量为80～130sccm；四氟化碳流量为150～230sccm；功率为350～460W；所述软刻蚀时压强为50～70Pa。

8.根据权利要求7所述UMOS晶体管的形成方法，其特征在于，还包括依次在所述沟槽内形成及去除牺牲氧化层、以及进行栅介质层形成前的预清洗步骤。

9.根据权利要求8所述UMOS晶体管的形成方法，其特征在于，所述形成牺牲氧化层的方法为炉管热氧化工艺，所述牺牲氧化层的厚度为

所述去除牺牲氧化层的方法为湿法刻蚀工艺。

10.根据权利要求9所述UMOS晶体管的形成方法，其特征在于，还包括在所述沟槽内形成栅介质层步骤。

11.根据权利要求10所述UMOS晶体管的形成方法，其特征在于，所述形成栅介质层的方法为炉管热氧化工艺，所述栅介质层的厚度为