KR20060030896A - Ｅｅｐｒｏｍ에서 감소된 ｕｖ 충전을 위한 ｐｅｃｖｄ실리콘-풍부 산화물층 - Google Patents

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페이 유안 가오
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

감소된 UV 투과를 갖는 실리콘-풍부 실리콘 산화물층(500)은 금속화 이전에 중간층 절연(300)상에서 PECVD에 의해 증착되며, 이에 따라 Vt를 감소시킨다. 실시예들은 1.7 내지 2.0의 굴절지수(R.I.)를 갖는 UV 불투명 실리콘-풍부 실리콘 산화물층(500)을 증착을 포함한다. 실리콘-풍부 실리콘 산화물층(SiRO)은 EEPROM 플래쉬 메모리들의 제조에 있어서 UV 셀 충전 문제들을 감소시킨다.
실리콘 산화물층, 중간층 절연, UV 충전, 증착, 굴절지수.

Description

ＥＥＰＲＯＭ에서 감소된 ＵＶ 충전을 위한 ＰＥＣＶＤ 실리콘-풍부 산화물층{PECVD SILICON-RICH OXIDE LAYER FOR REDUCED UV CHARGING IN AN EEPROM}
본 발명은 높은 신뢰성을 갖는 반도체 디바이스들의 제조 방법 및 결과적인 반도체 디바이스들에 관한 것이다. 본 발명은 감소된 UV 셀 충전을 갖는 초소형화된 플래쉬 메모리 디바이스들을 제조하는데 특정 응용을 갖는다.
특히, 예를 들어 전기적으로 소거가능 및 프로그램가능한 판독 전용 메모리(EEPROM) 디바이스들인 플래쉬 메모리 디바이스들과 같은 비휘발성 반도체 디바이스들을 제조하는데에 있어서, 초소형화에 대해 계속 증가하는 수요를 만족시키려는 시도에서 다양한 문제들이 발생한다. 계속적인 초소형화에 대한 수요들은 대략 0.13 미크론 이하의 게이트 폭을 가지며, 게이트 구조들이 대략 0.30 미크론 이하의 작은 갭(gap)에 의해 이격되어 있는 트랜지스터들을 포함하는 플래쉬 메모리 디바이스들의 제조를 초래하였다. 종래 실행들에 따르면, 산화물 측벽 스페이서가 게이트 스택의 측면들 상에 형성되며, 제 1 중간층 절연(ILD0)이 게이트 구조들 위에 증착되어, 이들 사이의 갭을 충전한다.
초소형화가 급속히 진행함에 따라, 특히 EEPROM 디바이스 치수들이 깊은 서 브-미크론 체제로 스케일링될 때에, 증착, 금속 식각, 및 패시베이션(passivation)과 같은 라인 공정의 후반부 동안, 특히 플라즈마 공정 동안의 UV 충전과 같은 다양한 신뢰성 문제들이 발생한다. 이러한 공정 동안에 발생된 UV 방사는 문턱 전압(Vt)의 부수적인 증가를 갖는 플래쉬 메모리 디바이스들의 원하지않은 UV 충전을 초래한다. UV 충전을 받아, 증가된 Vt를 나타내는 셀들은 과잉-프로그램(over-program)하기 매우 어려우며, 또한 과잉-소거하기 어렵다. 만일 초기 Vt가 증가하면, 소거 상태와 프로그램 상태 사이에 보다 적은 Vt 윈도우가 있게 되며, 이에 따라 다양한 신뢰성 및 동작 속도 문제들을 발생시킨다.
따라서, 개선된 신뢰성 및 증가된 동작 속도를 갖는 예를 들어, EEPROMS인 플래쉬 메모리 디바이스들과 같은 초소형화된 반도체 디바이스들에 대한, 그리고 감소된 UV 셀 충전을 갖는 이러한 디바이스들의 제조를 가능하게 하는 효율적인 방법에 대한 필요가 존재한다.
본 발명의 이점은 개선된 신뢰성 및 감소된 UV 셀 충전을 갖는 반도체 디바이스들, 특히 플래쉬 메모리 반도체 디바이스들을 제조하는 방법이다.
본 발명의 다른 이점은 개선된 신뢰성, 및 감소된 UV 셀 충전을 갖는 예를 들어, 플래쉬 메모리 디바이스인 반도체 디바이스이다.
본 발명의 추가의 이점들 및 다른 특징들은 하기의 설명에서 제시될 것이며, 부분적으로 하기내용의 검토하에서 기술분야의 당업자에게 자명할 것이며, 또는 본 발명의 실시로부터 알 수 있다. 본 발명의 이점들은 구현되고, 획득되며, 특히 첨부된 청구항들에서 지적될 것이다.
본 발명에 따르면, 상기 및 다른 이점들은 부분적으로 반도체 디바이스의 제조방법에 의해 달성될 것인바, 방법은: 기판(30) 위에 게이트 구조를 가지며, 이들 사이에 게이트 절연층(33)을 갖는 트랜지스터를 형성하는 단계와; 상기 트랜지스터 위에 중간층 절연을 형성하는 단계와; 그리고 상기 중간층 절연의 상부 표면상에 1.6보다 큰 굴절 지수(R.I.)를 갖는 실리콘-풍부(silicon-rich) 실리콘 산화물층을 형성하는 단계를 포함한다.
본 발명의 다른 양상은 반도체 디바이스인바, 이는 기판(30) 위에 게이트 구조를 가지며, 이들 사이에 게이트 절연층(33)을 갖는 트랜지스터와; 상기 트랜지스터 위의 중간층 절연과; 그리고 상기 중간층 절연의 상부 표면상에 1.6보다 큰 굴절 지수(R.I.)를 갖는 실리콘-풍부 산화물층을 포함한다.
본 발명의 실시예들은 1.7 내지 2.0과 같은 1.7보다 큰 R.I.와 400Å 내지 600Å의 두께에서 실리콘-풍부 실리콘 산화물층(SiRO)을 형성하는 단계를 포함한다. 본 발명의 실시예들은 중간층 절연으로서 붕소(B)와 인(P)-도핑된 규산염 유리(BPSG)를 증착하는 단계와, BPSG 층의 상부표면을 평탄화하는 단계와, 그리고 이후에 450℃ 내지 600℃의 증가된 온도와 115 내지 135 sccm의 실란 흐름률(silane flow rate)에서 플라즈마 개선된 화학 기상 증착에 의해 실리콘-풍부 실리콘 산화물(SiRO)층을 증착하는 단계를 더 포함한다. 본 발명의 실시예들은 상기 기판상에 터널 산화물을 포함하는 게이트 구조와, 상기 터널 산화물 상에 부동 게이트 전극과, 상기 부동 게이트 상에 산화물/질화물/산화물(ONO) 스택을 포함하는 인터폴리(interpoly) 절연, 및 상기 인터폴리 절연 상에 제어 게이트 전극을 형성하는 단계를 더 포함한다.
본 발명의 추가의 이점들은 하기의 상세한 설명으로부터 기술분야의 당업자에게 자명하게 될 것인데, 여기서 본 발명의 실시예들은 단지 본 발명을 수행하는데 고려된 최적 모드의 예시에 의해 설명된다. 구현될 바와같이, 본 발명은 다양하고 분명한 관점에서 변형될 수 있는데, 이들 모두는 본 발명에서 벗어나지 않는다. 따라서, 도면과 상세한 설명은 제한적인 것이 아닌, 본질적으로 예시적인 것으로 간주된다.
도 1은 본 발명의 실시예를 도시하는바, 여기서 UV 방사에 실질적으로 불투명한(opaque) 실리콘-풍부 실리콘 산화물층은 EEPROM 셀들을 포함하는 반도체 디바이스에서 이용된다.
본 발명은 감소된 UV 열화를 갖는 반도체 디바이스들의 제조를 가능하게 하는 효율적인 방법을 제공함으로써 반도체 디바이스들의 제조에 있어서 발생하는 다양한 신뢰성 문제들에 대처하며 해결한다. 본 발명의 실시예들은 상당히 감소된 셀들의 UV 충전을 갖는 예를 들어, EEPROM 디바이스들인 플래쉬 메모리 디바이스들의 제조를 포함한다.
실험 및 조사를 수행함과 동시에, 증착, 금속 식각, 및 패시베이션과 같은, 특히 플라즈마 공정인 라인 공정의 후반부 동안에 발생된 UV 방사는 바람직하지 않게 셀들을 충전하며, 이에 따라 셀의 프로그램 전압을 증가시킨다. 이러한 바람직하지 않은 프로그램 전압의 증가는 소거 상태와 프로그램 상태간의 Vt 윈도우를 감소시킨다.
본 발명은 중간층 절연, 즉 ILD0 상에 UV 방사에 실질적으로 불투명한 SiRO 층의 증착에 의해 이러한 UV 셀 충전 문제들에 대처하며 해결한다. SiRO 층은 전형적으로 1.6보다 큰, 예를 들어 1.7보다 큰(1.7 내지 2.0인) R.I.를 갖는다.
본 발명은 예를 들어 500℃인 450℃ 내지 550℃와 같은 증가된 온도에서, 그리고 125 sccm과 같은 100 내지 150 sccm의 실란 흐름율에서 수행되는 플라즈마 개선된 화학적 기상 증착에 의해 이러한 목적을 달성한다. 이러한 증착은 예를 들어, 180 sccm인 165 내지 195 sccm의 N2O 흐름율에서, 예를 들어, 2.0 Torr인 1.8 내지 2.2 Torr의 압력에서, 그리고 예를 들어, 125와트인 110 내지 140 와트의 RF 전력에서 수행될 수 있다. 스페이싱(웨이퍼와 개스가 유출되는 샤워 헤드(shower head) 사이의 거리)은 대략 625 내지 675 밀리, 예를 들어 650 밀리에서 유지될 수 있다. 증착 공정은 3 내지 15초 동안에 수행되어, 결과적으로 예를 들어 500Å인 400Å 내지 600Å의 두께를 갖는 SiRO 얇은막의 증착을 하게 된다. 이러한 플라즈마 개선된 화학 기상 증착 기법은 증가된 실리콘 내용물을 갖는 SiRO 층을 증착하는데 효과적이며, 이에 따라 R.I.는 1.6 보다 큰, 예를 들어, 1.7 보다 크게(1.7 내지 2.0) 증가되는 반면에, 전형적인 실리콘 산화물층들은 1.45 내지 1.46을 나타낸다. 본 발명에 따른 SiRO 얇은막의 사용은 종래 제조 기법들을 이용하여 획득된 것보다 조밀한 Vt 분포를 제공한다.
본 발명의 실시예는 도 1에서 개략적으로 도시되는데, 여기서 트랜지스터들은 기판(30)상에 형성된다. 기판(30)은 그사이에 인터폴리(ONO) 절연을 갖는 이중 게이트 구조들을 포함할 수 있다. 예를 들어, 트랜지스터들은 터널 산화물(33), 부동 게이트 전극(34), ONO 스택 인터폴리 절연(35), 및 제어 게이트(36)를 포함할 수 있다. 금속 실리사이드(37A) 층은 게이트 전극 스택의 상부 표면상에 형성되며, 금속 실리사이드(37B) 층은 소스/드레인 영역들(31,32) 상에 형성된다. 실리콘 산화물과 같은 절연 측벽 스페이서(38)는 게이트 전극의 측면상에 형성된다. 실리콘 산화물과 같은 실리콘 질화물 식각 정지층(38)은 게이트 전극의 측면들 상에 형성된다. 실리콘 질화물 식각 정지 층(39)은 실리콘 질화물 측벽 스페이서들(38) 상의 게이트 구조 위에 증착될 수 있다. 후속적으로, BPSG 층과 같은 중간층 절연(ILD0)(300)이 플라즈마 개선된 화학 기상에 의해 증착된다. 이후에, 평탄화가 화학적 기계적 연마(CMP)에 의해 구현된다.
본 발명의 실시예들에 따르면, SiRO 층(500)은 이후에 BPSG 층(300)의 상부 표면상에 증착된다. 본 발명의 실시예들에 따라 증착된 SiRO 층은 1.6보다 큰, 예를 들어 1.7 내지 2.0인 R.I.를 나타내며, 따라서, 라인 공정의 후속적인 후반부 동안에 발생된 UV 방사가 셀들에 도달하여 그 프로그램 전압을 증가시키는 것을 차단한다.
후속 공정은 SiRO 층(500)과 중간층 절연(300)을 관통하여 점선으로 도시된 접촉 홀들(400)을 형성하는 이방성 식각을 포함한다. SiRO 층(500)의 존재는 이러한 이방성 식각 동안에 발생된 UV 방사가 바람직하지 않게 Vt를 증가하지 못하게 한다. UV 불투명 SiRO 층(500)은 또한 금속화, 증착 및 식각 공정들과 같은 라인 공정의 후속적 후반부 동안에 UV 방사로부터 셀들을 차폐한다. 부가적으로, 셀들은 UV 방사로부터 차폐된다.
본 발명은 동작 속도 증가 및 UV 방사에 의한 셀 과잉-프로그램의 감소를 갖는 EEPROM 디바이스들과 같은 개선된 신뢰성을 갖는 반도체 디바이스들을 제공하며, 이를 가능하게 하는 방법을 제공한다. 본 발명의 실시예들에 따라, 실리콘-풍부 산화물층이 평탄화된 BPSG 중간층 절연상에 증착되며, 여기서 실리콘-풍부 실리콘 산화물층은 공정의 후반부 동안에 발생된 UV 방사가 셀에 도달하여 셀들의 프로그램 전압을 바람직하지 않게 증가시키는 것을 효과적으로 차단한다.
본 발명은 다양한 타입들의 반도체 디바이스들, 특히, 대략 0.12 미크론 이하의 설계 규칙과 높은 신뢰성을 갖는 증가된 동작 속도 및 서브-미크론 치수들을 나타내는 고도로 집적된 반도체 디바이스들의 제조에 있어서 산업상 이용가능성을 갖는다. 본 발명은 상당히 감소된 셀의 UV 충전을 갖는 EEPROM들과 같은 플래쉬 메모리 디바이스들의 제조에 있어서 산업상 이용가능성을 갖는다.
상기의 상세한 설명에서, 본 발명은 그 특정의 예시적 실시예를 참조하여 설 명되었다. 하지만, 청구항들에서 제시된 바와같이, 다양한 변형들 및 변화들이 본 발명의 광범위한 사상과 범주를 벗어남이 없이 가능하다는 것은 자명하다. 따라서, 명세서 및 도면은 제한적인 것이 아니라 예시적인 것으로 간주된다. 본 발명은 당양한 조합과 환경들을 사용할 수 있으며, 본원에서 표현된 발명적 개념의 범주 내에서 변화들 또는 변형들이 가능함을 이해해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판(30) 위에 게이트 구조를 가지며, 이들 사이에 게이트 절연층(33)을 갖는 트랜지스터를 형성하는 단계와;
    상기 트랜지스터 위에 중간층 절연(300)을 형성하는 단계와; 그리고
    상기 중간층 절연(300)의 상부 표면상에 1.6보다 큰 굴절지수(R.I.)를 갖는 실리콘-풍부(silicon-rich) 실리콘 산화물층(500)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서, 1.7보다 큰 RI와 400Å 내지 600Å의 두께로 상기 실리콘-실리콘 풍부 산화물층(500)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 중간층 절연(300)으로서 붕소-인-도핑된 규산염 유리(BPSG) 층을 증착하는 단계와;
    상기 BPSG 층(300)의 상부표면을 평탄화하는 단계와; 그리고
    450℃ 내지 650℃의 온도에서 플라즈마 개선된 화학 기상 증착에 의해 실리콘-풍부 실리콘 산화물층(500)을 증착하는 단계를 포함하는 것을 특징으로 하는 반 도체 디바이스 제조 방법.
  4. 제 1항에 있어서,
    100 내지 150 sccm의 실란(silane) 흐름율에서;
    165 내지 195 sccm의 N2O 흐름율에서;
    110 내지 140 와트의 R.F. 전력에서;
    625 내지 675 밀리의 스페이싱에서; 그리고
    3 내지 15초 동안, 1.8 내지 2.2 Torr의 압력에서 상기 실리콘-풍부 실리콘 산화물층(500)을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제 1항에 있어서, 상기 게이트 구조는:
    상기 기판(30)상에 상기 게이트 절연층으로서 터널 산화물(33)과;
    상기 터널 산화물(33) 상에 부동 게이트 전극(34)과;
    상기 부동 게이트(34) 상에서 산화물/질화물/산화물(ONO) 스택을 포함하는 인터폴리 절연(35)과;
    상기 인터폴리 전극(35) 상에 제어 게이트 전극(30)을 포함하며,
    상기 방법은:
    상기 게이트 구조의 측면들 상에 실리콘 산화물 측벽 스페이서들(38)을 포함 하는 단계와;
    상기 게이트 스택의 상부 표면상에, 상기 실리콘 산화물 측벽 스페이서들(38) 상에 실리콘 질화물(39)층을 형성하는 단계와; 그리고
    이후에 상기 중간층 절연을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 반도체 디바이스에 있어서,
    기판(30) 위에 게이트 구조를 가지며, 이들 사이에 게이트 절연층(33)을 갖는 트랜지스터와; 그리고
    중간층 절연(300) 상부 표면상에 1.6보다 큰 굴절지수(R.I)를 갖는 실리콘-풍부 실리콘 산화물층(500)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 6항에 있어서, 상기 실리콘-풍부 실리콘 산화물층(500)은 1.7보다 큰 R.I.와 400Å 내지 600Å의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
  8. 제 6항에 있어서, 상기 게이트 구조는:
    상기 기판(30)상에 상기 게이트 절연층으로서 터널 산화물(33)과;
    상기 터널 산화물(33) 상에 부동 게이트 전극(34)과;
    상기 부동 게이트(34) 상에서 산화물/질화물/산화물(ONO) 스택을 포함하는 인터폴리 절연(35)과;
    상기 인터폴리 전극(35) 상에 제어 게이트 전극(30)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 8항에 있어서, 상기 게이트 구조의 측면상에 실리콘 산화물 측벽 스페이서들(38), 및 상기 게이트 구조의 상부 표면상에, 상기 실리콘 산화물 측벽 스페이서들상에 실리콘 질화물(39)층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8항에 있어서, 상기 중간층 절연(300)은 붕소-인-도핑된 규산염 유리(BPSG)를 포함하는 것을 특징으로 하는 반도체 디바이스.
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