CN102437026A - 沟槽刻蚀方法以及半导体器件制造方法 - Google Patents

沟槽刻蚀方法以及半导体器件制造方法 Download PDF

Info

Publication number
CN102437026A
CN102437026A CN2011103885361A CN201110388536A CN102437026A CN 102437026 A CN102437026 A CN 102437026A CN 2011103885361 A CN2011103885361 A CN 2011103885361A CN 201110388536 A CN201110388536 A CN 201110388536A CN 102437026 A CN102437026 A CN 102437026A
Authority
CN
China
Prior art keywords
hard mask
etching
groove
layer
etching groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011103885361A
Other languages
English (en)
Other versions
CN102437026B (zh
Inventor
熊磊
奚斐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201110388536.1A priority Critical patent/CN102437026B/zh
Publication of CN102437026A publication Critical patent/CN102437026A/zh
Application granted granted Critical
Publication of CN102437026B publication Critical patent/CN102437026B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)

Abstract

本发明提供了一种沟槽刻蚀方法以及半导体器件制造方法。根据本发明的沟槽刻蚀方法包括:衬垫氧化层形成步骤,用于在衬底上形成衬垫氧化层;硬掩膜形成步骤,用于在所述衬垫氧化层上形成硬掩膜;光刻胶层形成步骤,用于在所述硬掩膜上形成光刻胶层;光刻步骤,用于对光刻胶层进行光刻以得到光刻胶层的图案;硬掩膜刻蚀步骤,用于利用光刻步骤所得到的光刻胶层的图案对所述硬掩膜进行刻蚀以形成硬掩膜图案;光刻胶层去除步骤,利用氧气去除所述光刻胶层;以及沟槽刻蚀步骤,用于利用硬掩膜刻蚀步骤刻蚀出的所述硬掩膜图案来利用氧气刻蚀沟槽;其中,在通过控制所述沟槽刻蚀步骤中的氧气流量来控制所述沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸。

Description

沟槽刻蚀方法以及半导体器件制造方法
技术领域
本发明涉及半导体器件制造领域,更具体地说,本发明涉及一种沟槽刻蚀方法以及采用了该沟槽刻蚀方法的半导体器件制造方法。
背景技术
在各种半导体器件的制造过程中,一般都需要进行沟槽刻蚀,例如浅沟槽刻蚀。
一般地,在现有的沟槽刻蚀方法中,先对光刻胶进行光刻,随后利用光刻后的光刻胶图案来对硬掩膜进行刻蚀,最后利用刻蚀出来的硬掩膜图案来刻蚀沟槽。由此,光刻胶的光刻之后会定义一个光刻关键尺寸,并且在硬掩膜刻蚀之后会定义一个硬掩膜刻蚀关键尺寸,这两个关键尺寸(即,光刻关键尺寸和硬掩膜刻蚀关键尺寸)基本上就限定沟槽的最终沟槽关键尺寸。
但是,随着器件设计及制造技术的发展,以及电子设计对器件尺寸精度要求的提高,往往希望能够很精确地控制沟槽开口的关键尺寸,而上述现有技术的沟槽刻蚀方法仅仅能够粗略地限定沟槽开口关键尺寸,而不能精确控制或者动态调整沟槽开口的关键尺寸。
所以,希望能够提供一种精确控制并动态调整最终得到的关键尺寸的沟槽刻蚀方法。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够精确控制并动态调整最终得到的关键尺寸的沟槽刻蚀方法以及采用了该沟槽刻蚀方法的半导体器件制造方法。
根据本发明的第一方面,提供了一种一种沟槽刻蚀方法,其包括:衬垫氧化层形成步骤,用于在衬底上形成衬垫氧化层;硬掩膜形成步骤,用于在所述衬垫氧化层上形成硬掩膜;光刻胶层形成步骤,用于在所述硬掩膜上形成光刻胶层;光刻步骤,用于对光刻胶层进行光刻以得到光刻胶层的图案;硬掩膜刻蚀步骤,用于利用光刻步骤所得到的光刻胶层的图案对所述硬掩膜进行刻蚀以形成硬掩膜图案;光刻胶层去除步骤,利用氧气去除所述光刻胶层;以及沟槽刻蚀步骤,用于利用硬掩膜刻蚀步骤刻蚀出的所述硬掩膜图案来利用氧气刻蚀沟槽;其中,在通过控制所述沟槽刻蚀步骤中的氧气流量来控制所述沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸。
优选地,在上述沟槽刻蚀方法中,所述硬掩膜包括第一硬掩膜层和第二硬掩膜层。
优选地,在上述沟槽刻蚀方法中,所述硬掩膜形成步骤包括:首先在所述衬垫氧化层上形成第一硬掩膜层,然后在所述第一硬掩膜层上形成第二硬掩膜层。
优选地,在上述沟槽刻蚀方法中,所述第一硬掩膜层由氮硅化合物组成。
优选地,在上述沟槽刻蚀方法中,所述第二硬掩膜层由氮硅氧化合物组成。
优选地,在上述沟槽刻蚀方法中,所述沟槽刻蚀方法用于刻蚀浅沟槽。
根据本发明的第一方面,通过调节沟槽形成过程(具体地说是沟槽刻蚀步骤)中的氧气流量,可以调节对硬掩膜阻挡层侧壁的保护强弱,由此达到调节沟槽开口的关键尺寸的目的。其中,若对硬掩膜阻挡层侧壁的保护强,则沟槽开口的关键尺寸变大。若对硬掩膜阻挡层侧壁的保护弱,则沟槽开口的关键尺寸变小。由此,根据本发明第一方面的沟槽刻蚀方法,可以在光刻之后的关键尺寸以及硬掩膜刻蚀之后的关键尺寸所限定的沟槽关键尺寸的基础上进行进一步地调节,以精确控制最终得到的关键尺寸,并能够动态控制最终得到的沟槽开口关键尺寸。
根据本发明的第二方面,提供了一种半导体器件制造方法,其采用了根据本发明的第一方面所述的沟槽刻蚀方法。
由于采用了根据本发明第一方面所述的沟槽刻蚀方法,因此,本领域技术人员可以理解的是,根据本发明第二方面的半导体器件制造方法同样能够实现根据本发明的第一方面的沟槽刻蚀方法所能实现的有益技术效果。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1示意性地示出了衬垫氧化层形成步骤后得到的半导体器件的结构。
图2示意性地示出了硬掩膜形成步骤后得到的半导体器件的结构。
图3意性地示出了光刻胶层形成步骤后得到的半导体器件的结构。
图4示意性地示出了光刻步骤后得到的半导体器件的结构。
图5示意性地示出了硬掩膜刻蚀步骤后得到的半导体器件的结构。
图6示意性地示出了光刻胶层去除步骤后得到的半导体器件的结构。
图7示意性地示出了沟槽刻蚀步骤后得到的半导体器件的结构。
图8示意性地示出了沟槽刻蚀步骤中的氧气流量与沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸之间的关系。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
图1至图7示意性地示出了根据本发明实施例的沟槽刻蚀方法的各个步骤得到的半导体器件结构示图。
具体地说,根据本发明实施例的沟槽刻蚀方法包括如下步骤:
衬垫氧化层形成步骤,用于在衬底sub上形成衬垫氧化层PAD,图1示意性地示出了衬垫氧化层形成步骤后得到的半导体器件的结构。在一个具体事例中,衬垫氧化层PAD的厚度例如是110A。
硬掩膜形成步骤,用于在所述衬垫氧化层PAD上形成硬掩膜(HM1,HM2),图2示意性地示出了硬掩膜形成步骤后得到的半导体器件的结构。并且优选地,如图2所示,所述硬掩膜包括第一硬掩膜层HM1和第二硬掩膜层HM2。进一步优选地,所述第一硬掩膜层HM1由氮硅化合物组成,所述第二硬掩膜层HM2由氮硅氧化合物组成;由此,所述硬掩膜形成步骤具体包括:首先在所述衬垫氧化层PAD上形成第一硬掩膜层HM1,然后在所述第一硬掩膜层HM1上形成第二硬掩膜层HM2。在一个具体事例中,第一硬掩膜层的厚度例如是HM1是1650A。第二硬掩膜层的厚度例如是300A。
光刻胶层形成步骤,用于在所述硬掩膜上形成光刻胶层PR;并且在一个具体事例中,刻胶层PR的厚度例如是3200A。图3意性地示出了光刻胶层形成步骤后得到的半导体器件的结构。
光刻步骤,用于对光刻胶层PR进行光刻,以形成光刻胶层PR的图案;图4示意性地示出了光刻步骤后得到的半导体器件的结构。
硬掩膜刻蚀步骤,用于利用光刻步骤所得到的光刻胶层的图案对所述硬掩膜进行刻蚀以形成硬掩膜图案;图5示意性地示出了硬掩膜刻蚀步骤后得到的半导体器件的结构。如图5所示,该硬掩膜刻蚀步骤不仅刻蚀了硬掩膜,而且刻蚀掉了衬垫氧化层PAD,并且对刻蚀后的硬掩膜所暴露的衬底sub刻蚀了一定深度的凹槽。
光刻胶层去除步骤,利用氧气去除所述光刻胶层PR;具体地说,例如可利利用氧气在腔室里剥离光刻胶。图6示意性地示出了光刻胶层去除步骤后得到的半导体器件的结构。如图6所示,在这个步骤中,由于硬掩膜图案暴露了将要产生沟槽的位置处的衬底表面并刻蚀了一定深度的凹槽,所以,暴露的衬底表面处的凹槽会与氧气发生反应,而生成氧化物,例如如果衬底是硅衬底,则会生成二氧化硅。实际上,在凹槽的底部和侧壁均会形成该氧化物。
沟槽刻蚀步骤,用于利用硬掩膜刻蚀步骤刻蚀出的所述硬掩膜图案来利用氧气刻蚀沟槽,图7示意性地示出了沟槽刻蚀步骤后得到的半导体器件的结构。如图7所示,去除了光刻胶层去除步骤在将要产生沟槽的位置处的凹槽的底部和侧壁上形成的氧化物。
在上述沟槽刻蚀方法中,在通过控制所述沟槽刻蚀步骤中的氧气流量来控制所述沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸。图8示意性地示出了沟槽刻蚀步骤中的氧气流量与沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸AEICD之间的关系。
如图8所示,其中横坐标表示沟槽刻蚀步骤中的氧气流量,纵坐标表示沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸AEICD。从图8可以看出,当沟槽刻蚀步骤中的氧气流量较大时,即对硬掩膜阻挡层侧壁的保护较强时(即产生较厚的侧壁氧化层),沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸AEICD较大。反之,当沟槽刻蚀步骤中的氧气流量较小时,即对硬掩膜阻挡层侧壁的保护较弱时(即产生较薄的侧壁氧化层),沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸AEICD较小。
总之,本发明要调节的关键尺寸具体就是硬掩膜底部的沟槽开口的关键尺寸,通过调节沟槽形成过程(具体地说是沟槽刻蚀步骤)中的氧气流量,可以调节对硬掩膜阻挡层侧壁的保护强弱,由此达到调节沟槽开口的关键尺寸的目的。其中,若对硬掩膜阻挡层侧壁的保护强,则沟槽开口的关键尺寸变小。若对硬掩膜阻挡层侧壁的保护弱,则沟槽开口的关键尺寸变大。
由此,根据本发明实施例的沟槽刻蚀方法,可以在光刻之后的关键尺寸以及硬掩膜刻蚀之后的关键尺寸所限定的沟槽关键尺寸的基础上进行进一步地调节,以精确控制最终得到的关键尺寸,并能够动态控制最终得到的沟槽开口关键尺寸。
优选地,上述沟槽刻蚀方法可用于浅沟槽刻蚀。
在本发明的另一实施例中,还提供了一种半导体器件制造方法,其采用了根据上述沟槽刻蚀方法。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。

Claims (7)

1.一种沟槽刻蚀方法,其特征在于包括:
衬垫氧化层形成步骤,用于在衬底上形成衬垫氧化层;
硬掩膜形成步骤,用于在所述衬垫氧化层上形成硬掩膜;
光刻胶层形成步骤,用于在所述硬掩膜上形成光刻胶层;
光刻步骤,用于对光刻胶层进行光刻以得到光刻胶层的图案;
硬掩膜刻蚀步骤,用于利用光刻步骤所得到的光刻胶层的图案对所述硬掩膜进行刻蚀以形成硬掩膜图案;
光刻胶层去除步骤,利用氧气去除所述光刻胶层;以及
沟槽刻蚀步骤,用于利用硬掩膜刻蚀步骤刻蚀出的所述硬掩膜图案来利用氧气刻蚀沟槽;
其中,在通过控制所述沟槽刻蚀步骤中的氧气流量来控制所述沟槽刻蚀步骤所刻蚀出来的沟槽的关键尺寸。
2.根据权利要求1所述的沟槽刻蚀方法,其特征在于,所述硬掩膜包括第一硬掩膜层和第二硬掩膜层。
3.根据权利要求2所述的沟槽刻蚀方法,其特征在于,所述硬掩膜形成步骤包括:首先在所述衬垫氧化层上形成第一硬掩膜层,然后在所述第一硬掩膜层上形成第二硬掩膜层。
4.根据权利要求2或3所述的沟槽刻蚀方法,其特征在于,所述第一硬掩膜层由氮硅化合物组成。
5.根据权利要求2或3所述的沟槽刻蚀方法,其特征在于,所述第二硬掩膜层由氮硅氧化合物组成。
6.根据权利要求1至3之一所述的沟槽刻蚀方法,其特征在于,所述沟槽刻蚀方法用于刻蚀浅沟槽。
7.一种半导体器件制造方法,其特征在于采用了根据权利要求1至6之一所述的沟槽刻蚀方法。
CN201110388536.1A 2011-11-29 2011-11-29 沟槽刻蚀方法以及半导体器件制造方法 Active CN102437026B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110388536.1A CN102437026B (zh) 2011-11-29 2011-11-29 沟槽刻蚀方法以及半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110388536.1A CN102437026B (zh) 2011-11-29 2011-11-29 沟槽刻蚀方法以及半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN102437026A true CN102437026A (zh) 2012-05-02
CN102437026B CN102437026B (zh) 2017-07-11

Family

ID=45985023

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110388536.1A Active CN102437026B (zh) 2011-11-29 2011-11-29 沟槽刻蚀方法以及半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN102437026B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104555894A (zh) * 2013-10-17 2015-04-29 上海华虹宏力半导体制造有限公司 深沟槽中感应材料的成膜方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851873A (zh) * 2005-12-05 2006-10-25 北京北方微电子基地设备工艺研究中心有限责任公司 一种能够避免微沟槽现象的硅栅刻蚀工艺
CN102013395A (zh) * 2009-09-04 2011-04-13 中芯国际集成电路制造(上海)有限公司 处理沟槽及形成umos晶体管的方法
CN102122635A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 沟槽阵列的形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851873A (zh) * 2005-12-05 2006-10-25 北京北方微电子基地设备工艺研究中心有限责任公司 一种能够避免微沟槽现象的硅栅刻蚀工艺
CN102013395A (zh) * 2009-09-04 2011-04-13 中芯国际集成电路制造(上海)有限公司 处理沟槽及形成umos晶体管的方法
CN102122635A (zh) * 2010-01-08 2011-07-13 中芯国际集成电路制造(上海)有限公司 沟槽阵列的形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104555894A (zh) * 2013-10-17 2015-04-29 上海华虹宏力半导体制造有限公司 深沟槽中感应材料的成膜方法
CN104555894B (zh) * 2013-10-17 2016-08-17 上海华虹宏力半导体制造有限公司 深沟槽中感应材料的成膜方法

Also Published As

Publication number Publication date
CN102437026B (zh) 2017-07-11

Similar Documents

Publication Publication Date Title
US8574447B2 (en) Inorganic rapid alternating process for silicon etch
CN101461044B (zh) 没有残余物的硬掩模修整
TW200611328A (en) Method of manufacturing semiconductor apparatus
TW200605200A (en) Method for fabricating semiconductor device capable of decreasing critical dimension in peripheral region
CN103715131B (zh) 大深宽比tsv通孔分步刻蚀和侧壁修饰方法
CN100576498C (zh) 通孔的形成方法
CN102737961A (zh) 减少光刻胶掩膜倒塌或移位的方法
US20130034962A1 (en) Method for Reducing a Minimum Line Width in a Spacer-Defined Double Patterning Process
KR100632630B1 (ko) 반도체 소자의 트렌치 소자분리막 형성방법
CN103035506B (zh) Rfldmos隔离介质层深沟槽的刻蚀方法
CN103854972A (zh) 改善晶圆表面翘曲的方法
TWI571928B (zh) 藉由氬濺鍍之硬遮罩臨界尺寸控制方法
CN102437026A (zh) 沟槽刻蚀方法以及半导体器件制造方法
CN102054746B (zh) 硅通孔互连结构形成方法
CN215416266U (zh) 一种硬掩模
JP2007027681A (ja) 半導体素子の製造方法
CN100521102C (zh) 多晶硅刻蚀的方法
KR100917820B1 (ko) 반도체 소자의 콘택홀 형성 방법
JP2008166704A (ja) 高電圧シーモス素子及びその製造方法
CN115685664A (zh) 一种硬掩模及其制备方法
KR20100042423A (ko) 반도체 소자의 패턴 형성 방법
JPH06318576A (ja) ドライエッチング方法
CN104124138A (zh) 图形化方法
KR20090040778A (ko) 모스펫 소자 및 그 제조방법
KR101386004B1 (ko) 웨이퍼 접합 기술을 활용한 마이크로 그리드 구조물 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140425

C10 Entry into substantive examination
C41 Transfer of patent application or patent right or utility model
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20140425

Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201203 Shanghai Guo Shou Jing Road, Pudong New Area Zhangjiang hi tech Park No. 818

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

GR01 Patent grant
GR01 Patent grant