CN112103185B - 一种沟槽mosfet的制造方法及结构 - Google Patents

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Abstract

本发明公开了一种沟槽MOSFET的制造方法及结构，包括以下步骤：步骤S1：在衬底的表面形成外延层；步骤S2：在外延层的表面形成硬掩膜，硬掩膜包括第一氧化层、第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的表面生长栅氧化层；步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；本发明提供的沟槽MOSFET的制造方法及结构具有更小的单位面积导通电阻、更高的击穿电压等优点。

Description

一种沟槽MOSFET的制造方法及结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种沟槽MOSFET的制造方法及结构。
背景技术
MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOSFET的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOSFET芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOSFET芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。
现有技术的缺点：沟槽MOSFET结构如图1和图2所示，体区和外延层构成PN结(称之为体区结)，多晶硅栅、栅氧化层和外延层构成M-O-S电容，当漏端承受高电位时，所述PN结和所述M-O-S电容都处于反偏状态，在PN结和M-O-S电容的交接位置(图2中圆圈标识的区域)，电场比较集中，MOSFET容易在此位置发生击穿；在此情况下为实现目标击穿电压，需要采用电阻率或(和)厚度比较大的外延层，所以芯片的单位面积导通电阻受此因素影响而做不小，需要较大的芯片面积才能实现目标导通电阻，芯片成本较高。
发明内容
本发明提供了一种沟槽MOSFET的制造方法及结构，旨在解决芯片单位面积的导通电阻大的问题。
为了解决上述技术问题，本发明提供提供了一种沟槽MOSFET的制造方法，包括以下步骤：步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括第一氧化层、第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；
步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，淀积所述第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；
步骤S5：在所述外延层的表面注入硼原子或磷原子，高温退火形成第一掺杂区和第二掺杂区，去除所述侧墙，在所述体区的表面形成第三掺杂区作为源区，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；所述第二掺杂区是由硼原子横向热扩散形成。
优选地，所述衬底为N型衬底，所述外延层为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区为第一P型掺杂区，所述第二掺杂区为第二P型掺杂区，所述第三掺杂区为N型掺杂区；或所述衬底为P型衬底，所述外延层为P型外延层，在所述P型外延层的表面注入磷原子，所述第一掺杂区为第一N型掺杂区，所述第二掺杂区为第二N型掺杂区，所述第三掺杂区为P型掺杂区。
优选地，所述步骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层、第一氮化硅和第二氧化层；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层中形成所述沟槽；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层。
优选地，所述步骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽之外的多晶硅，从上至下去除所述第一氮化硅表面的多晶硅；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层的表面、多晶硅的表面和侧壁生长第二氮化硅；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层和多晶硅的表面的第二氮化硅全部刻蚀掉，位于所述多晶硅侧壁的第二氮化硅保存下来且形成侧墙。
为了解决上述技术问题，本发明提供一种沟槽MOSFET的结构，所述步骤S2中，所述第一氧化层的厚度为15-50nm，所述第一氮化硅的厚度为300-600nm，所述第二氧化层5的厚度为200-400nm；所述步骤S4中，所述多晶硅的表面与所述第一氧化层的表面存在高度差，所述高度差为300-600nm；所述步骤S4中，所述多晶硅的表面比所述第一氮化硅的表面低0-100nm。
优选地，所述步骤S4中，所述第二氮化硅在所述第一氧化层的表面、多晶硅的表面的生长厚度为150-400nm，所述第二氮化硅的生长厚度小于所述多晶硅的表面与所述第一氧化层的表面之间的高度差。
优选地，所述栅氧化层设置在所述沟槽的表面，所述多晶硅设置在所述栅氧化层的表面且所述多晶硅填充沟槽，所述第二掺杂区设置在所述沟槽的外表面，所述第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。
优选地，所述第三掺杂区的深度小于所述第一掺杂区的深度，所述第三掺杂区的深度小于所述第二掺杂区的深度。
优选地，所述衬底的下表层为MOSFET的漏，所述多晶硅为MOSFET的栅，所述第三掺杂区为MOSFET的源区，所述第一掺杂区和所述第二掺杂区构成MOSFET的体区。
本申请实施例提供的技术方案可以包括以下有益效果：本申请设计了一种沟槽MOSFET的制造方法及结构，在沟槽之中形成凸出的多晶硅，并在多晶硅的侧壁形成氮化硅侧墙，然后利用侧墙的掩蔽作用形成由第一掺杂区和第二掺杂区构成的MOSFET体区，其中掺杂浓度较低的第二掺杂区靠近栅氧化层，由第二掺杂区与外延层构成的PN结，比第一掺杂区与外延层构成的PN结的击穿电压更高(因为第二P型掺杂区的掺杂浓度比第一P型掺杂区更小)，因此可减弱多晶硅栅-栅氧化层-外延层构成的M-O-S电容与体区结交接位置的电场集中效应，从而提升MOSFET的击穿电压。即，相比现有技术，采用本发明可以得到比现有技术更高的击穿电压，或在实现相同击穿电压的情况下可以得到更小的单位面积导通电阻。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中沟槽MOSFET结构的示意图；
图2是现有技术中沟槽MOSFET结构的另一示意图；
图3是本发明沟槽MOSFET的制造方法的流程示意图；
图4是图3中步骤S3的流程示意图；
图5是图3中步骤S4的流程示意图；
图6是本发明沟槽MOSFET的制造方法中步骤S1的结构示意图；
图7是本发明沟槽MOSFET的制造方法中步骤S2的结构示意图；
图8是本发明沟槽MOSFET的制造方法中步骤S31的结构示意图；
图9是本发明沟槽MOSFET的制造方法中步骤S33的结构示意图；
图10是本发明沟槽MOSFET的制造方法中步骤S3的结构示意图；
图11是本发明沟槽MOSFET的制造方法中步骤S4的结构示意图；
图12是本发明沟槽MOSFET的制造方法中步骤S41的结构示意图；
图13是本发明沟槽MOSFET的制造方法中步骤S42的结构示意图；
图14是本发明沟槽MOSFET的制造方法中步骤S43的结构示意图；
图15是本发明沟槽MOSFET的制造方法中步骤S44的结构示意图；
图16-19是本发明沟槽MOSFET的制造方法中步骤S5的结构示意图；
图20是本发明沟槽MOSFET的结构的示意图；
图21是本发明沟槽MOSFET的结构的另一示意图。
标号说明:
100、沟槽MOSFET的制造方法；1、衬底；2、外延层；3、第一氧化层；4、第一氮化硅；5、第二氧化层；6、沟槽；7、栅氧化层；8、多晶硅；9、第二氮化硅；9.1、侧墙；10、硼原子或磷原子；11、第一掺杂区；12、第二掺杂区；13、第三掺杂区；
110、沟槽MOSFET的结构；111、衬底；112、外延层；113、沟槽；114、栅氧化层；115、多晶硅；116、第一掺杂区；117、第二掺杂区；118、第三掺杂区；
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图3，本发明公开了一种沟槽MOSFET的制造方法100，包括以下步骤：
步骤S1：在衬底1的表面形成外延层2；参阅图6；
步骤S2：在所述外延层2的表面形成硬掩膜，所述硬掩膜包括第一氧化层3、第二氧化层5和第一氮化硅4，所述第一氧化层3形成在所述外延层2的表面，所述第一氮化硅4形成在所述第一氧化层3的表面，所述第二氧化层5形成在所述第一氮化硅4的表面；参阅图7；
步骤S3：在所述外延层2中形成沟槽6，去除所述第二氧化层5，在所述沟槽6的表面生长栅氧化层7；参阅图8-10；
步骤S4：淀积多晶硅8，去除所述沟槽6之外的多晶硅8，去除所述第一氮化硅4，淀积所述第二氮化硅9，刻蚀所述第二氮化硅9，在所述多晶硅8的侧壁形成侧墙9.1；参阅图11-15；
步骤S5：在所述外延层2的表面注入硼原子或磷原子10，高温退火形成第一掺杂区11和第二掺杂区12，去除所述侧墙9.1，在所述第一掺杂区11和第二掺杂区12的表面形成第三掺杂区13作为源区，所述第二掺杂区12的掺杂浓度小于所述第一掺杂区11的掺杂浓度。参阅图16-19；
由于第二掺杂区12是由硼原子10横向热扩散形成的，所以第二掺杂区12的掺杂浓度比第一掺杂区11更小。其中，所述硬掩膜为第一氧化层3、第一氮化硅4、第二氧化层5组成的叠加层，第一氧化层3的厚度为15-50nm，第一氮化硅4的厚度为300-600nm，第二氧化层5的厚度为200-400nm。
在本实施例中，所述衬底1为N型衬底，所述外延层2为N型外延层，在所述N型外延层的表面注入硼原子10，所述第一掺杂区11为第一P型掺杂区，所述第二掺杂区12为第二P型掺杂区，所述第三掺杂区13为N型掺杂区；可选的，在一些其他的实施例中，所述衬底1为P型衬底，所述外延层2为P型外延层，在所述P型外延层的表面注入磷原子10，所述第一掺杂区11为第一N型掺杂区，所述第二掺杂区12为第二N型掺杂区，所述第三掺杂区13为P型掺杂区。
请参阅图4，所述步骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层3、第一氮化硅4和第二氧化层5；参阅图8；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层2中形成所述沟槽6；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层5；参阅图9。
其中，所述设定区域之外，由于有硬掩膜的掩蔽，所以不会形成沟槽6。
请参阅图5，所述步骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽6之外的多晶硅8，从上至下去除所述第一氮化硅4表面的多晶硅8；参阅图12；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅4；参阅图13；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层3的表面、多晶硅8的表面和侧壁生长第二氮化硅9；参阅图14；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层3和多晶硅8的表面的第二氮化硅9全部刻蚀掉，位于所述多晶硅8侧壁的第二氮化硅9保存下来且形成侧墙9.1；参阅图15；。
其中，所述步骤S41中，所述多晶硅8的上表面比所述第一氮化硅4的上表面低0-100nm。所述步骤S42中，由于湿法腐蚀工艺具有选择性，即在腐蚀去除第一氮化硅4的同时，第一氧化层3和多晶硅8不会被腐蚀，经此湿法腐蚀工艺之后，形成了凸出的多晶硅8，凸出的高度即多晶硅8的上表面与第一氧化层3的上表面的高度差，该高度差为300-600nm。
所述步骤S43中，所述第二氮化硅9在所述第一氧化层3的上表面、多晶硅8上表面的生长厚度，即该化学气相淀积的工艺厚度为150-400nm，所述工艺厚度小于多晶硅8的上表面与第一氧化层3的上表面的高度差(300-600nm)。
在现有技术中，化学气相淀积工艺是没有方向性的(其固有属性)，即各个方向同时生长：在多晶硅8的上表面纵向生长第二氮化硅9的同时，也会在多晶硅8的侧壁横向生长第二氮化硅9，且在多晶硅8侧壁横向生长的厚度与在多晶硅8上表面纵向生长的厚度一样。如此，由于多晶硅8的上表面与第一氧化层3的上表面的高度差(300-600nm)比第二氮化硅9的工艺厚度(150-400nm)大，所以位于多晶硅8的侧壁的第二氮化硅9的纵向厚度(Y)大于横向厚度(X)(图14示意)。
在所述步骤S44中，由于多晶硅8侧壁的第二氮化硅9的纵向厚度(Y)大于横向厚度(X)，所以在垂直向下的干法刻蚀工艺之后，位于多晶硅8侧壁的第二氮化硅9不会被刻蚀掉，得以保留。
在形成MOSFET的源区，即第三掺杂区13(图19)之后，MOSFET芯片的主体结构都已经完成，后续关于MOSFET的引线孔、金属层、钝化层的具体工艺过程，属于常规工艺做法，在此不做赘述。
请参阅图20和图21，本发明公开了一种沟槽MOSFET的结构110，包括衬底111和外延层112，所述外延层112设置在所述衬底111上，所述外延层112上设置有沟槽113、栅氧化层114和多晶硅115，所述栅氧化层114设置在所述沟槽113的表面，所述多晶硅115设置在所述栅氧化层114的表面且所述多晶硅115填充沟槽113，所述外延层112的表层设置有第一掺杂区116和第二掺杂区117，所述第二掺杂区117设置在所述沟槽113的外表面，所述第一掺杂区116与栅氧化层114的间隔距离等于第二掺杂区117的宽度，所述第二掺杂区117的掺杂浓度小于所述第一掺杂区116的掺杂浓度。
本发明提供的一种沟槽MOSFET结构，体区由第一掺杂区116和第二掺杂区117构成，第二掺杂区117的掺杂浓度低于第一掺杂区116的掺杂浓度，其中掺杂浓度较低的第二掺杂区117靠近栅氧化层114，由于第二掺杂区117的掺杂浓度比第一掺杂区116的掺杂浓度更小，PN结的掺杂浓度越小其击穿电压越高，因此第二掺杂区117与外延层112构成的PN结比第一掺杂区116与外延层112构成的PN结的击穿电压更高，因此可减弱多晶硅栅-栅氧化层-外延层构成的M-O-S电容与体区结交接位置的电场集中效应(即图21中圆圈标识的区域，本案可以减弱这个区域的电场)，从而提升沟槽MOSFET的结构110的击穿电压。即，相比现有技术，采用本发明可以得到比现有技术更高的击穿电压，或在实现相同击穿电压的情况下得到更小的单位面积导通电阻。
所述外延层112的表层设置有第三掺杂区118，所述第三掺杂区118的深度小于所述第一掺杂区116的深度，所述第三掺杂区118的深度小于所述第二掺杂区117的深度。
在本实施例中，所述衬底111的下表层为MOSFET的漏，所述多晶硅115为MOSFET的栅，所述第三掺杂区118为MOSFET的源区，所述第一掺杂区116和所述第二掺杂区117构成MOSFET的体区，所述漏、栅、源区和体区为现有技术的常规结构的名称，在此不做赘述。
所述沟槽113的深度小于所述外延层112的厚度。可选地，所述沟槽113的深度为1.3微米，所述外延层的厚度为3微米。所述第一掺杂区116的深度、第二掺杂区117的深度小于所述沟槽113的深度。优选地，所述第二掺杂区117的宽度为0.2-0.5微米。优选地，所述第三掺杂区118的深度为0.15-0.4微米。
在本实施例中，所述衬底111为N型衬底，所述外延层112为N型外延层，所述第一掺杂区116为第一P型掺杂区，所述第二掺杂区117为第二P型掺杂区，所述第三掺杂区118为N型掺杂区。
可选的，在一些其他的实施例中，所述衬底111为P型衬底，所述外延层112为P型外延层，所述第一掺杂区116为第一N型掺杂区，所述第二掺杂区117为第二N型掺杂区，所述第三掺杂区118为P型掺杂区。
本申请设计了一种沟槽MOSFET的制造方法及结构，在沟槽之中形成凸出的多晶硅，并在多晶硅的侧壁形成氮化硅侧墙，然后利用侧墙的掩蔽作用形成由第一掺杂区和第二掺杂区构成的MOSFET体区，其中掺杂浓度较低的第二掺杂区靠近栅氧化层，由第二掺杂区与外延层构成的PN结，比第一掺杂区与外延层构成的PN结的击穿电压更高(因为第二P型掺杂区的掺杂浓度比第一P型掺杂区更小)，因此可减弱多晶硅栅-栅氧化层-外延层构成的M-O-S电容与体区结交接位置的电场集中效应，从而提升MOSFET的击穿电压。即，相比现有技术，采用本发明可以得到比现有技术更高的击穿电压，或在实现相同击穿电压的情况下可以得到更小的单位面积导通电阻。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (9)

1.一种沟槽MOSFET的制造方法，其特征在于，包括以下步骤：
步骤S1：在衬底的表面形成外延层；
步骤S2：在所述外延层的表面形成硬掩膜，所述硬掩膜包括第一氧化层、
第二氧化层和第一氮化硅，所述第一氧化层形成在所述外延层的表面，所述第一氮化硅形成在所述第一氧化层的表面，所述第二氧化层形成在所述第一氮化硅的表面；
步骤S3：在所述外延层中形成沟槽，去除所述第二氧化层，在所述沟槽的
表面生长栅氧化层；
步骤S4：淀积多晶硅，去除所述沟槽之外的多晶硅，去除所述第一氮化硅，
淀积第二氮化硅，刻蚀所述第二氮化硅，在所述多晶硅的侧壁形成侧墙；
步骤S5：在所述外延层的表面注入硼原子或磷原子，高温退火形成第一掺杂区和第二掺杂区，去除所述侧墙，在所述第一掺杂区和第二掺杂区的表面形成第三掺杂区作为源区，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度；
所述第二掺杂区是由硼原子或磷原子横向热扩散形成。
2.根据权利要求1所述的沟槽MOSFET的制造方法，其特征在于，所述衬底
为N型衬底，所述外延层为N型外延层，在所述N型外延层的表面注入硼原子，所述第一掺杂区为第一P型掺杂区，所述第二掺杂区为第二P型掺杂区，所述第三掺杂区为N型掺杂区；或所述衬底为P型衬底，所述外延层为P型外延层，在所述P型外延层的表面注入磷原子，所述第一掺杂区为第一N型掺杂区，所述第二掺杂区为第二N型掺杂区，所述第三掺杂区为P型掺杂区。
3.根据权利要求2所述的沟槽MOSFET的制造方法，其特征在于， 所述步
骤S3包括：
步骤S31：采用光刻、干法刻蚀的工艺去除设定区域的第一氧化层、第一氮化硅和第二氧化层；
步骤S32：采用干法刻蚀的工艺，在所述设定区域的外延层中形成所述沟槽；
步骤S33：采用湿法腐蚀的工艺，去除所述第二氧化层。
4.根据权利要求3所述的沟槽MOSFET的制造方法，其特征在于， 所述步
骤S4包括：
步骤S41：采用干法刻蚀或化学机械研磨工艺去除所述沟槽之外的多晶硅，从上至下去除所述第一氮化硅表面的多晶硅；
步骤S42：采用湿法腐蚀工艺去除第一氮化硅；
步骤S43：采用化学气相淀积的工艺，在所述第一氧化层的表面、多晶硅的表面和侧壁生长第二氮化硅；
步骤S44：采用垂直向下的干法刻蚀工艺，将位于所述第一氧化层和多晶硅的表面的第二氮化硅全部刻蚀掉，位于所述多晶硅侧壁的第二氮化硅保存下来且形成侧墙。
5.一种沟槽MOSFET的结构，由上述权利要求1-4中任一项所述的方法制成，其特征在于， 所述步骤S2中，所述第一氧化层的厚度为15-50nm，所述第一氮化硅的厚度为300-600nm，所述第二氧化层5的厚度为200-400nm；所述步骤S4中，所述多晶硅的表面与所述第一氧化层的表面存在高度差，所述高度差为300-600nm；所述步骤S4中，所述多晶硅的表面比所述第一氮化硅的表面低0-100nm。
6.根据权利要求5所述的沟槽MOSFET的结构，其特征在于，所述步骤S4中，所述第二氮化硅在所述第一氧化层的表面、多晶硅的表面的生长厚度为150-400nm，所述第二氮化硅的生长厚度小于所述多晶硅的表面与所述第一氧化层的表面之间的高度差。
7.根据权利要求6所述的沟槽MOSFET的结构，其特征在于，所述栅氧化
层设置在所述沟槽的表面，所述多晶硅设置在所述栅氧化层的表面且所述多晶硅填充沟槽，所述第二掺杂区设置在所述沟槽的外表面，所述第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。
8.根据权利要求7所述的沟槽MOSFET的结构，其特征在于：所述第三掺杂区的深度小于所述第一掺杂区的深度，所述第三掺杂区的深度小于所述第二掺杂区的深度。
9.根据权利要求8所述的沟槽MOSFET的结构，其特征在于：所述衬底的下表层为MOSFET的漏，所述多晶硅为MOSFET的栅，所述第三掺杂区为MOSFET的源区，所述第一掺杂区和所述第二掺杂区构成MOSFET的体区。
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