CN103000634B - Nor快闪存储器及其形成方法和接触孔的形成方法 - Google Patents

Abstract

本发明提供的NOR快闪存储器，包括：漏极；覆盖所述漏极的介质层；形成在所述介质层内的连接所述漏极的接触孔；其中，所述接触孔与所述漏极相接触的接触面的宽度为40nm到150nm，所述接触面与栅极的最近端距离为30nm到100nm。本发明另提供一种快闪存储器的形成方法和一种接触孔的形成方法。本发明提供的快闪存储器及利用上述方法形成的接触孔均可以减少存储器晶体管中的漏电流，提高存储器的性能。

Description

NOR快闪存储器及其形成方法和接触孔的形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种NOR快闪存储器及其形成方法和接触孔的形成方法。

背景技术

在半导体器件中，漏电流会引起不必要的功耗。所以生产制造过程中一直致力于减少漏电流的产生，尽量消除漏电流的影响。漏电流的产生有各种因素。其中，在NOR分裂栅快闪存储器中，在高压擦写运行时，源极电子加速到漏极，然后再由漏极注入到浮栅的这样一个过程里，漏极和栅极之间容易因为高压产生漏电流。

另外，由于集成电路关键尺寸不断的缩小，漏极上的接触孔和栅极之间的最小距离越来越小，导致它们之间的介质层更容易在高压下被击穿，产生漏电流。在器件尺寸还比较大的时候，上述原因导致产生的漏电流对NOR快闪存储器来说还不是很明显。而在器件尺寸逐渐缩小到150nm以下后，NOR快闪存储器中因为上述原因产生漏电流的现象越来越明显。

发明内容

本发明的目的是提供一种漏电流较小的NOR快闪存储器。

本发明还提供一种上述存储器的形成方法。

本发明另提供一种接触孔的形成方法。

为实现前述目的，本发明提供一种NOR快闪存储器，包括：

半导体衬底，所述半导体衬底内形成有漏极；

位于半导体衬底上的栅极，所述栅极位于所述漏极的相邻区域；

覆盖所述漏极与所述栅极的介质层；

形成在所述介质层内并连接所述漏极的接触孔；

所述接触孔与所述漏极相接触的接触面的宽度为40nm到150nm，所述接触面与栅极的最近端距离为30nm到100nm。

可选的，所述接触孔的纵向径深与所述底部宽度之比为3∶1到7∶1。

可选的，所述下孔部底部穿过保护层，嵌入漏极，嵌入漏极的深度小于

可选的，所述接触孔的纵向径深为到

本发明还提供一种NOR快闪存储器的形成方法，包括：

在NOR快闪晶体管的漏极或源极上形成第一介质层和第二介质层；

进行选择性刻蚀，以在漏极或源极上方的所述第一介质层和第二介质层内形成第一缺口；

在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；

利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述漏极或源极相连接，所述下孔部的所述底部的宽度为40nm到150nm。

可选的，在所述第一缺口的内壁生长形成阻挡牺牲层，包括：

以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；

进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。

可选的，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化硅，厚度为到所述第二介质层为多晶硅。

可选的，在形成第一介质层和第二介质层之前，在所述快闪晶体管漏极或源极上形成一层保护层，其材料为氮化硅。

可选的，所述第一缺口形状为平底U形，其底面所在的高度高于栅极的高度。

可选的，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3∶1。

可选的，所述阻挡牺牲层材料为氧化硅，形成方法为利用正硅酸乙酯进行沉积。

可选的，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层材料的刻蚀率。

可选的，所述形成第一缺口的步骤，包括：

在所述第二介质层上形成光刻胶图案；

利用所述光刻胶图案作掩模，刻蚀所述第二、一介质层而形成第一缺口；

去除所述光刻胶图案。

可选的，另包括在所述上孔部与下孔部内填充材料的步骤，所述填充材料为钨。

可选的，利用等离子体刻蚀工艺形成所述第一缺口或下孔部，采用C₄F₈、C₅F₈、C₄F₆、CF₄、CHF₃、CH₂F₂中的至少两种作为主刻蚀气体，刻蚀速率为Ar和O₂作为辅助刻蚀气体，气体流量为主蚀刻气体流量的5～15倍；反应腔的压强为20～120mTorr。

可选的，所述下孔部的形状为平底的V形。

可选的，所述接触孔穿过所述保护层并嵌入漏极，嵌入漏极的深度小于

本发明另提供一种接触孔的形成方法，包括：

在导电区域上形成第一介质层和第二介质层；

进行选择性刻蚀，以在导电区域上方的所述第一介质层和第二介质层内形成第一缺口；

在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；

利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述导电区域相连接，所述下孔部的所述底部的宽度为40nm到150nm。

可选的，在所述第一缺口的内壁生长形成阻挡牺牲层，包括：

以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；

进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。

可选的，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化硅，厚度为到所述第二介质层为多晶硅。

可选的，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3∶1。

可选的，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀速率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层的材料的刻蚀速率。

可选的，所述下孔部的形状为平底的V形。

与现有技术相比，本发明技术方案具有以下优点：

本发明通过减小漏极上方的接触孔与漏极接触的接触面的宽度，扩大漏极与栅极的最小距离，从而仅对器件的结构上进行微调，就大幅度降低了NOR快闪存储器的漏电流；本发明采用先刻一个尽量深的大孔，再沉积氧化硅添补大孔的侧壁，留出较小的孔，然后再利用侧壁的材料做掩模牺牲层，刻剩下厚度的介质层的方法，来刻蚀上述减小漏电流的方法中需要与漏极接触面的宽度较小、而导致自身深宽比较大的接触孔。这样的方法避免了因为所要刻的孔深宽比较大，导致刻蚀产生的聚合物堆积在孔内把孔塞住，使刻蚀自动终止的状况；也不需要一步刻一个开口较大的孔，也避免了以较大开口进行一步刻蚀会把两边栅极刻掉的可能，同时也满足了小尺寸器件需要的较小的线宽。

附图说明

图1是一步刻蚀高深宽比的接触孔刻蚀自动终止的示意图。

图2是本发明中接触孔的制作工艺流程图。

图3是形成有栅极，以及两栅极之间共用的漏极的半导体基底的示意图。

图4是第一步刻蚀后形成第一缺口的示意图。

图5是在基底表面和第一缺口的侧壁淀积有二氧化硅的示意图。

图6是留下侧壁氧化硅的示意图。

图7是第二步刻蚀结束最终形成的接触孔的示意图。

具体实施方式

如背景技术所述，NOR闪存储器在高压擦写运行时，源极电子加速到漏极，然后再由漏极注入电子到浮栅。这样一个过程，漏极和栅极之间容易因为高压产生漏电流。

研究后发现，漏电流的部位主要集中在连接漏极的数据线(Bit-line)与连接栅极的控制线(Word-line)之间。发明人认为，由于集成电路关键尺寸不断的缩小，漏极上的接触孔和栅极之间，特别是数据线(Bit-line)与控制线(Word-line)之间的最小距离越来越小，导致它们之间的介质层更容易在高压下产生漏电现象。因而，解决这个问题的一个关键在于扩大数据线(Bit-line)与控制线(Word-line)之间的距离。

在满足越来越小的器件尺寸要求的前提下，要拓宽漏极/数据线(Bit-line)和栅极/控制线(Word-line)之间的最小距离，发明人想到的并经检验确实有效的一个途径是：通过减小漏极上接触孔底部(即数据线与漏极的相接触处的接触面)宽度，以拉开漏极和栅极之间距离，从而减小数据线(Bit-line)和控制线(Word-line)之间漏电流产生的概率。不同的器件，由于器件尺寸不同，以及器件的电学性能要求不同，漏极和栅极之间需要的距离也不同。实验证明，漏极上方的接触孔底部宽度在40nm-50nm时，对漏电流抑制的效果最佳；当器件尺寸较大时，漏极上方的接触孔底部宽度小于150nm也可实现大致相同的效果。

晶体管漏极上方的接触孔通常在以上，要保证如此深的接触孔的底部宽度在150nm以下甚至达到40-50nm，会面临一个制作高深宽比(深宽比超过3∶1，通常大于10∶1)通孔的技术难题。

在实际生产试验阶段，发明人发现，在现有刻蚀技术，尤其是等离子干法刻蚀的条件下，由于刻蚀产生的聚合物会渐渐堆积在孔内，不断减小刻蚀接触孔的宽度，增加所刻蚀的接触孔的深宽比。在深孔制作中，刻蚀产生的聚合物更容易把孔堵塞住，导致还没有刻蚀到预期的深度，刻蚀就自动终止了。如图1所示，若出现这样的情况会使得形成的接触孔A连接不到下面一层电性区域12，导致断路。

理论上，可增大接触孔顶部开口的宽度以克服上述缺陷。但是，实际操作中，由于接触孔很深使得对其的刻蚀不能够被精确控制，要么接触孔底部宽度太大以致不能满足器件较小线宽的设计规则，要么出现如图1所示的刻蚀不到底的情形。不仅如此，较大的顶部开口也容易导致误刻蚀到两边的栅极。

同时，虽然集成电路器件的关键尺寸逐渐缩小，但是，由于栅极高度的变化没有关键尺寸缩减得那么快，导致层间介质层的厚度减小不是很多，所以，源漏极上所需接触孔的深宽比逐渐增大，尤其是快闪存储器器件中的漏极上的接触孔，其本来就具有高深宽比。这也会加剧图1所示的问题。

为解决上述问题，凭借对本领域知识的独特见解及大量的尝试，发明人提出了一种新的形成接触孔的方法，如图2所示，所述方法包括：

步骤S1：在快闪晶体管的漏极或源极上形成第一介质层和第二介质层；

步骤S2：进行选择性刻蚀，以在漏极或源极上方的所述第一介质层和第二介质层内形成第一缺口；

步骤S3：在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；

步骤S4：利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述漏极或源极相连接，所述下孔部的所述底部的宽度为40nm到150nm。

在上述方案中，由于第一步刻蚀(即形成第一缺口的刻蚀)大大的减小了形成较小接触孔底部宽度的第二步刻蚀(即形成下孔部的刻蚀)的高度，使得刻蚀过程更容易控制，同时有效防止了刻蚀产生聚合物堵塞住刻蚀的孔径，从而避免尚未刻蚀到预期厚度刻蚀就自动终止的现象。

下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度，宽度及深度的三维空间尺寸。

执行步骤S1：提供半导体基底301，其上形成有栅极11以及两栅极之间共用的漏极12，如图3所示。在后续中，栅极11需要连接到控制线(Word-line)，而漏极12需要连接到数据线(Bit-line)。

继续参图3，在半导体基底上依次形成保护层302、第一介质层303、第二介质层304。各层材料分别是氮化硅、二氧化硅、多晶硅。除了氮化硅，保护层302的材料也可以是别的与第一介质层在同种刻蚀剂的条件下刻蚀选择比为8∶1到14∶1的绝缘材料。第一介质层303可以是别的低介电常数材料。第二介质层304也可以是别的与第一介质层303有高刻蚀选择比，质地较硬的材料。刻蚀第一介质层303的过程中，刻蚀剂对第一介质层302和第二介质层304的选择比大约为10∶1到15∶1。第二介质层304的厚度大约为并会在最后一步刻蚀后自然消耗掉。

在本实施例中，两栅极之间的距离为200nm，第一介质层303的高度为栅极11高度为按照现有技术的设计和通用的刻蚀方法能达到的水平，接触孔的底部宽度最小为80nm。在本实施例中，由于器件尺寸和器件电学参数的要求，需要接触孔与两边栅极的最小距离比原本增加15nm，才能避免在漏极和栅极之间漏电的发生。也就需要接触孔的底部宽度至少缩小30nm，即需要接触孔底部宽度不能大于50nm。

执行步骤S2：利用光刻胶305做掩模，进行第一步刻蚀，以在漏极12上方形成第一缺口1，如图4所示。第一缺口1的形状为平底U形，第一缺口1的底部高度要略高于栅极11，开口的宽度受第一缺口1的边缘与两边相邻两栅极的距离限制，以避免后续刻蚀中损及栅极，其中，这个距离由器件版图设计的规则决定。在本实施例中，第一缺口1的宽度为200nm，开口深度为

刻蚀可以采用等离子体刻蚀，并通过增大主刻蚀气体的浓度和反应腔的压强来提高刻蚀速率，控制刻蚀速率但也应避免速率过大，以致整个过程难以控制。选择的主刻蚀气体，要注意与要刻的材料和不需要刻的材料的刻蚀选择比。

在本实施例中，本步骤中可采用C₄F₈、C₅F₈、C₄F₆、CF₄、CHF₃、CH₂F₂中的至少两种作为主刻蚀气体，刻蚀速率为Ar、O₂作为辅助刻蚀气体，比率为主蚀刻气体流量的5～15倍。反应腔的压强为20-120mTorr。时间为80-120秒，根据具体的膜厚和刻蚀速率而定。

执行步骤S3：去除光刻胶305，在刻好孔的基底表面沉积氧化硅306，如图5。本实施例中，因为第一介质层是二氧化硅，所以，在此步骤中沉积的材料也是二氧化硅。采用的方法是利用TEOS和臭氧(O₃)在热炉管中反应沉积SiO₂，工艺参数为在400℃、常压(760托)或者亚常压(600托)。TEOS为正硅酸乙酯，分子式是Si(C₂H₅O)₄。此方法称为APCVD TEOS-O₃沉积，此方法的主要优点是对高深宽比的槽有优良的覆盖填充能力，以及反应过程中仅仅有用到热CVD工艺来沉积SiO₂，这样避免了硅片表面和边角损伤。

在此步骤中，要控制住沉积的氧化硅306不能把第一缺口1完全覆盖住，只是要起到缩小开口的目的。所以，表面淀积的厚度控制在到而这是通过淀积的时间来控制。

刻蚀掉第二介质层304上表面的氧化硅306，如图6。此步用的刻蚀工艺还是等离子体刻蚀。在本实施例中，本步骤中可采用C₄F₈、C₅F₈、C₄F₆、CF₄、CHF₃、CH₂F₂中的至少两种作为主刻蚀气体，刻蚀速率为Ar、O₂作为辅助刻蚀气体，比率为主蚀刻气体流量的5～15倍。反应腔的压强为20-120mTorr。时间为15-40秒，根据具体的膜厚和刻蚀速率而定。

因为氧化硅层306下面是第二介质层304，材料是多晶硅，而刻蚀第一介质层303的过程对第二介质层304的选择比为10∶1到15∶1，因而直到把表面的氧化硅306都刻完，第一开口1底部露出，作为第二介质层304的多晶硅表面仅会有少量损耗。同时，第一缺口1侧墙上的氧化硅306也被刻蚀掉一些，但是由于侧墙刻蚀中会加重聚合体效应，所以会在侧墙外层形成聚合物保护膜，以保证侧壁上还保存足够厚度的氧化硅。在本实施例中，这时，第一缺口被缩减后的底部宽度为80nm到100nm。

执行步骤S4：刻蚀以形成第二缺口。在这一步刻蚀中，侧壁上的氧化硅306因为表面有上步刻蚀中产生的聚合物保护膜，对刻蚀有一定的阻碍作用，故能起到一定的掩模作用，同时也会被刻掉一些，也起到牺牲层的作用。所以把氧化硅306层称为掩模牺牲层。

刻蚀采用等离子体刻蚀，刻蚀方向为竖直向下。在本实施例中，本步骤中可采用C₄F₈、C₅F₈、C₄F₆、CF₄、CHF₃、CH₂F₂中的至少两种作为主刻蚀气体，刻蚀速率为Ar、O₂作为辅助刻蚀气体，比率为主蚀刻气体流量的5～15倍。反应腔的压强为20-120mTorr。时间为50-90秒，根据具体的膜厚和刻蚀速率而定。

因为缺口外缘有作为第二介质层304的多晶硅做掩模，所以，第一缺口1之外的第一介质层303不会被刻掉。而第一缺口1的侧墙上的部分氧化硅被刻蚀掉。但是这些氧化硅在前面步骤中已经被刻蚀过，表面会有附有一些聚合物，所以侧墙上的氧化硅被刻蚀的速率比第一缺口1下面的第一介质层材料在此步骤中的被刻蚀速率小。故第一缺口1的侧墙上的部分氧化硅在被刻蚀掉的同时，也起到对第一缺口1下面的第一介质层的部分掩模作用。由于还是会有少量刻蚀产生的聚合物堆积，使刻蚀形成的孔呈渐微缩状，刻蚀的第二缺口(即下孔部2)呈一平底V型。此时，第一缺口1和侧壁上剩余的氧化硅形成上孔部，上孔部和下孔部2连为一体形成呈渐微缩状的接触孔结构。如图7所示。按照刻蚀速率和沉积的第二介质层304的厚度的关系，在这过程中，第二介质层304层也被刻完。直到刻蚀完保护层302到漏极表面。实际操作中，漏极的硅被刻蚀掉一些，被刻的厚度小于底部与漏极的接触面的宽度为50nm。

形成接触孔之后，再在孔内填充金属。可填充的金属有铜和钨，本实施例中优选为钨。

以此方法形成的快闪存储器，如图7所示，包括：

半导体衬底301，所述半导体衬底301设置有栅极11以及位于相邻两栅极之间的漏极12；覆盖漏极12与栅极11的介质层303(更确切地讲，是第一介质层)，介质层303可以为氧化硅；形成在介质层303内并位于漏极12上方的接触孔，接触孔的底部与漏极12相接触的底部的宽度为40nm到150nm，接触孔和漏极12的接触面与栅极11的最近端距离为30nm到100nm。其中，接触孔的纵向径深与所述底部宽度之比为3∶1到7∶1。接触孔的纵向径深为到接触孔内填充的金属为钨。

在本实施例中，利用两步刻蚀的工艺在漏极上方形成一个高深宽比的接触孔，以减小接触孔底部宽度，扩大漏极与栅极的最小距离，从而解决NOR快闪存储器的漏电流问题。当然，这样的刻蚀方法显然也可以用于制作其它高深宽比且底部较小的沟槽或接触孔，例如金属氧化物半导体晶体管器件层、或者金属半导体层间连接层。漏极区也可以是别的需要电连接的区域。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种NOR快闪存储器的形成方法，其特征在于，包括：

在NOR快闪晶体管的漏极或源极上形成第一介质层和第二介质层；

进行选择性刻蚀，以在漏极或源极上方的所述第一介质层和第二介质层内形成第一缺口；

在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；

利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述漏极或源极相连接，所述下孔部的所述底部的宽度为40nm到150nm。

2.如权利要求1所述的形成方法，其特征在于，在所述第一缺口的内壁生长

形成阻挡牺牲层，包括：

以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；

进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。

3.如权利要求1所述的形成方法，其特征在于，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化硅，厚度为到所述第二介质层为多晶硅。

4.如权利要求1所述的形成方法，其特征在于，在形成第一介质层和第二介质层之前，在所述NOR快闪晶体管漏极或源极上形成一层保护层，其材料为氮化硅。

5.如权利要求1所述的形成方法，其特征在于，所述第一缺口形状为平底U形，其底面所在的高度高于栅极的高度。

6.如权利要求1所述的形成方法，其特征在于，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3:1。

7.如权利要求1所述的形成方法，其特征在于，所述阻挡牺牲层材料为氧化硅，其形成方法为利用正硅酸乙酯进行沉积。

8.如权利要求2所述的形成方法，其特征在于，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层材料的刻蚀率。

9.如权利要求1所述的形成方法，其特征在于，所述形成第一缺口的步骤，包括：

在所述第二介质层上形成光刻胶图案；

利用所述光刻胶图案作掩模，刻蚀所述第二介质层、第一介质层而形成第一缺口；

去除所述光刻胶图案。

10.如权利要求1所述的形成方法，其特征在于，另包括在所述上孔部与下孔部内填充材料的步骤，所述填充材料为钨。

11.如权利要求1所述的形成方法，其特征在于，利用等离子体刻蚀工艺形成所述第一缺口或下孔部，采用C₄F₈、C₅F₈、C₄F₆、CF₄、CHF₃、CH₂F₂中的至少两种作为主刻蚀气体，刻蚀速率为Ar和O₂作为辅助刻蚀气体，气体流量为主蚀刻气体流量的5～15倍；反应腔的压强为20～120mTorr。

12.如权利要求1所述的形成方法，其特征在于，所述下孔部的形状为平底的V形。

13.如权利要求6所述的形成方法，其特征在于，在形成第一介质层和第二介质层之前，在所述NOR快闪晶体管漏极或源极上形成一层氮化硅的保护层，所述接触孔穿过所述保护层并嵌入漏极，嵌入漏极的深度小于

14.一种接触孔的形成方法，其特征在于，包括：

在导电区域上形成第一介质层和第二介质层；

进行选择性刻蚀，以在导电区域上方的所述第一介质层和第二介质层内形成第一缺口；

在所述第一缺口的内壁生长形成阻挡牺牲层，以缩小所述第一缺口的宽度而形成上孔部；

利用第二介质层和第一缺口内壁的阻挡牺牲层作掩模，刻蚀第一缺口，以形成呈渐缩形状的下孔部，所述下孔部的底部与所述导电区域相连接，所述下孔部的所述底部的宽度为40nm到150nm。

15.如权利要求14所述的形成方法，其特征在于，在所述第一缺口的内壁

生长形成阻挡牺牲层，包括：

以淀积的工艺在所述第二介质层及第一缺口形成阻挡牺牲层材料；

进行全局刻蚀去除所述第二介质层上方的阻挡牺牲层材料，所述第一缺口内侧余留的阻挡牺牲层材料作为阻挡牺牲层。

16.如权利要求14所述的形成方法，其特征在于，所述第一介质层和第二介质层形成的方法为化学气相淀积，所述第一介质层为氧化硅，厚度为到所述第二介质层为多晶硅。

17.如权利要求14所述的形成方法，其特征在于，所述上孔部与下孔部组成漏极或源极上方的接触孔，所述接触孔的深宽比大于3:1。

18.如权利要求15所述的形成方法，其特征在于，所述全局刻蚀中所用的刻蚀剂对所述阻挡牺牲层材料的刻蚀速率要小于形成下孔部的刻蚀中所用的刻蚀剂对阻挡牺牲层以及第二介质层的材料的刻蚀速率。

19.如权利要求14所述的形成方法，其特征在于，所述下孔部的形状为平底的V形。