JP4057988B2 - 半導体装置において自己配列接点を供する方法 - Google Patents

半導体装置において自己配列接点を供する方法 Download PDF

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Description

本発明は、一般的に、半導体装置の製作中に接点を形成するための方法に係り、特に、本発明の実施例は、パワーＭＯＳＦＥＴ用の自己配列接点を形成するための方法に関する。
接点は、半導体装置部材の電気接続を行う。フォトリソグラフィーを含む接点の形成において、種々の方法及び手段が使用されている。種々の層をパターン化すべく、フォトリソグラフィー工程をしばしば使用する。これは、回路図中の指定された位置に回路特性を作り出すためである。このような工程は一般的に、パターン化される層上にフォトレジスト層を堆積し、かつ露光装置やテンプレートを使ってフォトレジストを露光するなどの制御を必要とする。これらテンプレートは、レティクルやマスクなどとして公知である。露光工程中、このレティクルは、放射エネルギー（例えば紫外光）を、レティクルを介してフォトレジスト上に投射することによりイメージ化される。フォトレジスト上に投射されたイメージは所望のパターンにて選択的に露光する。
露光装置は、半導体装置製作工程において、接点構造の適切な寸法付け及び適切な配列を容易にすべくその許容範囲内に制限されている。このような露光装置の制限の一つは、分解能にある。露光装置の分解能の限界は、露光装置がレジスト上に繰り返し露光することができる最小特性寸法として定義づけされ、かつ、焦点深度などその他の機能を有している。加えて、露光装置の配列許容性における限界は、半導体装置を構成するそれぞれの構造を正確に配列する必要性に応じて露呈される。この装置構造の配列ミスは、半導体装置の致命的な欠陥を招く可能性がある。
上述の露光装置を利用すると、トレンチパワーＭＯＳＦＥＴにてトレンチを満たすゲート材料にて接点を形成する二つの方法がある。図１に概略的に示した第一の方法は、ポリシリコン層１０１をパターン化するため、基板１０３上にポリシリコン層１０１を堆積し、かつ基板１０３に形成されたトレンチ溝１０４を満たした後、マスク（示していない）を使用する必要がある。活性領域と呼ばれる主要装置の領域において、このポリシリコンは、シリコン基板の前面部に相対して、凹部をエッチバックされ、該凹部は、トレンチ溝を満たすポリシリコン材料にて形成される。ゲートバス（ゲート配線）の領域において、シリコンが付着したポリシリコン層がパターン化されるのは、層の一部分が、そこに位置するトレンチを満たす材料と電気的に接触するためである。この層１０１ａの伸張は、フィールドオキサイドと呼ばれる厚い酸化層１０５の表面上に形成され、接点は、ゲートバス金属１０７に形成される。終端部分において、このポリシリコン膜は、エッチングされるか、終端領域においてフィールドプレートを形成するために残存する。このポリシリコン膜がエッチングされると、ダイの端部に沿った金属ストライプ１０９は、図１及び２に示したように、フィールドプレート電極の機能を供してもよい。また、図１には、ソースコンタクト１１１、ソース領域１１３、コンタクトインプラント１１５及びボティーウェル１１７を示している。
第二の方法は、図２に示す。この方法は、ポリシリコンマスクを使用していない。ポリシリコン層は、装置製作工程中、基板の前面部全体からエッチバックされるためである。加えて、トレンチは、ゲートバス領域内にて局部的に、より広く形成され、ワイドトレンチ２０１を満たしたポリシリコン材料との接触を容易にする。
第一の方法の欠点は、前面部のトポロジーに見出される大きな段差である。露光装置の制限された焦点深度ゆえ、ゲートバス領域を取り巻く領域の平坦でないトポロジーは、リソグラフィーによってプリント可能な最小特性寸法を重大に制限している。これは、このようなトポロジーテストによって示される段差は、露光装置における分解能の限界のためである。第二の方法は、表面トポロジーにおける段差に関する問題点を解決するが、露光装置の配列許容性に頼らなければならず、小さな配列ミスでさえ、電流漏れという危険性を増大させ、あるいは、ゲートとソース電極との間で電気的ショートを招く可能性がある。さらに、第二の方法は、主要ＭＯＳＦＥＴを有するポリシリコン装置の一体化を容易にはしない。このような装置を形成してもよいポリシリコン層がエッチングされているためである。
したがって、フォトレジストマスクの臨界的な露光のための平坦表面を供する一方、自己配列接点を供するための方法が要求される。本発明は、上述の必要性を達成する方法を供する。
例えば、本発明における一つの実施例は、自己配列トレンチパワーＭＯＳＦＥＴを供するための方法及びシステムを供する。この方法は、酸化層上に堆積したシリコンナイトライドマスクを介して、基板中のトレンチをエッチングし、トレンチ壁上にてゲート酸化層を形成し、トレンチを充填し、かつシリコンナイトライドマスク表面を覆うべく、ポリシリコンを設け、ＣＭＰによって、シリコンナイトライドマスクの表面から過剰なポリシリコンを取り除き、かつ、ゲートバス位置にカバーするため、フォトレジストマスクを形成することを含む。本方法はさらに、ポリシリコンプラグ上に凹部を形成すべく、活性領域に位置しているトレンチに形成されたポリシリコンプラグをエッチバックし、絶縁体を用い、活性領域に位置しているトレンチにおいて形成されているポリシリコンプラグ上に形成された凹部を充填し、ナイトライド層に開口している接点窓を定義づけすべく、第四のフォトレジストマスクを形成し、かつ、シリコンナイトライド膜を選択的にエッチングし、活性領域に位置するトレンチをカバーする平坦な表面を有する酸化物を残存させる、ことを含む。さらに、自己配列スペーサー法を使って、電気接点トレンチを定義し、かつ、半導体装置の活性領域に到達する金属接点をパターン化すべく第五のフォトレジストマスクを形成する。フォトレジストマスクの臨界的な露光全体に対して平坦な表面を設ける。
一つの実施例において、ワイドトレンチに形成された半導体装置（ダイオード）を一体化するための方法を供する。このワイドトレンチは、そこに形成された半導体装置を有する多結晶膜で充填される、活性トランジスター領域に形成したトランジスターに一体化される。
本発明におけるこれら及びその他の利点は、図示された好適実施例に関する続く詳細な記述を読んだ後、疑いなく当業者に明らかになるだろう。
フォトレジストマスクの臨界的な露光のすべてに対して平坦表面を設けてもよく、高密度かつ良好にパターン化された構造物の製作を容易にする一方、パターン化された表面が有意な種々の高さを有する際起こる可能性がある問題、及び露光装置に関する良好な配列に関連した問題を回避する。
仕様の一部を組み込み、形成された添付した図は、本発明の実施例を示しており、記述とともに、本発明の趣旨を説明するためのものである。
説明文は、本発明の好適実施例に関する詳細について行われており、添付した図において示された例について述べている。本発明は、好適実施例と組合せて述べる一方、これら実施例によって発明を限定することを意図していないことが理解されるだろう。逆に、本発明は、付加した請求項によって定義づけされる本発明の精神及び範囲内に含まれる代替例、改変例、及び等価な例を網羅することを意図している。さらに、本発明に関する続く詳細な記述において、本発明に関して完全な理解を供するために種々の特定な細部を開示している。しかしながら、本発明は、これら特定の細部を用いることなしに実行される可能性があることは当業者には明らかである。その他の例として、公知の方法、手順、部材、及び回路は、本発明の一面を不必要にぼかさないために、詳細には記載していない。
図３Ａから３Ｅは、本発明の実施例の一つに従い、自己配列接点を供したＭＯＳＦＥＴの製作工程を示している。本発明の実施例は、自己配列接点のためのスペースを形成するために使用してもよいエッチャントに抵抗性を有するフォトレジストを用いて、前もって形成された構造をシールディングすることにより形成される自己配列接点を供する。防護層は、前もって形成された基礎をなす構造をエッチャントから遮蔽し、エッチャントが、防護すべき構造の周辺領域を占める材料のエッチングすることを効果的に阻止する。したがって、前もって形成された構造に対するマスクの配列は、より臨界的でないものとし、したがって、「自己配列」と称される。実施例に従うと、フォトレジストマスクの臨界的な露光のすべてに対して平坦表面を設けてもよく、高密度かつ良好にパターン化された構造物の製作を容易にする一方、パターン化された表面が有意な種々の高さを有する際起こる可能性のある問題、及び露光装置に関する良好な配列に関連した問題を回避する（図３Ａから３Ｅ参照）。
図３Ａは、本発明の実施例の一つに従った、トレンチ溝のエッチングを容易にするため、ハードマスク（第二のフォトレジストマスクと同パターン）を用いてパターン化された基板３０１を示している。フローティングリング３０８にて図３Ａで示したような装置の終端部構造を定義するため、第一フォトレジストマスク（示していない）を使用してもよい。図３Ａは、基板３０１、パッド酸化層３０３、シリコンナイトライド膜３０５、ボディーウェル３０７、フローティングリング３０８、及びマスク開口部３０９を示している。基板３０１は、半導体装置構造の形成を容易にしている。実施例に従うと、この基板は、シリコンによって形成されてもよく、かつ、ボディーウェル３０７を形成するための埋込工程を利用してもよい。シリコンナイトライド膜３０５及びパッド酸化層３０３は、トレンチ溝形成にて利用されてもよいマスク開口部３０９を含むハードマスクを形成する
図３Ｂは、本発明の実施例の一つに従った、トレンチ形成工程を示している。図３Ｂは、図３Ａでの記述にて列挙された構造に加えて、活性領域トレンチ３１１、ゲート領域トレンチ３１３、多結晶膜３１５、及びゲートオキサイド３１７を示している。実施例によると、トレンチ形成に、ドライエッチング工程を使用してもよい。一つの実施例によると、トレンチを形成するために、反応性イオンエッチング（ＲＩＥ）工程を使用してもよい。トレンチを形成した後、トレンチ壁に整列するゲートオキサイド３１７の堆積を行ってもよい。その後、トレンチ溝を充填し、かつトレンチ内部にゲート材料を形成するため、ゲート酸化層３１７上に多結晶膜３１５を堆積してもよい。その後、ハードマスクのＳｉＮ層３０５の表面から、ＣＭＰにより過剰なポリシリコンを取り除いてもよく、平坦な露出表面を残存させることになる。
その後、主要ＭＯＳＦＥＴの活性領域とさらなるゲートバス領域とを区別するため、結果的に生じた表面に対して、（第三の）フォトレジストマスクを形成してもよい。その後、主要ＭＯＳＦＥＴ領域におけるシリコン基板の前面部の下方まで、選択的ドライエッチングによって、ポリシリコン膜３１５に凹部を形成してもよい。これにより、凹部を形成された活性領域トレンチ３１１を占める多結晶膜３１５を残存させ、一方で、ゲート領域トレンチ３１３を占める多結晶膜３１５は、ハードマスクのＳｉＮ層３０５の上部表面と一致して残存する。
図３Ｃは、本発明の実施例に従った、ソース埋込工程を示している。図３Ｃは、図３Ａ及び図３Ｂでの記述にて列挙された構造に加えて、絶縁体膜３１９、ソース領域３２１、及び接点窓３２３を示している。凹部を有するポリシリコン上の空間を満たすために、絶縁体膜３１９を配置し、ＣＭＰによって、平坦化してもよい。その後、ソース領域３２１の埋込を容易にするため、ナイトライド層において開口してもよい接点窓３２３を定義するため、この平坦表面に対して、第四のフォトレジストマスクを形成してもよい。その後、この活性領域において、トレンチを覆う酸化物を選択的に残存すべく、ＳｉＮ膜をエッチングしてもよい（図３Ｃ参照）。ソース領域３２１の埋込を容易にし、かつ閾値電流を固定するために追加ボディードーズを埋め込むために、開口した接点窓３２３を用いてもよい。このことは、トレンチ壁において生じる可能性のある、シリコンとゲートオキサイドとのドーパントの再分配の後に必要とされるかもしれない。急速熱アニーリング（ＲＴＡ）工程を用いて、埋め込まれたソース及びボディードーパントが電気的に活性化される可能性があることを理解されるべきである。さらに、ボディーウェル（示していない）に対するソース金属の分離した接触を可能にすべく、トレンチからの一定の距離を以て、埋込窓を開口してもよい。
図３Ｄは、本発明の実施例の一つに従った、自己配列接点トレンチの形成を示している。図３Ｄはまた、図３Ａから３Ｃでの記述にて列挙された構造に加えて、酸化スペーサー３２５、接点トレンチ３２７、及び接点インプラント３２９を示している。実施例の一つによると、酸化ＣＶＤ膜の提供を含む工程及びＲＩＥ工程による異方性エッチバックによって、接点窓（例えば、図３Ｃの３２３）に沿って、酸化スペーサー３２５を形成してもよい。接触領域３２７において、さらなるＲＩＥステップを使って、シリコン表面をエッチングしてもよい。その後、ソース領域全体の深さを貫通するシャロートレンチをエッチングしてもよく、接触界面にてボディーウェルのドーパント濃度を増加するために、更なる接点インプラント３２９を形成してもよい。接点トレンチ３２７の側壁に沿って、ソース領域を接触してもよい（図３Ｅ参照）。
図３Ｅは、本発明の実施例の一つに従った、金属化接点の金属堆積及びパターン化した後の、最終的な装置構造を示している。述べた工程フローは、トレンチ間のメサ領域（ｍｅｓａ ｒｅｇｉｏｎｓ）におけるトランジスターの活性領域に対して、かつトレンチネットワークを占めるポリシリコンゲート材料に対して、金属化接点３３１の自己配列形成をもたらした。
本発明の実施例に従った最終的な装置構造は、トレンチゲート型構造を特徴付けていることを理解すべきである。図３Ｅに示すように、最終的な装置構造において、活性装置及びゲートバス領域に位置するトレンチを占めるポリシリコン材料は、異なるレベルにて形成されてもよい。活性装置領域において、トレンチを占める多結晶シリコン（ゲート材料として使用してもよい）は、シリコン基板の前面部の下方まで凹部形成されてもよく、かつ、絶縁体により、覆っているソース金属から分離されてもよい。しかしながら、ゲートバス領域において、そこに位置するトレンチを占めるポリシリコンは、基板の前面部へと延び、かつフィールド酸化層を介してプラグを形成する。実施例によると、その位置付けられているプラグの上部は、ゲートバスを形成している金属接点に電気的に接触している。活性装置及びゲートバス領域におけるトレンチは、連続的なグリッドを形成し、ゆえに、これらトレンチを占めているポリシリコンは、一般的なゲート電極を形成している。
実施例によると、主要トランジスターに沿った単一チップ上に、多結晶シリコン層に形成された半導体装置を一体化してもよい。これにより、ポリシリコン膜は、ワイドトレンチ内に配置されており、かつトレンチ壁に裏打ちされた酸化膜によって主要トランジスターから分離されることにより達成可能である（図４Ａから４Ｅの参照文にて述べたように）。このような実施例によると、ワイドトレンチを占めるポリシリコン材料の上部表面は、基板の前面部の下方まで凹部形成されてもよく、かつ、その後、絶縁膜によって覆われてもよい。凹部を形成していないポリシリコン膜のセグメントは、絶縁体をまたぐプラグ接点を構成しており、かつ基板の表面と一致してもよい表面を有している。これらプラグは、続いて、ポリシリコン層に形成された半導体装置の電気的ターミナルを形成する専用金属電極と接触してもよい。加えて、前述したように、有意な種々の高さを有する表面をパターン化する際に起こる可能性のある露光装置の良好な配列に関連する種々の問題を阻止する一方、本発明の実施例において、（ここに述べたように）フォトレジストマスクの臨界的な露光のすべてに対して平坦表面を設けてもよく、高密度で、良好なパターン化された構造の製作を容易にしている。また、実施例はここに述べたように、トレンチ間のメサに対して自己配列接点を作り出すための方法論を供している。
図４Ａから４Ｅは、本発明の実施例の一つに従った、自己配列接点の提供を特徴づけるＭＯＳＦＥＴ製作工程を示している。図４Ａは、本発明の実施例の一つに従った、トレンチ溝のエッチングを容易にするために、ハードマスク（第二のフォトレジストマスクと同パターン）を用いてパターン化された基板を示している。装置の終端部材の構造を定義するために、第一フォトレジストマスク（示していない）を使用してもよい。図４Ａは、基板４０１、パッド酸化層４０３、シリコンナイトライド膜４０５、及びマスク開口部４０９を示している。基板４０１は、装置部材を形成するための支持体を供している。実施例によると、シリコン基板４０１は、ＭＯＳＦＥＴを形成してもよい、ベース材料を供している。シリコンナイトライド膜４０５及びパッド酸化層４０３とともに、トレンチ溝のエッチングを容易にするマスク開口部４０９を含むハードマスクを形成している（図４Ｂ参照）。
図４Ｂは、本発明の実施例の一つに従った、トレンチ形成工程を示している。図４Ｂは、図４Ａの論述にて列挙した構造に加えて、活性領域トレンチ４１１及び４１２、ワイドトレンチ４１３、多結晶膜４１５、及び酸化膜４１７を示している。実施例によると、活性領域トレンチ４１１及び４１２並びにワイドトレンチ４１３の形成に、ボディーマスク及びトレンチマスクを利用したドライエッチング工程を使用してもよい。実施例の一つによると、トレンチを形成するために、反応性イオンエッチング（ＲＩＥ）工程を使用してもよい。トレンチを形成した後、トレンチ壁に沿って堆積された酸化膜４１７の堆積を行ってもよい。その後、トレンチ溝を充填し、かつトレンチを占める電極材料を形成すべく、ゲート酸化膜４１７に対して、多結晶膜４１５を堆積してもよい。実施例によると、その後、ワイドトレンチの壁に沿って堆積された酸化膜４１７によって、ワイドトレンチ４１３を占めるポリシリコン材料を、主要トランジスターから分離してもよい。このような実施例によると、ハードマスクのＳｉＮ層４０５の表面から、過剰なポリシリコンを取り除いてもよく、露出したポリシリコン表面を、ＣＭＰ制御にて平坦化してもよい。これにより、ナイトライドの上部表面に一致した平坦なポリシリコン表面をもたらす。
主要ＭＯＳＦＥＴの活性領域とその他の回路領域とを区別するため、結果的に生じた平坦表面に対して（第三の）フォトレジストマスクを形成してもよい。その後、このポリシリコン膜４１５は、選択的なドライエッチングによって、主要ＭＯＳＦＥＴ領域のシリコン基板の前面部の下方まで凹部形成される。これにより、活性領域トレンチ４１１及び４１２を占める多結晶膜４１５並びに凹部形成されたワイドトレンチ４１３を残存する。図４Ｂに示した構造は、活性マスクの形成及びそれに続くポリシリコンのエッチバックの後に達成される。
図４Ｃは、本発明の実施例の一つに従った、インプラント及び接点窓を供する工程を示している。図４Ｃは、上述の図４Ａ及び４Ｂの記述に列挙した構造に加えて、絶縁体膜４１９、ソース領域４２１、及び接点窓４２３を示している。絶縁体膜４１９を堆積し、続いてＣＭＰ工程により平坦化されてもよい。絶縁体膜の堆積は、凹部を有するポリシリコン上の隙間を満たす。その後、絶縁体膜は、第二のＣＭＰ工程により平坦化されてもよい。ソース領域の埋込を容易にするナイトライド層にて開口してもよい接点窓４２３を定義するため、第四のフォトレジストマスクを形成してもよい。活性領域において、ＳｉＮ膜を選択的にエッチングし、トレンチを覆う酸化物を残存させてもよい（図４Ｃ参照）。ソース領域の埋込を容易にするため、かつ閾値電流を固定するための追加ボディードーズを埋め込むために、開口された接点窓４２３を使用してもよい。これは、トレンチ壁にて起こる可能性のある、シリコンとゲートオキサイドとの間のドーパントの再配置の後に必要とされる可能性がある。埋め込まれたソース及びボディードーパントは、急速熱アニーリング（ＲＴＡ）工程を使って電気的に活性化されてもよい。一つの実施例によると、ソース金属のボディーウェルへの離れた接触を可能にすべく、トレンチから一定の距離をおいて、埋込窓を開口してもよい。さらに、特定の埋込ステップにより、ポリシリコン膜にてＰＮ接合を形成してもよい。
図４Ｄは、本発明の一つの実施例に従った、自己配列接点を供するための工程を示している。図４Ｄは、上述した図４Ａから４Ｃの論述にて列挙した構造に加えて、酸化スペーサー４２５、接点トレンチ４２７、及び接点インプラント４２９を示している。酸化スペーサー４２５は、酸化ＣＶＤ膜の提供及びＲＩＥ工程による異方性エッチバックを含む工程により、接点窓の壁部（例えば、図４Ｃの４２３）に沿って形成される。接点領域において、ＲＩＥステップを用いて、シリコン表面をエッチングしてもよい。その後、接点界面において、ボディーウェル内のドーパント濃度を増加すべく、形成されたソース領域及び接点インプラント４２９の全体の深度を介して、シャロートレンチをエッチングしてもよい。ソース領域は、接点トレンチ４２７の側壁に沿って接触されてもよい。
図４Ｅは、本発明の実施例の一つに従って製作された最終的な半導体装置を示している。図４Ｅは、金属化接点４３１の堆積及びパターン化の後における最終的な装置構造を示している。ワイドトレンチを占める多結晶膜に形成された装置の電極は、主要トランジスターの金属化接点４３１にて代表される配列構造によって接触されてもよい。主要ＭＯＳＦＥＴのゲートターミナルを防御すべくＥＳＤダイオードとして、あるいは主要トランジスターに一体化された温度感知装置として、ワイドトレンチ内に位置しているポリシリコンダイオードを使用してもよい。
本発明の実施例は、基板の表面に配置してもよく、かつ主要ＭＯＳＦＥＴから電気的な絶縁を必要とする可能性のあるポリシリコン装置（例えばダイオード）を簡単に一体化することを容易にしている。上述したように、ダイオードを形成するために使用されるポリシリコン材料は、ワイドトレンチウェル内部に配置されてもよい。この材料は、酸化膜によってシリコン基板から分離されてもよく、かつ、トレンチの深さと同様の厚みを示すべく形成されてもよい。このことは、ＣＭＰ工程中に達成されてもよく、ハードマスクの表面から過剰なポリシリコンの除去をもたらす。
一つの実施例によると、一体型ポリシリコン装置は、最終的な装置構造において、薄ゲート酸化膜によって主要トランジスターから分離されてもよい。これにより、温度センサーとして使用してもよいポリシリコンダイオードの一体化を容易にする。しかしながら、静電気放電防御（ＥＳＤ ｐｒｏｔｅｃｔｉｏｎ）によってゲートの酸化的障害に対する防御物としてポリシリコンダイオードを使用する場合、酸化物分離構造は、ゲート酸化膜よりもより厚くする必要がある。二つの独立な工程として、活性領域に形成したトレンチをエッチングし、かつ酸化し、続いて、ポリシリコンダイオードの一体化として使用されるワイドトレンチのエッチング及び酸化によって、このような構造を設けてもよい。このような工程形式は、より複雑で高価であるかもしれないが、簡単に実行される可能性がある。
図５は、本発明の実施例の一つに従った、トレンチパワーＭＯＳＦＥＴにおける自己配列接点を供するための方法を示している。この実施例によると、（ここに述べた）フォトレジストマスクの臨界的な露光のすべてに対して平坦表面を設けてもよく、有意な種々の高さを有する表面をパターン化する際に起こる可能性のある露光装置の良好な配列に関連する種々の問題を阻止する一方、有意な高密度で、良好にパターン化された構造物の製作を容易にする。
ステップ５０１では、酸化層上に堆積されたシリコンナイトライドマスクを介して基板上においてトレンチが形成される。実施例によると、このトレンチの形成に、ドライエッチング工程を使用してもよい。実施例の一つによると、トレンチを形成するために、反応性イオンエッチング（ＲＩＥ）工程を使用してもよい。
ステップ５０３では、ステップ５０１において形成されたトレンチ壁上に、ゲート酸化層が形成される。トレンチが形成されたのち、トレンチ壁に裏打ちされているゲートオキサイド３１７の堆積を行ってもよい。ステップ５０５では、トレンチを充填し、かつシリコンナイトライドマスクの表面を覆うべく、ポリシリコンを使用する（ステップ５０１参照）。これは、ゲート材料を用いてトレンチ溝を充填すべく、ゲート酸化層（例えば３１７）上に多結晶膜を堆積することにより達成されてもよい。
ステップ５０７では、シリコンナイトライド（ＳｉＮ）マスクの表面から、過剰なポリシリコンが除去される。一つの実施例によると、ＣＭＰによって、ハードマスクのＳｉＮ層（例えば３０５）の表面から過剰なポリシリコンを除去してもよく、ＳｉＮ層の上部表面に一致した平坦表面を残存させる。
ステップ５０９では、ゲートバスの更なる位置を覆うべくフォトレジストマスクを設けている。このフォトレジストマスクは、主要ＭＯＳＦＥＴの活性領域とさらなるゲートバス領域とを区別するために形成されてもよい。
ステップ５１１では、活性領域に位置する、トレンチに形成されているポリシリコンプラグ（例えばポリシリコン膜３１５）が、ポリシリコンプラグ上に位置する領域にて凹部を形成すべくエッチングされる。実施例によると、ポリシリコンプラグ（例えばポリシリコン膜３１５）は、選択的ドライエッチングによって、主要ＭＯＳＦＥＴ領域におけるシリコン基板の前面部の下方まで凹部形成されてもよい。これにより、ゲート領域トレンチ（例えば３１３）を占めているポリシリコン膜（例えば３１５）は、ハードマスクのＳｉＮ層（例えば３０５）の上部表面に一致して保持されている一方、凹部形成された活性領域トレンチ（例えば３１１）を占めている多結晶膜（例えば３１５）を残存させる。
ステップ５１３では、活性領域に位置している、トレンチに形成されたポリシリコンプラグ上に形成された凹部は、絶縁体膜（酸化物又はＢＰＳＧ）（例えば３１９）によって充填される。実施例によると、絶縁体膜３１９は堆積され、その後ＣＭＰ工程によって平坦化されてもよく、結果として、凹部を有するポリシリコン上の隙間を充填することになる。ＣＭＰ工程によって過剰な材料が除去されたのち、ハードマスクの平坦表面が露出される。
ステップ５１５では、ナイトライド層にて開口されてもよい接点窓（例えば３２３）を定義するために第四のフォトレジストマスクを適用する。これら窓は、半導体装置ソース領域（例えば３２１）の埋込を容易にしている。この活性領域において、ステップ５１７では、ＳｉＮ膜が選択的にエッチングされ、ここに位置するトレンチを覆うべく、平坦表面化された酸化物又はＢＰＳＧを残存させる（図３Ｃ参照）。
ステップ５１９では、自己配列スペーサー法を用いて（図６参照）、電気的接点トレンチが定義されている。そして、ステップ５２１では、半導体装置活性領域に到達すべく設定される（例えば堆積など）金属接点をパターン化するために、第五のフォトレジストマスクを設けている。実施例によると、上述の工程は、半導体トレンチの間のトランジスターのメサ領域の活性領域に対する、かつ半導体装置トレンチを占めるゲート材料にて構成されるポリシリコンに対する、自己配列接点の形成を供する。
図６は、本発明の実施例の一つに従った、自己配列スペーサー法を供するために実行されるステップのフローチャートを示している。実施例によると、この方法は、半導体装置のソース領域に対して、自己配列接点の提供を容易にしている。
ステップ６０１では、接点窓の壁部（例えば３２３）に沿って、酸化スペーサー（例えば３２５）が形成されている。実施例によると、ＲＩＥ工程による酸化膜の異方性エッチバックと組み合わせた酸化ＣＶＤ膜の堆積によって、酸化スペーサーが形成されている。
ステップ６０３では、接点領域において、第二のＲＩＥ制御によってシリコン表面がエッチングされている。実施例によると、ソース領域を介して延びるシャロートレンチを形成すべく、この表面はエッチングされている。そして、６０５では、接点界面において、ボディーウェルのドーパント濃度を増加すべく、トレンチ底部にて接点インプラントが形成されている。金属接点によって、接点トレンチの側壁に沿って、ソース領域が接触されてもよいということを理解すべきである（図５のステップ５２１参照）。
実施例に関する参照文にて上述したように、本発明は、トレンチパワーＭＯＳＦＥＴにおける自己配列接点を供するための方法を供している。本方法は、酸化層上に堆積されたシリコンナイトライド膜を介して基板においてトレンチをエッチングし、トレンチの壁部上にてゲート酸化層を形成し、トレンチを充填すべく、かつシリコンナイトライドマスクの表面を覆うべくポリシリコンを設け、ゲートバスの位置を覆うべくフォトレジストマスクを形成し、かつ、シリコンナイトライドマスクの表面からポリシリコンを除去する、ことを含む。本方法はさらに、ポリシリコンプラグ上に凹部を形成すべく、活性領域に位置している、トレンチに形成されたポリシリコンプラグをエッチバックし、ナイトライド層にて開口している接点窓を定義すべく第四のフォトレジストマスクを形成し、シリコンナイトライド膜をエッチングし、かつ活性領域に位置しているトレンチをカバーしている平坦表面化された絶縁体膜を残存させる、ことを含む。さらに、自己配列スペーサー制御を用いて電気的接点トレンチを定義づけし、かつ半導体装置活性領域に接触する金属接点をパターン化するために、第五のフォトレジストマスクを形成している。
要約すると、本開示は、トレンチパワーＭＯＳＦＥＴにて自己配列接点を供するための方法について述べている。本方法は、酸化層上に堆積されたシリコンナイトライドマスクを介して、基板にてトレンチをエッチングし、トレンチの壁部上にてゲート酸化層を形成し、トレンチを充填すべく、かつシリコンナイトライドマスクの表面を覆うべく、ポリシリコンを設け、シリコンナイトライドマスクの表面からポリシリコンを除去し、かつ、ゲートバス位置を覆うべく、フォトレジストマスクを形成する、ことを含む。本方法はさらに、ポリシリコンプラグ上に凹部を形成すべく、活性領域に位置しているトレンチにて形成されたポリシリコンプラグをエッチバックし、絶縁体を用いて、活性領域に位置しているトレンチにて形成したポリシリコンプラグ上に形成した凹部を充填し、ナイトライド層にて開口している接点窓を定義づけすべく第五のフォトレジストマスクを形成し、シリコンナイトライド膜を選択的にエッチングし、かつ、活性領域に位置するトレンチをカバーする平坦表面化された絶縁体膜を残存させる、ことを含む。さらに、自己配列スペーサー法を用いて、電気的接点トレンチを定義づけし、かつ、半導体装置活性領域に到達する金属接点をパターン化すべく、第五のフォトレジストマスクを形成している。
本発明における特定の実施例に関する上記の記述は、図示及び論述という目的のために表現してきた。これらは、完全なものを意図しているわけではなく、かつ、本発明に関する開示された特定の形式に限定することを意図するものでもない。さらに明らかなのは、上記の教示の観点からみて、種々の改変及び変法が可能であるということである。これら実施例は、本発明の趣旨及びそれらの実用的な応用を最もよく説明するために選ばれ、述べてきた。これにより、熟考された特定の用途に対して適切なものとして、種々の改変を伴った、本発明及び種々の実施例を最良の形でその他の当業者が利用することを可能としている。本発明の範囲は、添付された請求項及びこれらと等価なものによって定義されることを意図している。
トレンチパワーＭＯＳＦＥＴにおけるトレンチを満たしたゲート材料に対して接点を形成するための常套的な方法を示している。 トレンチパワーＭＯＳＦＥＴにおけるトレンチを満たしたゲート材料に対して接点を形成するための常套的な方法を示している。 本発明の実施例の一つに従った、トレンチ溝エッチングを容易にするための、ハードマスクを伴ったパターン化された基板を示している。 本発明の実施例の一つに従った、トレンチ形成工程を示している。 本発明の実施例に従った、ソース埋込工程を示している。 本発明の実施例の一つに従った、自己配列接点トレンチの形成を示している。 本発明の実施例の一つに従った、金属配置及びパターン化した後の最終的な装置構造を示している。 本発明の実施例の一つに従った、トレンチ溝エッチングを容易にするための、ハードマスクを用いてパターン化された基板を示している。 本発明の実施例の一つに従った、トレンチ形成工程を示している。 本発明の実施例の一つに従った、インプラント及び接点窓を供するための工程を示している。 本発明の実施例の一つに従った、自己配列接点を供するための工程を示している。 本発明の実施例の一つに従い製作された、最終的な半導体装置構造を示している。 本発明の実施例の一つに従った、トレンチパワーＭＯＳＦＥＴにおける自己配列接点を供するための方法に関するフローチャートを示している。 本発明の実施例の一つに従った、自己配列スペーサー方法を実行するステップに関するフローチャートを示している。
符号の説明
１０１ ポリシリコン層
１０３ 基板
１０４ トレンチ溝
１０５ 厚い酸化層
１０７ ゲートバス金属
１０９ 金属ストライプ
１１１ ソースコンタクト
１１３ ソース領域
１１７ ボティーウェル
２０１ ワイドトレンチ
３０１ 基板
３０３ パッド酸化層
３０５ シリコンナイトライド膜
３０７ ボディーウェル
３０８ フローティングリング
３０９ マスク開口部
３１１ 活性領域トレンチ
３１３ ゲート領域トレンチ
３１５ 多結晶膜
３１７ ゲートオキサイド
３１９ 絶縁体膜
３２１ ソース領域
３２３ 接点窓
３２５ 酸化スペーサー
３２７ 接点トレンチ
３２９ 接点インプラント
３３１ 金属化接点
４０１ 基板
４０３ パッド酸化層
４０５ シリコンナイトライド膜
４１１ 活性領域トレンチ
４１２ 活性領域トレンチ
４１３ ワイドトレンチ
４１５ 多結晶膜
４１７ 酸化膜
４１９ 絶縁体膜
４２１ ソース領域
４２３ 接点窓
４２５ 酸化スペーサー
４２７ 接点トレンチ
４２９ 接点インプラント
４３１ 金属化接点
５０１ ステップ
５０３ ステップ
５０５ ステップ
５０７ ステップ
５０９ ステップ
５１１ ステップ
５１３ ステップ
５１５ ステップ
５１７ ステップ
５１９ ステップ
５２１ ステップ
６０１ ステップ
６０３ ステップ
６０５ ステップ

Claims (22)

  1. マスク層を介して基板にトレンチをエッチングし；
    前記トレンチの壁部にゲート酸化層を形成し；
    前記トレンチを充填するようにポリシリコンを設け；
    前記マスク層の表面から前記ポリシリコンを除去し；
    ゲート配線の位置を覆うように、フォトレジストマスクを形成し；かつ
    活性領域に位置するトレンチに形成されたポリシリコンプラグをエッチバックすることにより該ポリシリコンプラグ上に凹部を形成する；
    ことを含む、半導体装置に自己配列接点を供する方法。
  2. 前記マスク層は、酸化層上に堆積されたシリコンナイトライドであり、前記ポリシリコンを設けるステップはシリコンナイトライドの前記マスク層の表面を覆うことを特徴とする請求項１に記載の方法。
  3. 前記活性領域の前記トレンチに形成された前記ポリシリコンプラグ上に形成された凹部を、絶縁体で充填するステップをさらに有する請求項１に記載の方法。
  4. 接点窓を定義するように、さらなるフォトレジストマスクを形成し；
    前記活性領域に位置する前記トレンチ上の平坦表面化された絶縁体膜を形成し、その後、自己配列スペーサー法を用いて、活性領域の接触のための電気接点トレンチを定義し；かつ
    前記活性領域に到達する金属接点をパターン化するように、別のフォトレジストマスクを形成する；
    ステップをさらに有する請求項３に記載の方法。
  5. 前記活性領域に位置する前記トレンチに形成されている前記シリコンプラグ上に形成されている凹部を、絶縁体を用いて充填し；
    前記マスク層に開口される接点窓を定義するように、さらなるフォトレジストマスクを形成し；
    前記マスク層を選択的にエッチングし；
    前記活性領域に位置している前記トレンチを覆う平坦表面化された絶縁体膜を残存させ；
    自己配列スペーサー法を用いて、活性領域に接触するための、電気接点トレンチを定義し；かつ
    前記活性領域に到達する金属接点をパターン化するように、別のフォトレジストマスクを形成する；
    ことを含む請求項２又は４に記載の方法。
  6. 前記半導体装置のゲート配線領域に位置するポリシリコンプラグの上部への電気的接点を設ける；
    ステップさらに有する請求項４又は５に記載の方法。
  7. 第一表面を有する半導体基板を設け；
    前記半導体基板の前記第一表面にて電気的接点を形成可能な複数個の半導体装置を形成し；
    酸化層上に堆積したシリコンナイトライドのマスク層を介して、前記基板にトレンチをエッチングし；
    前記トレンチの壁上にゲート酸化層を形成し；
    前記トレンチを充填し、かつ前記マスク層の表面を覆うようにポリシリコンを設け；
    前記マスク層の前記表面から前記ポリシリコンを除去し；
    ゲート配線の位置を覆うように、フォトレジストマスクを形成し；かつ
    活性領域に位置するトレンチに形成されたポリシリコンプラグをエッチバックすることにより前記ポリシリコンプラグ上に凹部を形成する；
    ことを含む、一体型ＭＯＳＦＥＴ配列において自己配列接点を供する方法。
  8. 前記ポリシリコンプラグ上に形成された前記凹部を絶縁体で満たし；
    前記マスク層に開口される接点窓を定義するように、さらなるフォトレジストマスクを形成し；
    前記活性領域に位置している前記トレンチを覆う平坦表面化された絶縁体膜を残存させるように、前記マスク層を選択的にエッチングし；
    自己配列スペーサー法を用いて、活性領域に接触させるための、電気接点トレンチを定義し；かつ
    前記活性領域に到達する金属接点をパターン化するように、別のフォトレジストマスクを形成する；
    ことをさらに有する請求項７に記載の方法。
  9. 第一表面を有する半導体基板を設け；
    前記半導体基板の前記第一表面にて電気的接点を形成可能な複数個の半導体装置を形成し；
    前記基板に形成された接点窓の壁部に沿って酸化スペーサーを形成し；
    ＲＩＥ法にて接点領域の接点トレンチを形成するように、前記第一表面をエッチングし；
    接点界面にてボディーウェルにおけるドーパント濃度を増加すべく、前記接点トレンチの底部にて接点インプラントを形成する；
    ことを含み、かつ
    ソース領域は、前記接点トレンチの側壁に沿って接触されている；
    ことを特徴とする、一体型ＭＯＳＦＥＴ配列において自己配列接点を供する方法。
  10. 一体型半導体装置のゲート配線領域に位置しているポリシリコンプラグの上部への電気的接点を設ける、ことをさらに有する請求項５又は９に記載の方法。
  11. 前記半導体装置の前記ゲート配線領域を覆うようにフォトレジストマスクを形成することをさらに有する請求項１０に記載の方法。
  12. 前記ポリシリコンプラグは、前記マスク層の前記表面と一致した前記ゲート配線領域の高さを有することを特徴とする請求項１１に記載の方法。
  13. シリコンナイトライドの前記マスク層の表面から前記ポリシリコンを除去するステップは、ＣＭＰ（化学的機械的研磨法）を含むことを特徴とする請求項５に記載の方法。
  14. 前記のフォトレジストマスクを形成するステップは、前記半導体装置の前記活性領域を覆わず、且つ前記ゲート配線領域を覆うように形成することを特徴とする請求項５又は１３に記載の方法。
  15. 前記ポリシリコンプラグは、前記マスク層の前記表面と一致したゲート配線領域における高さを有することを特徴とする請求項１４に記載の方法。
  16. 前記絶縁体は、前記マスク層に対して選択的にエッチングされることを特徴とする請求項５又は８に記載の方法。
  17. 前記絶縁体は、酸化物又はＢＰＳＧで構成することを特徴とする請求項３又は１６に記載の方法。
  18. 前記ポリシリコンプラグと前記ゲート配線を形成する金属との電気接点を形成することをさらに有する、請求項５、８又は１０のいずれか一項に記載の方法。
  19. 前記の、基板にトレンチをエッチングするステップは、ワイドトレンチをエッチングすることを有する特徴とする請求項６、１０、又は１８に記載の方法。
  20. 前記ワイドトレンチは、前記活性領域に形成されたトランジスターと一体化される半導体装置が形成される多結晶膜で充填され、かつ前記ワイドトレンチは、前記基板の表面にて電気的接点を形成可能であることを特徴とする請求項１９に記載の方法。
  21. 前記接点窓の壁部に沿って酸化スペーサーを形成し；
    ＲＩＥ法にて、接触領域の接点トレンチを形成するように、前記基板の表面をエッチングし；
    接点界面にて、ボディーウェルのドーパント濃度を増加するように、前記接点トレンチの底部にて接点インプラントを形成する；
    ことをさらに有し、かつ
    ソース領域は、前記接点トレンチの側壁に沿って接触されている、ことを特徴とする請求項５又は８に記載の方法。
  22. 前記ワイドトレンチは、半導体装置が形成される多結晶膜にて満たされることを特徴とする請求項１９に記載の方法。
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