JP2016167574A

JP2016167574A - 半導体装置の製造方法

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Publication number: JP2016167574A
Application number: JP2015177614A
Authority: JP
Inventors: 松井　聡; Satoshi Matsui; 聡松井; 松尾　美恵; Mie Matsuo; 美恵松尾; 田窪　知章; Tomoaki Takubo; 知章田窪
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2015-03-10
Filing date: 2015-09-09
Publication date: 2016-09-15
Also published as: US20160268165A1

Abstract

【課題】低コストの半導体装置の製造方法を提供することである。【解決手段】実施形態の半導体装置の製造方法は、第１面と第２面とを有する半導体基板の前記第１面に複数の電極層を選択的に形成する工程と、前記複数の電極層をマスクとして、前記複数の電極層間で露出された前記半導体基板の前記第１面をドライエッチングし、前記半導体基板の前記第１面から前記第２面まで貫通する隙間を形成することによって前記半導体基板を分割する工程と、備える。【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

半導体ウェーハを複数の半導体装置に個片化する製造方法として、プラズマダイシングがある。プラズマダイシングでは、半導体ウェーハに選択的に複数のマスク層が形成され、複数のマスク層から露出された半導体ウェーハがドライエッチングによりエッチングされ、半導体ウェーハが個片化される。個片化される前の半導体ウェーハには、いわゆるウェーハプロセスによって、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられる。ＭＯＳＦＥＴは、例えば、上面側の上部電極と、裏面側の下部電極と、を有している。

しかし、半導体ウェーハを裏面の側からプラズマダイシングする場合は、半導体ウェーハの裏面側に予め下部電極となる層を形成し、この層をパターニングして下部電極を形成する。その後、半導体ウェーハのダイシングラインのみを露出させるマスク層を、再度、半導体ウェーハの裏面の側に形成する工程が必要とされる。

特開２０１０−２１９２１１号公報

本発明が解決しようとする課題は、低コストの半導体装置の製造方法を提供することである。

実施形態の半導体装置の製造方法は、第１面と第２面とを有する半導体基板の前記第１面に複数の電極層を選択的に形成する工程と、前記複数の電極層をマスクとして、前記複数の電極層間で露出された前記半導体基板の前記第１面をドライエッチングし、前記半導体基板の前記第１面から前記第２面まで貫通する隙間を形成することによって前記半導体基板を分割する工程と、備える。

図１は、本実施形態に係る半導体装置の製造方法の一例を表すフロー図である。図２（ａ）〜図２（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。図３（ａ）〜図３（ｃ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。図４は、本実施形態に係る半導体装置の製造方法の一例を表す模式的平面図である。図５（ａ）〜図５（ｃ）は、本実施形態に係る下部電極層のパターニングを表す模式的断面図である。図６（ａ）〜図６（ｂ）は、本実施形態に係る下部電極層のパターニングを表す模式的断面図である。図７（ａ）〜図７（ｂ）は、本実施形態に係る下部電極層のパターニングを表す模式的断面図である。図８（ａ）〜図８（ｂ）は、本実施形態に係る下部電極層のパターニングを表す模式的断面図である。図９（ａ）〜図９（ｂ）は、第１参考例に係る半導体装置の製造方法を表す模式的断面図である。図１０（ａ）〜図１０（ｄ）は、第２参考例に係る半導体装置の製造方法を表す模式的断面図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。

図１は、本実施形態に係る半導体装置の製造方法の一例を表すフロー図である。

本実施形態に係る半導体装置の製造方法では、第１面と第２面とを有する半導体基板の第１面に複数の電極層を選択的に形成する（ステップＳ１０）。

次に、複数の電極層をマスクとして、複数の電極層間から露出された半導体基板の第１面をドライエッチングし、半導体基板の第１面から第２面まで貫通する隙間を形成することによって半導体基板を分割する（ステップＳ２０）。

以下、本実施形態に係る半導体装置の製造方法を具体的に説明する。

図２（ａ）〜図３（ｃ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。本実施形態で表される図には、ＸＹＺ座標系が導入されている。

例えば、図２（ａ）に表すように、支持体１００の上にフェイスダウンによって半導体基板２０を設置する。支持体１００は、例えば、グラインドテープである。図２（ａ）に示される半導体基板２０は、例えば、半導体ウェーハである。半導体基板２０をＺ方向から見た場合、半導体基板２０の外形は円状になっている。半導体基板２０に含まれる半導体は、例えば、シリコン（Ｓｉ）、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等のいずれかを含む。

半導体基板２０は、第１面（以下、例えば、下面２０ｄ）と、第２面（以下、例えば、上面２０ｕ）と、を有している。半導体基板２０は、その上面２０ｕを支持体１００に向けて支持体１００の上に設置される。

本実施形態では、下面２０ｄから上面２０ｕに向かう方向を、例えば、Ｚ方向とし、Ｚ方向に対して交差する方向を、例えば、Ｘ方向またはＹ方向としている。

半導体基板２０の上面２０ｕ側には、既に、ウェーハプロセスが施され、例えば、半導体素子の少なくとも一部が形成されている。半導体基板２０内で、半導体素子の少なくとも一部が形成されている領域を「素子領域」とする。

例えば、半導体素子がソース領域、ベース領域、ドリフト領域、ドレイン領域、ゲート電極、およびゲート絶縁膜を含むＭＯＳＦＥＴの場合、半導体基板２０の上面２０ｕの側には、ソース領域、ベース領域、ゲート電極、およびゲート絶縁膜等（以下、ソース領域等）が設けられている。また、半導体基板２０の下面２０ｄの側には、例えば、ドレイン領域が設けられている。ドレイン領域とソース領域等との間には、ドリフト領域が設けられている。

例えば、半導体素子がｎ形エミッタ領域、ｐ形ベース領域、ｎ形ベース領域、ｐ形コレクタ領域、ゲート電極、およびゲート絶縁膜を含むＩＧＢＴの場合、半導体基板２０の上面２０ｕの側には、ｎ形エミッタ領域、ｐ形ベース領域、ゲート電極、およびゲート絶縁膜等（以下、エミッタ領域等）が設けられている。また、半導体基板２０の下面２０ｄの側には、ｐ形コレクタ領域が設けられている。ｐ形コレクタ領域とｎ形エミッタ領域等との間には、例えば、ｎ形ベース領域が設けられている。

例えば、半導体素子がｐ形領域とｎ形領域とを含むダイオードの場合、半導体基板２０の上面２０ｕの側には、ｐ形領域が設けられている。半導体基板２０の下面２０ｄの側には、例えば、ｎ形領域が設けられている。

例えば、半導体素子がＬＥＤ（Light Emitting Diode）等の発光素子の場合、半導体基板２０の上面２０ｕの側に発光部と、発光部を挟むクラッド層が設けられている。

また、半導体基板２０の上面２０ｕの側には、層間絶縁膜、ビア電極、配線等が設けられてもよい。あるいは、抵抗、コンデンサ等の受動素子を半導体基板２０の上面２０ｕに設けてもよい。本実施形態において、半導体基板２０は、半導体素子のほか、層間絶縁膜、ビア電極、配線、電極パッド等を含むとする。

半導体基板２０の上面２０ｕには、複数の上部電極層１０が選択的に設けられている。上部電極層１０は、素子がＭＯＳＦＥＴの場合、例えば、ソース電極またはゲートパッドであり、素子がＩＧＢＴの場合、例えば、エミッタ電極またはゲートパッドであり、素子がダイオードの場合、例えば、アノード電極であり、素子がＬＥＤの場合、例えば、ＬＥＤの上部電極層に対応している。

次に、図２（ｂ）に表すように、半導体基板２０の下面２０ｄを、バックグラインド等により研削する。これにより、半導体基板２０の厚さがより薄くなる。また、バックグラインド等により研削した半導体基板２０の下面２０ｄには、ポリッシンググラインド等の研磨を施してもよい。

この次の工程については、図２（ｂ）のＡで囲まれた部分を拡大した図を用いて説明する。

次に、図３（ａ）に表すように、支持体１０１の上に設置された半導体基板２０の下面２０ｄに複数の下部電極層１１を選択的に形成する。下部電極層１１は、例えば、スパッタリグ、ＣＶＤ（Chemical Vapor Deposition）、真空蒸着等によって形成される。

下部電極層１１の材料としては、後述するドライエッチングの際に、エッチングガスに対して高い耐性を備えた材料が選択される。例えば、エッチングガスがフッ素系ガスを含む場合、下部電極層１１の材料としては、金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれかが選択される。

下部電極層１１は、単層の金属層によって構成されてもよく、複層の層(例えば、複数の金属層)が積層された金属層であってもよい。下部電極層１１が複層の金属層である場合には、エッチングガスが晒される下部電極層１１の表面において、金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれかを含む層が露出している。最表面の層の下地として、例えば、ニッケル（Ｎｉ）等の金属を含む層を用いてもよい。

下部電極層１１は、例えば、後述する、リフトオフ法、レーザグルービング法、ブレードダイシング法、ウェットエッチング法のいずれかに方法によってパターニングされる。

また、複数の下部電極層１１のそれぞれは、半導体基板２０のダイシングライン（ＤＬ）には形成されない。ダイシングライン（ＤＬ）は、ダイシングにより除去される領域である。従って、ダイシングライン（ＤＬ）には、素子、層間絶縁膜、ビア電極、配線、電極パッド等が配置されていない。また、複数の上部電極層１０のそれぞれの上に、複数の下部電極層１１のそれぞれが位置するように、複数の下部電極層１１が形成される。ダイシングライン（ＤＬ）のＸ方向またはＹ方向における幅は、例えば、１０μｍ以下である。

また、複数の上部電極層１０のそれぞれをＸ方向およびＹ方向に切断した断面の面積は、複数の下部電極層１１のそれぞれを、例えば、Ｘ方向およびＹ方向に切断した面積よりも小さくなっている。

次に、図３（ｂ）に表すように、複数の下部電極層１１が設けられた半導体基板２０を、プラズマダイシング装置（不図示）の支持体１０２の上に設置する。例えば、半導体基板２０の上面２０ｕが支持体１０２に向けられて、支持体１０２の上に半導体基板２０が載置される。支持体１０２は、テープ、静電チャック、金属製ステージ等である。

次に、プラズマダイシング装置内にエッチング用のガスを導入し、エッチング用のガスに対して放電する。これにより、プラズマダイシング装置内にプラズマ８０が発生する。プラズマ８０中には、半導体基板２０をエッチングできるエッチャント８０Ｅ等が含まれている。このエッチャント８０Ｅ等に下部電極層１１から露出された半導体基板２０の下面が晒される。すなわち、複数の下部電極層１１から露出された半導体基板２０の下面２０ｄがドライエッチングされる。

ドライエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。例えば、プラズマ８０が発生している際には、半導体基板２０に所定のバイアス（例えば、負バイアス）を印加してもよい。あるいは、プラズマ８０が発生している際には、半導体基板２０に自己バイアスが印加されてもよい。

これにより、プラズマ８０中のイオンが半導体基板２０に向けて加速される。プラズマ８０中のイオンが半導体基板２０に衝突すると、半導体基板２０の照射部分において、イオンとエッチング用ガスの化学反応とが起こり、半導体基板２０のエッチングが進行する。

ドライエッチングでは、例えば、フッ素を含むガスを用いて、半導体基板２０をドライエッチングする。ガスとしては、例えば、ＳＦ_６、ＣＦ_４等があげられる。

ここで、下部電極層１１の最表面には、フッ素系ガスに対してエッチング耐性の高い金属、例えば、金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれか露出している。このため、下部電極層１１はエッチングされ難く、下部電極層１１から露出された半導体基板２０が選択的にエッチングされる。

図３（ｃ）にエッチング後の状態を示す。
図３（ｃ）に表すように、プラズマダイシングによって、半導体基板２０が個々のチップ部２０ｃに分割される。半導体基板２０は、隙間２０ｇを隔てて分割されている。隙間２０ｇは、半導体基板２０の下面２０ｄの側から上面２０ｕの側にまで貫通している。これにより、上部電極層１０と、下部電極層１１と、チップ部２０ｃと、を備えた半導体装置が得られる。

チップ部２０ｃの下面２０ｄに形成された下部電極層１１は、素子がＭＯＳＦＥＴの場合、例えば、ドレイン電極であり、素子がＩＧＢＴの場合、例えば、コレクタ電極であり、素子がダイオードの場合、例えば、カソード電極であり、素子がＬＥＤの場合、例えば、ＬＥＤの下部電極に対応している。

図４は、本実施形態に係る半導体装置の製造方法の一例を表す模式的平面図である。

図４には、半導体基板２０をエッチングした後の状態をＺ方向からみた様子が模式的に表されている。例えば、半導体基板２０は、Ｘ方向またはＹ方向において隙間２０ｇを隔てて分割されている。分割されたそれぞれのチップ部２０ｃは、隙間２０ｇによって囲まれている。この後、支持体１０２からそれぞれの半導体装置をピックアップする。

ここで、下部電極層１１をパターニングする方法について説明する。
図５(ａ）〜図８（ｂ）は、本実施形態に係る下部電極層のパターニングを表す模式的断面図である。

図５（ａ）〜図５（ｃ）Ｃには、リフトオフ法によって下部電極層１１がパターニングされる過程が表されている。

例えば、図５（ａ）に表すように、半導体基板２０の下面２０ｄのダイシングラインＤＬに沿って、レジスト層９０をパターニングする。レジスト層９０をパターニングは、例えば、ＰＥＰ（Photo Engraving Process）により行われる。

次に、図５（ｂ）に表すように、レジスト層９０の上、および半導体基板２０の下面２０ｄの上に、下部電極層１１Ｌを形成する。下部電極層１１Ｌの材料は、下部電極層１１と同じである。この後、下部電極層１１Ｌに有機溶剤を晒し、例えば、レジスト層９０に超音波を印加して、レジスト層９０を除去する。

これにより、図５（ｃ）に表すように、レジスト層９０と、レジスト層９０から上の下部電極層１１Ｌが除去されて、半導体基板２０の下面２０ｄに下部電極層１１が残る。すなわち、半導体基板２０の下面２０ｄに、下部電極層１１がパターニングされる。

図６（ａ）〜図６（ｂ）には、レーザグルービング法によって下部電極層１１Ｌがパターニングされる過程が表されている。

例えば、図６（ａ）に表すように、半導体基板２０の下面２０ｄに下部電極層１１Ｌを形成する。

次に、図６（ｂ）に表すように、ダイシングラインＤＬに沿ってレーザ光８４を照射して、ダイシングライン上の下部電極層１１Ｌを選択的に蒸発させる。これにより、半導体基板２０の下面２０ｄに、下部電極層１１がパターニングされる。

図７（ａ）〜図７（ｂ）には、ブレードダイシング法によって下部電極層１１Ｌがパターニングされる過程が表されている。

例えば、図７（ａ）に表すように、半導体基板２０の下面２０ｄに下部電極層１１Ｌを形成する。

次に、図７（ｂ）に表すように、ダイシングラインＤＬに沿って、ダイシングブレード８５を下部電極層１１Ｌに当て、ダイシングラインＤＬ上の下部電極層１１Ｌを選択的に除去する。これにより、半導体基板２０の下面２０ｄに、下部電極層１１がパターニングされる。このブレードダイシング法では、ダイシングラインＤＬに沿って、半導体基板２０の下面２０ｄの側の一部を除去してもよい。これにより、プラズマダイシングの時間を短縮することができる。

図８（ａ）〜図８（ｂ）には、ウェットエッチング法によって下部電極層１１Ｌがパターニングされる過程が表されている。

例えば、図８（ａ）に表すように、半導体基板２０の下面２０ｄに下部電極層１１Ｌを形成する。その後、下部電極層１１Ｌの上に、レジスト層９１をパターニングする。ここで、レジスト層９１は、ダイシングラインＤＬには形成されない。半導体基板２０の上面２０ｕの側は、レジスト層９２によって被覆する。

次に、図８（ｂ）に表すように、レジスト層９１から露出された下部電極層１１Ｌを、薬液により、ウェットエッチングにより除去する。この後、レジスト層９１を除去する。これにより、半導体基板２０の下面２０ｄに、下部電極層１１がパターニングされる。

本実施形態の効果を説明する前に、参考例に係る半導体装置の製造方法を説明する。

図９（ａ）〜図９（ｂ）は、第１参考例に係る半導体装置の製造方法を表す模式的断面図である。

例えば、図９（ａ）に表すように、半導体基板２０の上面２０ｕの側にマスク層９３をパターニングする。ダイシングラインＤＬ上には、マスク層９３が形成されていない。半導体基板２０の上面２０ｕには、上部電極層１０が選択的に設けられている。半導体基板２０の下面２０ｄには、下部電極層１１Ｌが設けられている。

次に、図９（ｂ）に表すように、フッ素系ガスを用いて、半導体基板２０の上面２０ｕの側から、プラズマダイシングによって半導体基板２０を分割する。

しかし、第１参考例では、下部電極層１１Ｌがフッ素系ガスでエッチングできない材料を含む場合、ダイシングラインＤＬにおける下部電極層１１Ｌがプラズマダイシング後に残存する。

第１参考例において、ダイシングラインＤＬにおける下部電極層１１Ｌを除去するには、サンドブラスト等の別の工程が必要になる。さらに、除去した下部電極層１１Ｌが残渣、フレーク等になって、残渣、フレーク等が半導体装置に付着する場合もある。この場合、半導体装置が短絡する可能性がある。

図１０（ａ）〜図１０（ｄ）は、第２参考例に係る半導体装置の製造方法を表す模式的断面図である。

例えば、図１０（ａ）に表すように、下部電極層１１Ｌを半導体基板２０の下面２０ｄに形成する。ここで、下部電極層１１Ｌの材料は、例えば、Ｗ（タングステン）、チタン（Ｔｉ）を含む。

次に、図１０（ｂ）に表すように、下部電極層１１Ｌが複数の下部電極層１１になるように、下部電極層１１Ｌをパターニングする。下部電極層１１Ｌのパターニングは、例えば、レーザグルービング法、ブレードダイシング法、ウェットエッチング法のいずれかに方法による。あるいは、図１０（ａ）に例示する段階において、リフトオフ法よって下部電極層１１を予めパターニングしてもよい。ダイシングラインＤＬは、下部電極層１１から露出している。

ここで、第２参考例では、下部電極層１１Ｌの材料として、Ｗ（タングステン）、チタン（Ｔｉ）を用いている。従って、第２参考例では、フッ素系ガスに対する下部電極層１１の耐性が本実施形態よりも低下する。

従って、半導体基板２０の下面２０ｄの側から、半導体基板２０のプラズマダイシングを行うには、図１０（ｃ）に表すように、下部電極層１１を保護し、且つ、ダイシングラインＤＬを露出させるマスク層９５が必要になる。マスク層９５は、例えば、レジスト層である。マスク層９５は、例えば、ＰＥＰにより形成される。この後、図１０（ｄ）に表すように、マスク層９５から露出させた半導体基板２０に対してプラズマダイシングを施す。

しかし、第２参考例では、下部電極層１１を形成した後に、下部電極層１１を保護し、且つ、ダイシングラインＤＬを露出させるマスク層９５を形成する必要がなる。これにより、第２参考例では、製造コストが上昇する。

これに対して、本実施形態では、下部電極層１１を直接的にマスク層として半導体基板２０をプラズマダイシングにより個片化する。従って、下部電極層１１を形成した後に、マスク層９５を形成する必要がない。これにより、本実施形態では、第２参考例に比べて低コスト化が実現する。

また、本実施形態では、下部電極層１１をマスク層とするために、プラズマダイシング後に、下部電極層１１の上にレジスト層が存在していない。仮に、下部電極層１１の上にレジスト層が残存している場合には、下部電極層１１上のレジスト層を、有機溶剤で除去する工程が必要になる。ここで、支持体１０２が例えばテープの場合、有機溶剤がテープに晒されると、テープと半導体装置との密着力が弱まって、半導体装置がテープから剥がれる場合がある。

これに対し、本実施形態では、プラズマダイシング後に、下部電極層１１の上にレジスト層が存在していない。従って、下部電極層１１上のレジスト層を、有機溶剤で除去する工程が不要になる。

また、本実施形態では、下部電極層１１Ｌのパターニング後に、下部電極層１１上にレジスト層が存在しないリフトオフ方法、レーザグルービング方法、またはブレードダイシング方法を利用できる。すなわち、本実施形態では、下部電極層１１Ｌをパターニングする方法の選択の自由度が増している。

また、本実施形態では、下部電極層１１の材料として、フッ素系ガスに対する耐性が高い金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）を用いている。例えば、下部電極層１１の材料として、銅（Ｃｕ）を用いた場合、フッ素系ガスに対する耐性は高くなるものの、プラズマダイシング後に、銅（Ｃｕ）の表面にフッ化物が生成してしまう。下部電極層１１の表面にフッ化物が生成すると、半田の濡れ性が悪くなって、下部電極層１１を基板（例えば、リードフレーム）に半田付けできなくなる。

従って、下部電極層１１の材料としては、フッ素系ガスに対する耐性が高く、且つ、表面にフッ化物が生成し難い、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）を用いることが好ましい。

また、半導体基板を個片化する方法として、ダイシングブレードを用いたダイシングがある。しかし、この方法では、ダイシングラインの幅をダイシングブレードの幅以上（例えば、５０μｍ以上）に設定しなければならない。従って、ダイシングラインの幅をダイシングブレードの幅以下に設定することができない。また、ダイシングブレードと半導体基板の側壁との接触によって、半導体基板の側壁にクラックが発生する場合がある。これにより、半導体基板の側壁には、素子領域を近づけて配置することができない。つまり、この方法では、素子領域の占有面積が増加しない。

これに対し、本実施形態では、半導体基板２０を個片化する方法として、プラズマダイシングを採用している。この方法によれば、ダイシングラインの幅を、ダイシングブレードの幅以下に設定することができる。例えば、ダイシングラインの幅を、一例として、１０μｍ以下に設定することができる。また、ダイシングブレードを用いない結果、半導体基板２０（チップ部２０ｃ）の側壁にはクラックが発生し難くなる。これにより、素子領域をチップ部２０ｃの側壁に近づけて配置することができる。すなわち、本実施形態によれば、素子領域の占有面積が増加する。つまり、本実施形態によれば、１枚の半導体ウェーハから取り出すことができる半導体装置の数が増加する。

上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。

以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。

また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０上部電極層、１１下部電極層、１１Ｌ下部電極層、２０半導体基板、２０ｃチップ部、２０ｄ下面、２０ｇ隙間、２０ｕ上面、８０プラズマ、８０Ｅエッチャント、８４レーザ光、８５ダイシングブレード、９０レジスト層、９１レジスト層、９２レジスト層、９３マスク層、９５マスク層、１００支持体、１０１支持体、１０２支持体、ＤＬダイシングライン

Claims

第１面と第２面とを有する半導体基板の前記第１面に複数の電極層を選択的に形成する工程と、
前記複数の電極層をマスクとして、前記複数の電極層間で露出された前記半導体基板の前記第１面をドライエッチングし、前記半導体基板の前記第１面から前記第２面まで貫通する隙間を形成することによって前記半導体基板を分割する工程と、
を備えた半導体装置の製造方法。
前記複数の電極層は、金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれかを含む請求項１記載の半導体装置の製造方法。
前記複数の電極層の表面において、金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれかを含む層が露出している請求項１記載の半導体装置の製造方法。
前記複数の電極層のいずれかは、複数の層を含み、最上層が金（Ａｕ）、白金（Ｐｔ）、およびパラジウム（Ｐｄ）のいずれかを含む請求項１記載の半導体装置の製造方法。
フッ素を含むガスを用いて、前記半導体基板をドライエッチングする請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
前記半導体基板にバイアスが印加されて、前記半導体基板がドライエッチングされる請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
リフトオフ法を用いて、前記半導体基板の前記第１面に選択的に前記複数の電極層を形成する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
レーザグルービング法を用いて、前記半導体基板の前記第１面に選択的に前記複数の電極層を形成する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
ブレードダイシング法を用いて、前記半導体基板の前記第１面に選択的に前記複数の電極層を形成する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
ウェットエッチング法を用いて、前記半導体基板の前記第１面に選択的に前記複数の電極層を形成する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
前記複数の電極層のいずれかは、半導体装置の下部電極層である請求項１〜１０のいずれか１つに記載の半導体装置の製造方法。
前記下部電極を形成する前に、前記半導体基板の前記第２面に前記半導体装置の上部電極層を形成する請求項１１記載の半導体装置の製造方法。
前記上部電極層の面積は、前記下部電極層の面積よりも小さい請求項１２記載の半導体装置の製造方法。
前記下部電極を形成する前に、前記半導体基板の前記第２面に半導体素子を形成する請求項１１記載の半導体装置の製造方法。
前記複数の電極層の隣接する電極層間の距離は、１０μｍ以下である請求項１〜１４のいずれか１つに記載の半導体装置の製造方法。