JP6737193B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、トレンチゲート構造を有する半導体装置の製造方法に関するものである。
従来より、トレンチゲート構造を有するパワー半導体装置として、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）がある。半導体装置では、製品の電気特性検査を通じて、所望の特性が得られる良品であるか否かの判定が行われる。例えば、ＩＧＢＴの場合、所望の電気特性が得られるか否かの判定基準となる規格値を設定し、ＩＧＢＴがオンするときのゲート電圧Ｖｇとコレクタ電流Ｉｃとの関係を示すＶｇ−Ｉｃ特性を測定する。そして、Ｖｇ−Ｉｃ特性が示す関係が規格値の範囲内であれば良品、規格値を下回るなど規格値の範囲外のときには不良品と判定する。
ところが、電気特性検査段階では規格値の範囲内の特性が得られるのに、製品使用時などに規格値の範囲を外れるまで特性が劣化するような潜在的な不良品がある。このような不良品は、電気特性検査では特定できず、潜在的な不良品をどのように判定できるようにするかが課題となっている。
これに対して、特許文献１に、潜在的な不良品の検出感度を向上させる手法が提案されている。具体的には、測定条件を異ならせた第１の測定条件と第２の測定条件で試験を行うことで第１試験データと第２試験データを取得し、各データを統計処理して第１分布と第２分布を求める。そして、第１分布と第２分布との関連性を統計的に求め、各製品がその関連性傾向に合致するか否かを判定し、合致しない製品については特異相関品、つまり不良品として摘出する。このように、異なる測定条件で各分布を求め、その分布の傾向から外れている場合に、不良品と判定するようにしている。
特開２００９−１４７０１５号公報
しかしながら、特許文献１のような異なる測定条件で各分布を求めて、その分布の傾向から外れているかを判定する手法では、電気特性検査の際に特定できないような不良品を的確に検出することができないことが判った。
本発明者らが上記の潜在的な不良品について様々な検討を行ったところ、トレンチゲート構造のパワー半導体素子では、スイッチングを繰り返し行うことで、ゲート絶縁膜の寿命が低下し、信頼性を損なうことを見出した。例えばシリコンデバイスにおいてゲート絶縁膜をシリコン酸化膜によって構成した場合、製造プロセスに起因して発生するトレンチゲート構造の周辺の応力が高くなると、ＳｉＯ2とＳｉとの界面でのＳｉ−Ｏ−Ｓｉ結合が歪む。Ｓｉ−Ｏ−Ｓｉ結合は、各元素が決まった角度で結合しているが、その角度が歪んだ状態となる。このＳｉ−Ｏ−Ｓｉ結合の歪によって界面準位が多くなり、電気特性に影響を与える要因となる。また、この界面準位にホールが捕獲されることでゲート絶縁膜寿命を低下させる。
また、製造プロセスに起因してトレンチゲート構造の周辺に発生する応力は、トレンチゲートのピッチが小さくなるほど、つまりトレンチ以外の部分の幅であるメサ幅が狭くなるほど大きくなる傾向にある。特に、メサ幅が１μｍ以下になると応力による影響が顕著となる。このため、潜在的な不良品となり易い。
ところが、このような潜在的な不良品については、上記したように、電気特性検査の際に特定することができない。この理由について説明する。
潜在的な不良品にならない良品（以下、通常の良品という）と潜在的な不良品となるものと、電気特性検査で最初から不良品と判定される初期不良品のそれぞれのＶｇ−Ｉｃ特性は、図３のように表される。この図に示されるように、Ｖｇ−Ｉｃ特性について、コレクタ電流Ｉｃが低い領域では、ゲート電圧Ｖｇの値が通常の良品と比較して初期不良品の方が大幅に小さくなる。このため、通常の良品で見込まれるゲート電圧Ｖｇよりも低い値に規格値を設定し、それよりもゲート電圧Ｖｇが高ければ通常の良品、低ければ初期不良品と判定するようにしている。
ここで、初期不良品については、Ｖｇ−Ｉｃ特性において規格値を下回るため、電気特性検査によって不良品と判定可能である。また、特許文献１のように分布に基づく関連性を調べた場合、通常の良品の分布に基づく関連性の傾向から初期不良品が外れ、初期不良品を不良品と判定することが可能と考えられる。
これに対して、図３からも分かるように、通常の良品と潜在的な不良品は、Ｖｇ−Ｉｃ特性の相違があまりない。このため、規格値に基づいて不良品の判定することは困難である。また、単に異なる測定条件で分布を調べたとしても、得られる関連性は通常の良品と潜在的な不良品とで似た関連性になり、その関連性の傾向から外れないため、特許文献１で記載されているような特異相関品として、潜在的な不良品を検出することができない。
本発明は上記点に鑑みて、より的確に潜在的な不良品を検出でき、良品の半導体装置が得られるようにする半導体装置の製造法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、ゲート電極（９）に対してゲート電圧（Ｖｇ）を印加することで、第１電極（１１）と第２電極（１２）との間に主電流（Ｉｃ）を流す半導体装置の製造方法であって、第１温度下において、主電流とゲート電圧との関係を示す第１の電圧電流特性を測定することと、第１の電圧電流特性に基づいて、ゲート電圧が半導体装置のオンするときの閾値以下の際にコレクタ電流が流れる電流領域である微小電流領域において、主電流が所定値となるときのゲート電圧を第１電圧（Ｖｔｈ１）として算出することと、第１温度と異なる第２温度下において、主電流とゲート電圧との関係を示す第２の電圧電流特性を測定することと、第２の電圧電流特性に基づいて、微小電流領域において、主電流が所定値となるときのゲート電圧を第２電圧（Ｖｔｈ２）として算出することと、第２電圧と第１電圧との差が判定閾値よりも大きければ良品と判定し、該判定閾値以下であれば不良品と判定することと、を含んでいる。
このように、第１温度での第１電圧と第２温度での第２電圧との差を求め、これに基づいて良不良を行っている。このようにして、電気特性検査による良不良の検査工程を行うことができ、より的確に潜在的な不良品を検出でき、良品の半導体装置が得られるようにすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
第１実施形態にかかる製造方法により製造される半導体装置の断面構成を示す図である。 半導体装置の製造工程の１工程である検査工程のフローチャートである。 ２５℃のときのＶｇ−Ｉｃ特性の測定結果を示した図である。 −４０℃のときのＶｇ−Ｉｃ特性の測定結果を示した図である。 通常の良品における２５℃と−４０℃それぞれのときのＶｇ−Ｉｃ特性の変化を示した図である。 通常の良品、初期不良品および潜在的な不良品における２５℃の時のＶｇ−Ｉｃ特性の変化を示した図である。 通常の良品、初期不良品および潜在的な不良品における−４０℃の時のＶｇ−Ｉｃ特性の変化を示した図である。 ２５℃の第１閾値電圧Ｖｔｈ１と−４０℃の第２閾値電圧Ｖｔｈ２の関係を表した図である。 複数のチップについて第１温度下でＶｇ−Ｉｃ特性を測定し、第１閾値電圧Ｖｔｈ１を求めたときのＶｔｈ１の値と度数（個）の関係を示した図である。 複数のチップについて第２温度下でＶｇ−Ｉｃ特性を測定し、第２閾値電圧Ｖｔｈ２を求めたときのＶｔｈ２の値と度数（個）の関係を示した図である。 複数のチップについてのＶｔｈ２−Ｖｈｔ１と度数（個）の関係を示した図である。 第２実施形態にかかる製造方法により製造される半導体装置の断面構成を示す図である。 メサ幅と応力の関係を示した図である。 他の実施形態で説明する半導体装置の断面構成を示す図である。 他の実施形態で説明する半導体装置の断面構成を示す図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは、本実施形態にかかる製造方法によって製造される半導体装置として、トレンチゲート構造を有するＩＧＢＴを備えた半導体装置を例に挙げて説明する。
図１に示されるように、本実施形態にかかる半導体装置は、パワー半導体素子としてＩＧＢＴを備えている。ＩＧＢＴは、図示しないチップの中央部のセル領域に形成されており、セル領域の外周に図示しない外周耐圧部が配置されることなどによって、本実施形態にかかる半導体装置が構成されている。
ＩＧＢＴは、表面となる一面とその反対側の裏面となる他面を有すると共にｎ-型ドリフト層１を構成する半導体基板を用いて形成されている。本実施形態では、例えば半導体基板としてシリコン基板を用いている。ｎ-型ドリフト層１の裏面側におけるｎ-型ドリフト層１の表層部には、ｎ型層によって構成されるフィールドストップ（以下、ＦＳという）層２が形成されている。ＦＳ層２は、必要に応じて形成されるもので、ｎ-型ドリフト層１の裏面から比較的浅い所定深さの位置まで形成され、リンなどのｎ型不純物がイオン注入されることで構成されている。ＦＳ層２の不純物濃度や拡散深さについては、要求されるＩＧＢＴやダイオードの特性に応じて設定されている。
また、ｎ-型ドリフト層１の裏面側において、ＦＳ層２の表層部には、ｐ+型不純物層にて構成されたコレクタ領域３が形成されている。コレクタ領域３は、ボロン等のｐ型不純物が注入されて形成されている。コレクタ領域３の不純物濃度や拡散深さについては、要求されるＩＧＢＴの特性に応じて設定されている。
なお、ここでは半導体基板としてｎ-型ドリフト層１を構成するものを用いており、ＦＳ層２やコレクタ領域３についてはイオン注入によって形成している。しかしながら、これは一例を示したに過ぎず、例えばコレクタ領域３を構成するｐ+型基板を半導体基板として用い、その表面側にＦＳ層２やｎ-型ドリフト層１をエピタキシャル成長等によって形成するようにしても良い。
さらに、ｎ-型ドリフト層１の表面側の表層部にｐ型領域５が形成されている。このｐ型領域５を貫通してｎ-型ドリフト層１まで達するように複数個のトレンチ６が形成されており、このトレンチ６によってｐ型領域５が複数個に分離されている。具体的には、トレンチ６は複数個所定のピッチで形成されており、図１の紙面垂直方向において各トレンチ６が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。
トレンチ６によって複数に分割されたｐ型領域５は、チャネル領域が形成されるチャネル層として機能し、このｐ型領域５の表層部に、ｎ+型不純物層にて構成されたエミッタ領域７が形成されている。
また、ｐ型領域５の表層部、具体的にはチャネルｐ型領域５ａ内の両側に配置されたエミッタ領域７の間に、ｐ型領域５のコンタクト部としても機能する高濃度なボディｐ型領域５ａが形成されている。このため、ｐ型領域５内のｐ型不純物の表面濃度が高濃度とされている。
エミッタ領域７は、ｎ-型ドリフト層１よりも高不純物濃度で構成され、ｐ型領域５内において終端しており、かつ、トレンチ６の側面に接するように配置されている。より詳しくは、トレンチ６の長手方向に沿って棒状に延設され、トレンチ６の先端よりも内側で終端した構造とされている。
トレンチ６は、ｐ型領域５よりも深くされており、上述したように図１に示す断面において所定のピッチで配置されている。また、各トレンチ６内は、各トレンチ６の内壁表面を覆うように形成されたゲート絶縁膜８と、このゲート絶縁膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極９とにより埋め込まれている。ゲート絶縁膜８は、例えばシリコン酸化膜によって構成されている。ゲート絶縁膜８をシリコン酸化膜で構成し、半導体基板をシリコン基板によって構成する場合、トレンチ６の側面におけるＳｉとゲート絶縁膜８との界面にＳｉ−Ｏ−Ｓｉ結合が構成される。ゲート電極９は、図１とは別断面において互いに電気的に接続され、同電位のゲート電圧が印加されるようになっている。
さらに、エミッタ領域７およびｐ型領域５は、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて、エミッタ電極を構成する第１電極１１と電気的に接続されている。また、図示しないが、第１電極１１や配線などを保護するようにパッシベーション膜が形成されている。そして、コレクタ領域３の裏面側にコレクタ電極を構成する第２電極１２が形成されることにより、ＩＧＢＴが構成されている。
以上のようにして、本実施形態にかかるトレンチゲート構造を有するＩＧＢＴを備えた半導体装置が構成されている。この半導体装置は、ゲート電極９に対して所望のゲート電圧を印加することによって、第１電極１１と第２電極１２との間に主電流、本実施形態の場合はコレクタ電流Ｉｃを流すというスイッチング動作を行う。
次に、上記のように構成された半導体装置の製造方法について説明する。ただし、半導体装置の製造方法のうち、デバイス製造プロセスについては従来と同様であり、電気特性検査による良不良の検査工程が従来と異なっている部分であるため、この部分についてのみ説明する。
上記のように構成される半導体装置では、半導体装置の製造工程の１工程として電気特性検査による良不良の検査工程を行っている。すなわち、電気特性検査による検査工程を行うことで、半導体装置が所望の電気特性を得られているかを判定し、得られていない場合には不良品と判定して製品として出荷されないように排除し、得られている良品を製品として出荷されるようにする。
ここで、従来のように、電気特性検査において規格値を設け、電圧電流特性に相当するＶｇ−Ｉｃ特性を測定して、ある電流量を流すのに必要なゲート電圧が規格値以上であれば良品、それを下回ると不良品とする判定を行うことで、製造段階で判別可能な初期不良品については排除できる。しかしながら、通常の良品と潜在的な不良品とを判別することはできない。
このため、本実施形態では、図２に示すステップＳ１００〜ステップＳ１３０の各処理を行うことで、初期不良品に加えて、潜在的な不良品についても排除できるようにする。
具体的には、まず、ステップＳ１００において、第１温度として例えば室温でのＶｇ−Ｉｃ特性を測定すると共に第１電圧に相当する第１閾値電圧Ｖｔｈ１を算出する。すなわち、第１温度下において、ゲート電極９に対してゲート電圧Ｖｇを印加し、ＩＧＢＴがオンするときのゲート電圧Ｖｇとコレクタ電流Ｉｃとの関係を測定する。このＶｇ−Ｉｃ特性の測定については、例えば１枚のウェハから得られる複数のチップそれぞれに対して行う。そして、微小電流領域、例えばコレクタ電流Ｉｃが１μＡ以下となる領域において、コレクタ電流Ｉｃが所定値、例えば１μＡとなるときのゲート電圧Ｖｇを第１閾値電圧Ｖｔｈ１とする。なお、ここでは第１温度を室温とし、室温を２５℃として測定を行っているが、第１温度を必ずしも室温とする必要はないし、室温も２５℃に限るものではない。なお、ここでは微小電流領域の一例として、コレクタ電流Ｉｃが１μＡ以下となる領域を例に挙げて説明したが、具体的には微小電流領域とはＩＧＢＴの閾値以下の電流領域のことを意味している。
次に、ステップＳ１１０において、第２温度として第１温度よりも低温、例えば氷点下の温度、ここでは−４０℃でのＶｇ−Ｉｃ特性を測定すると共に第２電圧に相当する第２閾値電圧Ｖｔｈ２を算出する。すなわち、第２温度下において、ゲート電極９に対してゲート電圧Ｖｇを印加し、ＩＧＢＴがオンするときのゲート電圧Ｖｇとコレクタ電流Ｉｃとの関係を測定する。このＶｇ−Ｉｃ特性の測定についても、例えば１枚のウェハから得られる複数のチップそれぞれに対して行う。そして、微小電流領域において、コレクタ電流Ｉｃが所定値、例えば１μＡとなるときのゲート電圧Ｖｇを第２閾値電圧Ｖｔｈ２とする。なお、第１温度と異なる温度となる第２温度として、ここでは第１温度よりも低温を選択したが、少なくとも異なった温度であればよい。
この後、ステップＳ１２０において、ステップＳ１１０で算出した第２閾値電圧Ｖｔｈ２とステップＳ１００で算出した第１閾値電圧Ｖｔｈ１との差Ｖｔｈ２−Ｖｔｈ１を算出する。このとき、通常の良品と潜在的な不良品および初期不良品とで、Ｖｔｈ２−Ｖｔｈ１の値にバラツキが生じる。このバラツキについて、図３〜図６を参照して説明する。
図３と図４は、それぞれ、通常の良品と潜在的な不良品および初期不良品を含めた複数のチップについて、第１温度の一例とされる室温と第２温度の一例とされる−４０℃の温度下でＶｇ−Ｉｃ特性を調べた結果を示している。
まず、室温においては、図３に示すように、通常の良品の場合、Ｖｇ−Ｉｃ特性は、コレクタ電流Ｉｃの変化とゲート電圧Ｖｇの変化とが一定の関係となり、図中に理想線と記したような直線を描く。これに対して、初期不良品は、コレクタ電流Ｉｃおよびゲート電圧Ｖｇが高い領域ではＶｇ−Ｉｃ特性が理想線のように直線状となるが、これらが低い領域では理想線から外れる。つまり、初期不良品の場合、通常の良品の場合と比較して、コレクタ電流Ｉｃが小さい値のときのゲート電圧Ｖｇが小さくなる。同様に、潜在的な不良品の場合も、コレクタ電流Ｉｃおよびゲート電圧Ｖｇが高い領域ではＶｇ−Ｉｃ特性が理想線のように直線状となるが、これらが低い領域では、通常の良品の場合と比較して、コレクタ電流Ｉｃが小さい値のときのゲート電圧Ｖｇが小さくなる。
ただし、潜在的な不良品の場合、初期不良品と比較して、コレクタ電流Ｉｃが小さい値のときのゲート電圧Ｖｇの小さくなり方が少ない。つまり、潜在的な不良品の場合の方が、初期不良品よりも、同じコレクタ電流Ｉｃのときのゲート電圧Ｖｇの値が大きくなり、通常の良品のときのゲート電圧Ｖｇに近い値となる。このため、図４中に記したように、従来設定していた通常の良品の特性と初期不良品の特性とを判別するための規格値を設定したとしても、潜在的な不良品を判別することができない。
一方、−４０℃においても、図４に示すように、通常の良品と潜在的な不良品および初期不良品それぞれについて、図３に示す室温の場合と同様のＶｇ−Ｉｃ特性となる。ただし、図中破線で示した室温の場合における通常の良品のＶｇ−Ｉｃ特性と比較して、−４０℃でのＶｇ−Ｉｃ特性の理想線は、コレクタ電流Ｉｃがどの値のときでも、ゲート電圧Ｖｇが１Ｖ程度低い値をとる。また、潜在的な不良品や初期不良品の場合、コレクタ電流Ｉｃおよびゲート電圧Ｖｇが高い領域ではＶｇ−Ｉｃ特性が理想線と重なり、これらが低い領域では理想線から外れるが、コレクタ電流Ｉｃが低い時のゲート電圧Ｖｇの低下の仕方が室温の場合よりも小さい。つまり、−４０℃においては、潜在的な不良品や初期不良品の場合のコレクタ電流Ｉｃが低い時のゲート電圧Ｖｇが室温のときからあまり変化しない。
この現象について、Ｖｇ−Ｉｃ特性の縦軸と横軸を入れ替えた図５Ａ〜図５Ｃを用いてより詳しく説明する。図５Ａに示すように、第１温度とされる２５℃のときと第２温度とされる−４０℃のときの両方共にＶｇ−Ｉｃ特性が直線状になっているが、コレクタ電流Ｉｃの値にかかわらず、全体的に両者のゲート電圧Ｖｇの差がほぼ１Ｖになる。一方、図５Ｂおよび図５Ｃに示すように、潜在的な不良品や初期不良品は、通常の良品のようにＶｇ−Ｉｃ特性が直線状にはならず、コレクタ電流Ｉｃが小さくなる領域では直線に対してゲート電圧Ｖｇが小さい方にずれる。このように、Ｖｇ−Ｉｃ特性において、コレクタ電流Ｉｃが小さいときに直線状にならずコブ状に変化するような特性を示す。この特性は、Ｓｉ−Ｏ−Ｓｉ結合の歪によって多くなった界面準位を経由するリーク電流に基づくものであり、通常の電導機構とメカニズムが異なっていることから、温度係数が異なったものとなる。この場合は、通常の良品の場合と比較して、小さな温度係数を示している。
さらに、図５Ｂに示す第１温度とされる２５℃のときと比較して、図５Ｃに示す第２温度とされる−４０℃のときの方が、コレクタ電流Ｉｃの低下に対するゲート電圧Ｖｇの低下割合が大きくなる。このため、図５Ｃ中に示したように、破線で示した２５℃のときと実線で示した−４０℃のときとの差は、矢印Ａ１で示した通常の良品の場合のときの差と比較して、矢印Ａ２で示した潜在的な不良品や初期不良品の場合の方が小さくなる。
これらに基づき、室温のときと−４０℃のときのＶｔｈ１とＶｔｈ２の関係を表すと図６のようになる。すなわち、通常の良品においてはＶｔｈ１とＶｔｈ２が１：１となる直線、つまり温特フラット直線から外れ、Ｖｔｈ２がＶｔｈ１よりも１Ｖ程度大きくなる。これに対して、初期不良品の場合は、ほぼ温特フラット直線上に乗り、潜在的な不良品の場合は、温特フラット直線から若干外れるものの通常の良品と比べると外れ方が少なく、ほぼ温特フラット直線上に乗るという関係になる。
これらのことから、Ｖｔｈ２−Ｖｔｈ１を算出したときに、通常の良品であればＶｔｈ２−Ｖｔｈ１≒１Ｖとなり、潜在的な不良や初期不良品についてはＶｔｈ２−Ｖｔｈ１＜１Ｖとなる。このように、通常の良品と潜在的な不良品および初期不良品とで、Ｖｔｈ２−Ｖｔｈ１の値にバラツキが生じる。
したがって、ステップＳ１３０において、Ｖｔｈ２−Ｖｔｈ１の値に基づいて、Ｖｔｈ２−Ｖｔｈ１≒１Ｖであれば通常の良品と判別し、Ｖｔｈ２−Ｖｔｈ１＜１Ｖであれば潜在的な不良品および初期不良品と判別する。より詳しくは、１未満の値、例えば０．９を判定閾値として設定し、算出したＶｔｈ２−Ｖｔｈ１が判定閾値よりも大きければ通常の良品、判定閾値以下であれば潜在的な不良品もしくは初期不良品と判別する。
このように、本発明者らは、潜在的な不良品の電流値が微小電流領域においては温特が小さいことを見出し、第１温度での第１閾値電圧Ｖｔｈ１と第２温度での第２閾値電圧Ｖｔｈ２との差を求め、これに基づいて良不良判定を行えるようにしている。このようにして、電気特性検査による良不良判定を行うことができ、通常の良品のみを製品として出荷可能にできると共に、初期不良品のみでなく潜在的な不良品も抽出して、製品として出荷されないようにすることができる。
例えば、図７Ａに示すように、第１温度を室温とした場合において、コレクタ電流Ｉｃ＝５００ｎＡとして各チップのＩＧＢＴの第１閾値電圧Ｖｔｈ１を調べると、例えば４．２Ｖのところに多くの素子が集中していた。そして、初期不良品については、第１閾値電圧Ｖｔｈ１が１．８Ｖや２．２Ｖになっていた。この場合、例えば、規格値を３．２Ｖに設定すると、初期不良品については抽出することができる。しかしながら、潜在的な不良品については、第１閾値電圧Ｖｔｈ１が通常の良品と同様に４．２Ｖになり、規格値を設定したとしても、検出することができない。
また、図７Ｂに示すように、第２温度を−４０℃とした場合において、コレクタ電流Ｉｃ＝５００ｎＡとして各チップのＩＧＢＴの第２閾値電圧Ｖｔｈ２を調べると、例えば５．０〜５．２Ｖのところに多くの素子が集中していた。そして、初期不良品については、第２閾値電圧Ｖｔｈ２が１．８Ｖや２．２Ｖになっていた。さらに、潜在的な不良品については、通常の良品よりも少し低い４．４Ｖ〜４．８Ｖになっていたものの、通常の良品との差は小さかった。この場合において、規格値を設定するときに、通常の良品が排除されない値に設定する必要があるため、ある程度のマージンを見込んで、例えば３．８Ｖ程度に設定することになる。しかしながら、この場合でも、初期不良品については抽出することができるものの、潜在的な不良品については、第２閾値電圧Ｖｔｈ２が３．８Ｖよりも大きな値となり、検出することができない。
したがって、第１温度において第１閾値電圧Ｖｔｈ１を調べて規格値と比較したり、第２温度において第２閾値電圧Ｖｔｈ２を調べて規格値と比較しただけでは、初期不良品を検出できても、潜在的な不良品については検出できない。
これに対して、図７Ｃに示すように、第２閾値電圧Ｖｔｈ２と第１閾値電圧Ｖｔｈ１との差Ｖｔｈ２−Ｖｔｈ１を調べると、例えば１．０５〜１．２５Ｖのところに多くの素子が集中していた。また、０．１５Ｖ、０．４５Ｖ、０．７５Ｖ、０．８Ｖのものもあった。これらのうち、１．０５〜１．２５Ｖのものは通常の良品、０．１５Ｖのものは初期不良品、０．４５Ｖや０．７５Ｖおよび０．８Ｖのものは潜在的な不良品であった。この場合、Ｖｔｈ２−Ｖｈｔ１の判定閾値を例えば０．９Ｖに設定することで、初期不良品だけでなく潜在的な不良品についても検出することが可能となる。このときの判定閾値については、マージンを見込んだ値にすることになるが、通常の良品の値と潜在的な不良品の値との差が大きいため、マージンを見込んでも、的確に潜在的な不良品を検出することができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８に示すように、トレンチゲート構造を構成するためのトレンチ６が、底部で幅広となっていて開口入口側では底部よりも幅狭となっている。このように、トレンチ６の底部が幅広とされたトレンチゲート構造とする場合においても、第１実施形態と同様の検査工程を製造工程中に含めることで、潜在的な不良品も的確に検出することができる。
特に、図８に示すトレンチゲート構造の場合、トレンチ６の底部が幅広とされる分、トレンチ６の底部においてトレンチゲート構造の間の間隔、つまりメサ幅が狭くなり、メサ幅が１μｍ以下、例えば０．５μｍ程度になる。製造プロセスに起因してトレンチゲート構造の周辺に発生する応力は、メサ幅が狭くなるほど大きくなる傾向があり、本実施形態のようにメサ幅が狭いと応力が大きくなる。具体的には、メサ幅と応力の関係は図９に示す関係として得られており、メサ幅が１．５μｍ以下になると２００ＭＰａ以上の大きな応力が発生することから、潜在的な不良品が使用時に実際に不良品となる可能性が高く、上記した検査工程を行うのが好適である。特に、本実施形態のようにメサ幅が１μｍ以下、具体的には０．５μｍになると、応力も４００ＭＰａ以上となるため、より上記した検査工程を行うのが好ましい。
このように、トレンチゲート構造を構成するトレンチ６が底部において幅広とされ、メサ幅が狭くなる構造の半導体装置において、上記した検査工程を行うことで、使用時に実際に不良品となる可能性が高い潜在的な不良品を取り除くことが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、トレンチゲート構造の一例として、第１実施形態では、トレンチ６の側面が半導体基板の表面に対して垂直な方向となっていて、かつ、ゲート電極９の側面がトレンチ６の側面に沿った平面上のものを例に挙げた。また、第２実施形態では、トレンチ６が底部で幅広となっていて開口入口側では底部よりも幅狭となっている構造について説明した。
しかしながら、トレンチゲート構造については、これらの構造に限るものではない。例えば、図１０に示すように、ゲート電極９がチャネル形成用の第１ゲート電極９ａと、第１ゲート電極９ａよりもトレンチ６の底面側に配置され、ソース電位とされる第２ゲート電極９ｂとを有する二層ゲート構造であっても良い。また、図１１に示すように、ゲート電極９が一層構造であったとしても、トレンチ６の底部側においてトレンチ６の開口入口側よりもゲート電極９の幅が狭くされ、その分、ゲート絶縁膜８が厚く形成される構造もある。このような構造であっても良い。特に、ゲート絶縁膜８の厚みがトレンチ６の底部において厚くされる構造では、発生する応力が大きくなりやすい。このため、第２実施形態で示した構造や図９で示した構造について、上記した検査工程を行うことで、より使用時に実際に不良品になる可能性が高い潜在的な不良品を取り除くことができて好ましい。
（２）また、上記各実施形態では、パワー半導体素子としてｎチャネルタイプの反転型のトレンチゲート構造のＩＧＢＴを例に挙げて説明した。しかしながら、上記各実施形態はトレンチゲート構造のパワー半導体素子の一例を示したに過ぎず、他の構造もしくは導電型のものであっても良い。
例えば、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴとしても良い。また、上記説明では、パワー半導体素子としてＩＧＢＴを例に挙げて説明したが、同様の構造のＭＯＳＦＥＴに対しても本発明を適用することができる。ＭＯＳＦＥＴは、上記各実施形態に対してコレクタ領域３を構成するｐ+型不純物層をｐ型からｎ型に変更してｎ+型不純物層にするだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。なお、ＭＯＳＦＥＴの場合、微小電流領域は、ＭＯＳＦＥＴの閾値以下の電流領域のことを意味する。
（３）さらに、上記実施形態では、第１温度と第２温度の一例として、第１温度を例えば２５℃の室温、第２温度を例えば−４０℃の氷点下の温度とする場合について例に挙げ、第１温度よりも第２温度の方が低い場合について説明した。しかしながら、これは一例を示したに過ぎず、第１温度を低くし、第２温度を第１温度よりも高くするようにしても良い。
なお、第１温度と第２温度については任意に設定できる。ただし、第１温度および第２温度については、Ｖｇ−Ｉｃ特性におけるコレクタ電流Ｉｃが小さい領域で、ゲート電圧Ｖｇが直線に対して小さい方にずれるずれ量がある程度発生するようにしつつ、各温度でのずれ量の差が大きくなるように設定されると好ましい。例えば、第２の温度を氷点下の温度、より好ましくは−３０℃以下の温度にすることで、Ｖｇ−Ｉｃ特性におけるコレクタ電流Ｉｃが小さい領域で、ゲート電圧Ｖｇが直線に対して小さい方にずれるずれ量が大きくなる。このような温度設定とすれば、第１温度と第２温度でのずれ量の差を大きくしやすくなり、より好ましい。
１ ｎ-型ドリフト層
２ ＦＳ層
３ コレクタ領域
５ ｐ型領域
６ トレンチ
７ エミッタ領域
８ ゲート絶縁膜
９ ゲート電極
１１ 第１電極
１２ 第２電極

Claims (7)

  1. 第１導電型のドリフト層（１）と、
    前記ドリフト層の一面側に形成された第２導電型のチャネル層（５）と、
    前記チャネル層の上に形成された第１導電型層（７）と、
    前記第１導電型層および前記チャネル層を貫通して前記ドリフト層に至るトレンチ（６）内に、ゲート絶縁膜（８）を介してゲート電極（９）が配置されたトレンチゲート構造と、
    前記第１導電型層に電気的に接続される第１電極（１１）と、
    前記ドリフト層の前記一面と反対側となる他面側に設けられた第２電極（１２）とを有し、前記ゲート電極に対してゲート電圧（Ｖｇ）を印加することで、前記第１電極と前記第２電極との間に主電流（Ｉｃ）を流す半導体装置の製造方法であって、
    第１温度下において、前記主電流と前記ゲート電圧との関係を示す第１の電圧電流特性を測定することと、
    前記第１の電圧電流特性に基づいて、前記ゲート電圧が前記半導体装置のオンするときの閾値以下の際にコレクタ電流が流れる電流領域である微小電流領域において、前記主電流が所定値となるときの前記ゲート電圧を第１電圧（Ｖｔｈ１）として算出することと、
    前記第１温度と異なる第２温度下において、前記主電流と前記ゲート電圧との関係を示す第２の電圧電流特性を測定することと、
    前記第２の電圧電流特性に基づいて、前記微小電流領域において、前記主電流が所定値となるときの前記ゲート電圧を第２電圧（Ｖｔｈ２）として算出することと、
    前記第２電圧と前記第１電圧との差が判定閾値よりも大きければ良品と判定し、該判定閾値以下であれば不良品と判定することと、を含む半導体装置の製造方法。
  2. 前記トレンチゲート構造として、前記トレンチの底部が該トレンチの開口入口よりも幅広とされている前記半導体装置に対して適用される請求項１に記載の半導体装置の製造方法。
  3. 前記トレンチゲート構造として、前記トレンチの間の間隔が１．５μｍ以下とされている前記半導体装置に対して適用される請求項１または２に記載の半導体装置の製造方法。
  4. 前記トレンチゲート構造として、前記トレンチの間の間隔が１．０μｍ以下とされている前記半導体装置に対して適用される請求項１または２に記載の半導体装置の製造方法。
  5. 前記第１の電圧電流特性を測定することでは、前記第１温度となる室温下において前記第１の電圧電流特性を測定する請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記第２の電圧電流特性を測定することでは、前記第２温度となる氷点下の温度下において前記第２の電圧電流特性を測定する請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記第２の電圧電流特性を測定することでは、前記氷点下の温度として−３０℃以下の温度下において前記第２の電圧電流特性を測定する請求項６に記載の半導体装置の製造方法。
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JP4967476B2 (ja) * 2005-07-04 2012-07-04 株式会社デンソー 半導体装置の検査方法
JP5045325B2 (ja) * 2007-09-14 2012-10-10 トヨタ自動車株式会社 トランジスタの検査方法と検査装置
JP2009147015A (ja) 2007-12-12 2009-07-02 Hitachi Ulsi Systems Co Ltd 半導体装置の検査方法、検査システム及び製造方法
JP5825201B2 (ja) * 2012-03-05 2015-12-02 株式会社デンソー 半導体装置およびその製造方法
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