CN114843343A - 基于集成pin的碳化硅mos结构智能测热芯片及其版图结构 - Google Patents
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Abstract
本发明公开了一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构，源级、阴极、栅极、第一P+注入区、第一N+注入区、第一P阱区、第二P+注入区、第二N+注入区、N‑外延区、N+衬底区、漏极、栅氧化层、第二P阱区、钝化层、源极接触、N+源区和漏极接触。本发明能够在碳化硅MOSFET结构中集成PIN二极管，通过PIN二极管对芯片温度进行实时监控，能够提高器件的可靠性。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构。
背景技术
近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求。碳化硅(SiC)MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT((Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的巨大潜力。
现有技术中的碳化硅MOSFET器件，仍无法克服温度变化带来的不利影响。比如，器件封装体组成材料的热膨胀系数不匹配，从而在生产、制造、测试等过程中会产生热应力从而引发失效；不同工作状态和工作环境的剧烈温度波动将会导致封装材料疲劳断裂；温度改变还会引起晶体管和集成电路的电流增益变化，进而带来电容、电阻等改变影响电信号传输特性等。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于集成PIN的碳化硅MOS结构智能测热芯片及其版图结构。本发明要解决的技术问题通过以下技术方案实现：
一种基于集成PIN的碳化硅MOS结构智能测热芯片，所述芯片包括：源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N-外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)；其中，所述漏极接触(17)位于所述漏极(11)的上方；所述N+衬底区(10)位于所述漏极接触(17)的上方；所述N-外延区(9)位于所述N+衬底区(10)的上方；所述第一P阱区(6)嵌于所述N-外延区(9)的上方一侧；所述第二P阱区(13)嵌于所述N-外延区(9)的上方另一侧；所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧；所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧；所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧；所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧；所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间；所述栅氧化层(12)位于所述N-外延区(9)的上方；所述钝化层(14)位于所述栅氧化层(12)的上方一侧；所述栅极(3)位于所述栅氧化层(12)的上方另一侧；所述阴极(2)位于所述第一P+注入区(4)上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述源级(1)包括第一源级、第二源级和第三源级；所述源级(1)的结构包括竖直部分和水平部分，其中，水平部分的宽度大于竖直部分的宽度；所述第一源级位于所述第一N+注入区(5)的上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的上方的一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级位于所述第二N+注入区(8)的上方的另一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；所述第二源级和所述第三源级的竖直部分相接触；所述源极接触(15)位于所述第二N+注入区(8)的上方，且位于所述第二源级和所述第三源级的竖直部分的下方；所述栅极(3)位于所述第一源级和所述第二源级之间，并嵌于所述钝化层(14)的下方，其下表面与所述栅氧化层(12)相接触；其中，所述第一P+注入区(4)、第一N+注入区(5)和第一P阱区(6)构成PIN二极管的元胞；所述第二P+注入区(7)、第二N+注入区(8)、N+源区(16)、第二P阱区(13)、N-外延区(9)、N+衬底区(10)、漏极(11)和漏极接触(17)构成MOSFET元胞区。
在本发明的一个实施例中，所述阴极(2)与第一P+注入区(5)的界面为欧姆接触。
在本发明的一个实施例中，所述源极(1)与第一P+注入区(4)、第二N+注入区(7)和第二P+注入区(8)的界面为欧姆接触。
本发明的有益效果：
本发明能够在碳化硅MOSFET结构中集成PIN二极管，通过PIN二极管对芯片温度进行实时监控，能够提高器件的可靠性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片结构示意图；
图2是本发明实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片的版图结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片结构示意图，所述芯片包括：源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N-外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)。
所述漏极接触(17)位于所述漏极(11)的上方。
所述N+衬底区(10)位于所述漏极接触(17)的上方。
所述N-外延区(9)位于所述N+衬底区(10)的上方。
所述第一P阱区(6)嵌于所述N-外延区(9)的上方一侧。
所述第二P阱区(13)嵌于所述N-外延区(9)的上方另一侧。
所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧。
所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧。
所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧。
所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧。
所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间。
所述栅氧化层(12)位于所述N-外延区(9)的上方。
所述钝化层(14)位于所述栅氧化层(12)的上方一侧。
所述栅极(3)位于所述栅氧化层(12)的上方另一侧。
所述阴极(2)位于所述第一P+注入区(4)上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方。
所述源级(1)包括第一源级、第二源级和第三源级。
所述源级(1)的结构包括竖直部分和水平部分，其中，水平部分的宽度大于竖直部分的宽度。
所述第一源级位于所述第一N+注入区(5)的上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方。
所述第二源级位于所述第二N+注入区(8)的上方的一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方。
所述第二源级位于所述第二N+注入区(8)的上方的另一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方。
所述第二源级和所述第三源级的竖直部分相接触。
所述源极接触(15)位于所述第二N+注入区(8)的上方，且位于所述第二源级和所述第三源级的竖直部分的下方。
所述栅极(3)位于所述第一源级和所述第二源级之间，并嵌于所述钝化层(14)的下方，其下表面与所述栅氧化层(12)相接触。
所述第一P+注入区(4)、第一N+注入区(5)和第一P阱区(6)构成PIN二极管的元胞。
所述第二P+注入区(7)、第二N+注入区(8)、N+源区(16)、第二P阱区(13)、N-外延区(9)、N+衬底区(10)、漏极(11)和漏极接触(17)构成MOSFET元胞区。
可选的，所述阴极(2)与第一P+注入区(5)的界面为欧姆接触。
可选的，所述源极(1)与第一P+注入区(4)、第二N+注入区(7)和第二P+注入区(8)的界面为欧姆接触。
可选的，所述第一P阱区的深度为1.1μm，宽度为5μm；所述第一P阱区(6)为均匀掺杂，掺杂浓度为5×1016cm-3；所述第二P阱区(13)的深度为1.1μm，宽度为6.2μm；所述第二P阱区(13)为均匀掺杂，掺杂浓度为5×1016cm-3。
可选的，所述第一N+注入区(5)的深度与所述第二N+注入区(7)的深度相同。
可选的，所述第一N+注入区(5)的深度为0.2μm，宽度1.7μm，其掺杂浓度为5×1019cm-3；所述第二N+注入区(7)的深度为0.2μm，宽度1.8μm，其掺杂浓度为5×1019cm-3。
可选的，所述第二P+注入区(7)的深度与所述第一P+注入区(4)的深度相同。
可选的，所述第一P+注入区(4)和所述第二P+注入区(7)的深度为0.2μm，掺杂浓度为5×1019cm-3；所述第一P+注入区(4)的宽度为1.5μm，所述第二P+注入区(7)的宽度为1.5μm。
可选的，所述PIN二极管元胞与所述MOSFET元胞区之间的间距为1.2μm。
即，所述第一P阱区(6)和所述第二P阱区(13)之间的间距为1.2μm。
现有技术中，由于在MOSFET中，电流是由源极流向漏极，作为电流的发出点，源极容易发生电流集中现象，导致源极端温度升高，降低了器件的可靠性，严重会使器件烧毁。通过本发明，将第一N+注入区与源极形成欧姆接触，并与第一P+注入区的间距为0.8μm，这时PIN二极管与源极集成在一个元胞内，PIN二极管直接于被测目标接触，能够有效排除外界的干扰，从而准确对器件内部的温度进行监控。
另外，本发明中PIN二极管均匀分布在源极周围，并且在X、Y、Z方向上PIN二极管的元胞与MOSFET的元胞间距为1.2μm，均匀分布，这样可以有效的保证器件不会局部提前发生击穿，提高器件的击穿电压。同时，PIN二极管的均匀分布，可以有效的监控源极的温度，防止器件由于温度过高发生损坏，提高了器件的可靠性。
综上，本发明在碳化硅MOSFET中引入了PIN二极管结构，利用二极管对温度的敏感性，通过计算流过PIN二极管的电流可以有效的监控和测试碳化硅MOSFET器件内部的温度，以利于系统进行及时的控制保护，防止温度过高导致器件性能降低乃至毁坏器件，从而提高器件的可靠性。
实施例二
请参见图2，图2是本发明实施例二提供的一种基于集成PIN的碳化硅MOS结构智能测热芯片的版图结构示意图，所述版图结构包括：
MOSFET元胞区(18)、栅电极区(19)、PIN二极管的元胞(20)、源电极区(21)和阴极区(22)。
可选的，所述PIN二极管元胞(20)均匀分布在所述源电极区(21)中部，并与所述阴极区(22)连接。
实施例三
本发明实施例三提供一种基于集成PIN的碳化硅MOS结构智能测热芯片制备方法，所述方法包括：
步骤a：在N+衬底区上采用外延生长的方式形成N-外延区。
步骤b：在N-外延层上进行初始氧化，光刻，场区硼离子注入，形成第一P阱区和第二P阱区，即，阱区形成。
步骤c：进行Si3N4淀积，并进行下一步的光刻，以光刻出有源区，场氧，光刻，再次场氧，此时栅氧化，然后开启电压调整，生长出栅氧化层。
步骤d：进行多晶硅淀积，刻MOSFET的栅极，用光刻胶做掩蔽，通过磷离子注入及推进，以形成第一N+注入区和第二N+注入区；通过硼离子注入，以形成第一P+注入区和第二P+注入区。
步骤e：进行磷硅玻璃淀积，光刻，刻孔、磷硅玻璃淀积回流。
步骤f：依次进行蒸铝、光刻，刻铝、光刻，背面金属化，刻钝化孔，以制备得到基于集成PIN的碳化硅MOS结构智能测热芯片。
综上，本发明在碳化硅MOSFET中引入了PIN二极管结构，利用二极管对温度的敏感性，通过计算流过PIN二极管的电流可以有效的监控和测试碳化硅MOSFET器件内部的温度，以利于系统进行及时的控制保护，防止温度过高导致器件性能降低乃至毁坏器件，从而提高器件的可靠性。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种基于集成PIN的碳化硅MOS结构智能测热芯片，其特征在于，所述芯片包括：
源级(1)、阴极(2)、栅极(3)、第一P+注入区(4)、第一N+注入区(5)、第一P阱区(6)、第二P+注入区(7)、第二N+注入区(8)、N-外延区(9)、N+衬底区(10)、漏极(11)、栅氧化层(12)、第二P阱区(13)、钝化层(14)、源极接触(15)、N+源区(16)和漏极接触(17)；其中，
所述漏极接触(17)位于所述漏极(11)的上方；
所述N+衬底区(10)位于所述漏极接触(17)的上方；
所述N-外延区(9)位于所述N+衬底区(10)的上方；
所述第一P阱区(6)嵌于所述N-外延区(9)的上方一侧；
所述第二P阱区(13)嵌于所述N-外延区(9)的上方另一侧；
所述第一P+注入区(4)嵌于所述第一P阱区(6)的上方一侧；
所述第一N+注入区(5)嵌于所述第一P阱区(6)的上方另一侧；
所述第二P+注入区(7)嵌于所述第二P阱区(13)的上方一侧；
所述N+源区(16)嵌于所述第二P阱区(13)的上方另一侧；
所述第二N+注入区(8)位于所述第二P+注入区(7)和所述N+源区(16)之间；
所述栅氧化层(12)位于所述N-外延区(9)的上方；
所述钝化层(14)位于所述栅氧化层(12)的上方一侧；
所述栅极(3)位于所述栅氧化层(12)的上方另一侧；
所述阴极(2)位于所述第一P+注入区(4)上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；
所述源级(1)包括第一源级、第二源级和第三源级；
所述源级(1)的结构包括竖直部分和水平部分，其中，水平部分的宽度大于竖直部分的宽度；
所述第一源级位于所述第一N+注入区(5)的上方，且竖直部分嵌于所述钝化层(14)和所述栅氧化层(12)中，水平部分位于所述钝化层(14)的上方；
所述第二源级位于所述第二N+注入区(8)的上方的一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；
所述第二源级位于所述第二N+注入区(8)的上方的另一侧，且竖直部分嵌于所述钝化层(14)的部分区域，水平部分位于所述钝化层(14)的上方；
所述第二源级和所述第三源级的竖直部分相接触；
所述源极接触(15)位于所述第二N+注入区(8)的上方，且位于所述第二源级和所述第三源级的竖直部分的下方；
所述栅极(3)位于所述第一源级和所述第二源级之间，并嵌于所述钝化层(14)的下方，其下表面与所述栅氧化层(12)相接触；
其中，
所述第一P+注入区(4)、第一N+注入区(5)和第一P阱区(6)构成PIN二极管的元胞；
所述第二P+注入区(7)、第二N+注入区(8)、N+源区(16)、第二P阱区(13)、N-外延区(9)、N+衬底区(10)、漏极(11)和漏极接触(17)构成MOSFET元胞区。
2.根据权利要求1所述的芯片，其特征在于，所述阴极(2)与第一P+注入区(5)的界面为欧姆接触。
3.根据权利要求1所述的芯片，其特征在于，所述源极(1)与第一P+注入区(4)、第二N+注入区(7)和第二P+注入区(8)的界面为欧姆接触。
4.根据权利要求1所述的芯片，其特征在于，所述第一P阱区的深度为1.1μm，宽度为5μm；
所述第一P阱区(6)为均匀掺杂，掺杂浓度为5×1016cm-3；
所述第二P阱区(13)的深度为1.1μm，宽度为6.2μm；
所述第二P阱区(13)为均匀掺杂，掺杂浓度为5×1016cm-3。
5.根据权利要求1所述的芯片，其特征在于，所述第一N+注入区(5)的深度为0.2μm，宽度1.7μm，其掺杂浓度为5×1019cm-3；
所述第二N+注入区(7)的深度为0.2μm，宽度1.8μm，其掺杂浓度为5×1019cm-3。
6.根据权利要求1所述的芯片，其特征在于，所述第一P+注入区(4)和所述第二P+注入区(7)的深度为0.2μm，掺杂浓度为5×1019cm-3；
所述第一P+注入区(4)的宽度为1.5μm，所述第二P+注入区(7)的宽度为1.5μm。
7.根据权利要求1所述的芯片，其特征在于，所述PIN二极管元胞与所述MOSFET元胞区之间的间距为1.2μm。
8.一种基于集成PIN的碳化硅MOS结构智能测热芯片的版图结构，其特征在于，所述版图结构包括：
MOSFET元胞区(18)、栅电极区(19)、PIN二极管的元胞(20)、源电极区(21)和阴极区(22)。
9.根据权利要求8所述的版图结构，其特征在于，所述PIN二极管元胞(20)均匀分布在所述源电极区(21)中部，并与所述阴极区(22)连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210423453.XA CN114843343A (zh) | 2022-04-21 | 2022-04-21 | 基于集成pin的碳化硅mos结构智能测热芯片及其版图结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210423453.XA CN114843343A (zh) | 2022-04-21 | 2022-04-21 | 基于集成pin的碳化硅mos结构智能测热芯片及其版图结构 |
Publications (1)
| Publication Number | Publication Date |
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| CN114843343A true CN114843343A (zh) | 2022-08-02 |
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ID=82566738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202210423453.XA Pending CN114843343A (zh) | 2022-04-21 | 2022-04-21 | 基于集成pin的碳化硅mos结构智能测热芯片及其版图结构 |
Country Status (1)
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| CN (1) | CN114843343A (zh) |
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2022
- 2022-04-21 CN CN202210423453.XA patent/CN114843343A/zh active Pending
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