JP2020013822A - 半導体装置 - Google Patents

Abstract

【課題】表面電極に欠損が生じたことを検出する技術が必要とされている。【解決手段】半導体装置は、絶縁ゲートに接するソース領域が表面に露出している半導体層と、前記半導体層の表面上に設けられている第１表面電極と、前記第１表面電極の表面上に設けられており、前記第１表面電極のヤング率よりも大きいヤング率を有する第２表面電極と、前記ソース領域と前記第１表面電極の間に設けられており、前記ソース領域にショットキー接触するショットキー電極と、を備えている。【選択図】図１

Description

本明細書が開示する技術は、半導体装置に関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置は、半導体層の表面上に第１表面電極と第２表面電極を有している。第１表面電極は、例えばアルミニウムを主成分とする金属材料で構成されており、半導体層の表面に露出する半導体領域にオーミック接触するための電極である。第２表面電極は、例えばニッケルを主成分とする金属材料で構成されており、はんだと接合するための電極である。

特許文献１は、このような半導体装置において、製造工程中の不具合により、第１表面電極に欠損が生じ、その欠損部に第２表面電極が入り込むことについて指摘する。

特開２０１８−６０８８５号公報

第２表面電極は、第１表面電極のヤング率よりも高いヤング率を有することが多い。このような高ヤング率の第２表面電極が欠損部に入り込むと、半導体装置の動作時に欠損部において高い熱応力が生じる。例えば、欠損部に層間絶縁膜の角部が存在していると、その角部に高い熱応力が生じ、層間絶縁膜の角部にクラックが生じることが懸念される。このような事態を避けるために、第１表面電極に欠損が生じたことを検出する技術が必要とされている。

本明細書が開示する半導体装置の一実施形態は、絶縁ゲートに隣接するソース領域が表面に露出している半導体層と、前記半導体層の表面上に設けられている第１表面電極と、前記第１表面電極の表面上に設けられており、前記第１表面電極のヤング率よりも大きいヤング率を有する第２表面電極と、前記ソース領域と前記第１表面電極の間に設けられており、前記ソース領域にショットキー接触するショットキー電極と、を備えることができる。ここで、半導体装置の一例には、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。半導体装置がＩＧＢＴの場合、ソース領域はエミッタ領域とも称される。絶縁ゲートの構造は、特に限定されるものではなく、典型的には、トレンチゲート又はプレーナーゲートが採用され得る。

上記半導体装置では、前記ソース領域と前記第１表面電極がショットキー接触している。このため、上記半導体装置の電圧−電流特性が、ショットキーダイオードの特性を示す。例えば、上記半導体装置では、電圧−電流特性から求められる理想係数が、ショットキーダイオードに特有の値を示す。一方、製造工程中の不具合により、前記第１表面電極に欠損が生じると、その欠損部に存在する前記ショットキー電極も欠損する。前記第２表面電極が欠損部に入り込むと、前記第２表面電極と前記ソース領域が接触する。このため、前記第１表面電極の欠損が生じると、その電圧−電流特性がショットキーダイオードの特性とは異なるものとなる。このように、上記半導体装置は、電圧−電流特性に基づいて、第１表面電極に欠損が生じたか否かを検出可能な構造を有している。

本実施形態の半導体装置の要部断面図を模式的に示す。 本実施形態の半導体装置であって、第１表面電極に欠損が生じたときの要部断面図を模式的に示す。

以下、図面を参照して、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と称される半導体装置１を説明する。図１に示されるように、半導体装置１は、ドレイン電極１０、半導体層２０、ソース電極３０、絶縁ゲート４０、層間絶縁膜５０及びショットキー電極６０を備えている。半導体層２０は、シリコン単結晶で構成されており、ｎ⁺型のドレイン領域２１、ｎ型のドリフト領域２２、ｐ型のボディ領域２３及びｎ⁺型のソース領域２４を有している。ドレイン電極１０は、半導体層２０の裏面を被膜するように形成されており、半導体層２０の裏層部に設けられているドレイン領域２１にオーミック接触している。

ドレイン領域２１は、半導体層２０の裏層部に設けられており、ｎ型不純物を高濃度に含んでいる。ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とボディ領域２３を隔てている。ドリフト領域２２に含まれるｎ型不純物の濃度は、ドレイン領域２１に含まれるｎ型不純物の濃度よりも薄い。ボディ領域２３は、ドリフト領域２２上に設けられており、ドリフト領域２２とソース領域２４を隔てている。ボディ領域２３は、半導体層２０の表層部に設けられており、絶縁ゲート４０の側面に接しており、半導体層２０の表面の一部に露出している。なお、ボディ領域２３のうちの半導体層２０の表面に露出する部分に、ｐ型不純物の濃度が濃いコンタクト領域が設けられていてもよい。ソース領域２４は、ドリフト領域２２上に設けられている。ソース領域２４は、半導体層２０の表層部に設けられており、絶縁ゲート４０の側面に接しており、半導体層２０の表面の一部に露出している。

ソース電極３０は、半導体層２０の表面を被覆しており、第１表面電極３２及び第２表面電極３４を有している。第１表面電極３２は、アルミニウムを主成分とする金属材料で構成されており、ボディ領域２３にオーミック接触するための電極である。第２表面電極３４は、ニッケルを主成分とする金属材料で構成されており、はんだと接合するための電極である。

第１表面電極３２は、層間絶縁膜５０の表面を覆うように、半導体層２０の表面上に設けられている。第１表面電極３２は、隣り合う層間絶縁膜５０の間の半導体層２０の表面に露出するボディ領域２３に接している。

第２表面電極３４は、第１表面電極３２の表面上に設けられている。上記したように、第２表面電極３４の金属材料はニッケルであり、そのヤング率は第１表面電極３２の金属材料であるアルミニウムよりも高い。第２表面電極３４の表面上には、図示省略の金、はんだが積層され、他の金属部材に接合される。

絶縁ゲート４０は、ドリフト領域２２とソース領域２４を隔てる部分のボディ領域２３に対向している。これにより、ボディ領域２３のうちのドリフト領域２２とソース領域２４を隔てる部分にチャネルが形成される。絶縁ゲート４０は、半導体層２０の表面からソース領域２４及びボディ領域２３を貫通してドリフト領域２２に達するトレンチ内に設けられており、トレンチゲート電極４２及びゲート絶縁膜４４を有している。トレンチゲート電極４２は、トレンチの内壁を被覆するゲート絶縁膜４４を介して半導体層２０に対向している。

層間絶縁膜５０は、トレンチゲート電極４２とソース電極３０の間に設けられており、両者を絶縁分離している。層間絶縁膜５０は、半導体層２０の表面に直交する方向から見たときに、絶縁ゲート４０の存在範囲に対応して設けられている。このように、層間絶縁膜５０は、半導体層２０の表面から突出するとともに半導体層２０の表面上において相互に離間して配置されている。このため、層間絶縁膜５０の頂面と側面の間の角部が、半導体層２０上に存在している。

ショットキー電極６０は、半導体層２０の表面上に設けられており、ソース領域２４と第１表面電極３２の間に設けられており、ソース領域２４と第１表面電極３２を隔てている。この例では、ショットキー電極６０は、ソース領域２４の表面上に選択的に設けられているが、ボディ領域２３の表面上の一部に張り出すように設けられていてもよい。ショットキー電極６０は、ソース領域２４にショットキー接触する金属材料で構成されており、この例では、モリブテン又はチタンである。

図２に、第１表面電極３２の一部に欠損が生じた半導体装置１の様子を示す。このような欠損は、様々な原因で生じ得る。例えば、第１表面電極３２をパターニングするためのレジスト膜を第１表面電極３２の表面上に成膜するときに、異物等の付着によってレジスト不良が生じることがある。このようなレジスト不良により、ドライエッチング技術を利用して第１表面電極３２をエッチングするときに、第１表面電極３２のうちの意図しない部分もエッチングされ、第１表面電極３２及びショットキー電極６０が欠損した欠損部３２Ａが形成される。このような欠損部３２Ａには、第２表面電極３４が入り込む。このため、図２に示されるように、欠損部３２Ａは第２表面電極３４で充填される。

半導体装置１を動作させると、各材料の線膨張係数の差に起因した熱応力が加わることが知られている。熱応力は、様々な場所に加わるが、例えば、層間絶縁膜５０の頂面と側面の間の角部には、熱応力が集中することが知られている。図２に示すような欠損部３２Ａが第１表面電極３２に形成されると、その層間絶縁膜５０の角部が第２表面電極３４で被覆されることとなる。上記したように、第２表面電極３４は、高ヤング率のニッケルで構成されている。このため、このような欠損が生じた半導体装置１では、層間絶縁膜５０の角部に高い熱応力が加わり、クラック（図２参照）が発生することが懸念される。このような事態を避けるために、第１表面電極３２に欠損が生じたことを検出する技術が必要とされている。

図１に示すように、欠損が生じていない半導体装置１では、すべてのソース領域２４と第１表面電極３２の間にショットキー電極６０が介在している。このため、欠損が生じていない半導体装置１の電圧−電流特性は、ショットキーダイオードの特性を示す。ショットキーダイオードを流れる順電流Ｉ_Ｆは、次式で表せることが知られている。

ここで、Ｊ_Ｆは電流密度であり、ｑは電荷量であり、Ｖは電圧であり、ｎは理想係数であり、ｋはボルツマン係数であり、Ｔは絶対温度である。よく知られているように、理想的なショットキーダイオードでは、理想係数が「１」となる。

このため、図１に示すように、欠損が生じていない半導体装置１では、電圧−電流特性から求められる理想係数が、所定範囲内（例えば、１≦理想係数≦１．２）に収まることができる。

一方、図２に示されるように、欠損が生じた半導体装置１では、その欠損部３２Ａ内のショットキー電極６０も欠損していることから、ソース領域２４と第２表面電極３４が接触している。このため、欠損が生じた半導体装置１の電圧−電流特性は、ショットキーダイオードの特性とは異なるものとなり、例えば低電圧範囲においても微小電流が流れることとなる。したがって、欠損が生じた半導体装置１では、電圧−電流特性から求められる理想係数が、「１」から大きく乖離し、上記所定範囲から外れることとなる。

このように、半導体装置１では、欠損部３２Ａの有無により、電圧−電流特性が異なる挙動を示す。このため、半導体装置１では、電圧−電流特性に基づいて、欠損部３２Ａの有無を検出することができる。具体的には、電圧−電流特性から求まる理想係数が、上記所定範囲内にあるときは欠損が生じてない良品と判定され、上記所定範囲から外れたときは欠損が生じた不良品と判定される。もちろん、理想係数に代えて、電圧−電流特性の他の指標に基づいて、半導体装置１の欠損の有無を判定してもよい。

上記技術は、ソース領域２４が存在する部分で第１表面電極３２に欠損が生じたときに、その有無を判定することができる。ソース領域２４は、チップ内に均等に広く分布していることから、実質的には、チップ内に生じる第１表面電極３２の欠損を良好に検出することができる。上記したように、半導体装置１では、ソース領域２４が存在する部分に対応して層間絶縁膜５０の角部が存在している。したがって、上記技術は、少なくとも層間絶縁膜５０の角部での熱応力に起因したクラックが生じ得る半導体装置を予め不良品として判定することができる点で極めて有用である。

上記では、本明細書が開示する技術について、ＭＯＳＦＥＴを例にして説明した。本明細書が開示する技術は、他の種類の半導体装置にも有用であり、例えばＩＧＢＴに適用することができる。また、本明細書が開示する技術は、絶縁ゲートがトレンチ型に限らず、プレーナー型にも適用することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０：ドレイン電極
２０：半導体層
２１：ドレイン領域
２２：ドリフト領域
２３：ボディ領域
２４：ソース領域
３０：ソース電極
３２：第１表面電極
３４：第２表面電極
４０：絶縁ゲート
４２：トレンチゲート電極
４４：ゲート絶縁膜
５０：層間絶縁膜
６０：ショットキー電極

Claims (1)

1. 絶縁ゲートに接するソース領域が表面に露出している半導体層と、
   前記半導体層の表面上に設けられている第１表面電極と、
   前記第１表面電極の表面上に設けられており、前記第１表面電極のヤング率よりも大きいヤング率を有する第２表面電極と、
   前記ソース領域と前記第１表面電極の間に設けられており、前記ソース領域にショットキー接触するショットキー電極と、を備える、半導体装置。

Images