WO2013132825A1 - 半導体装置およびその製造方法 - Google Patents

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WO2013132825A1
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semiconductor device
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drift layer
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和樹 荒川
正清 住友
松井　正樹
安史 樋口
小山　和博
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株式会社デンソー
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    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Definitions

  • the present disclosure relates to a semiconductor device in which a trench gate type insulated gate bipolar transistor (hereinafter simply referred to as IGBT) is formed and a method for manufacturing the same.
  • IGBT trench gate type insulated gate bipolar transistor
  • Patent Document 1 a structure for reducing on-resistance has been proposed in a semiconductor device in which a trench gate type IGBT is formed.
  • an N ⁇ type drift layer is formed on a P + type semiconductor substrate constituting the collector layer.
  • a P-type base layer is formed on the surface layer portion of the drift layer, and an N + -type emitter layer is formed on the surface layer portion of the base layer.
  • a plurality of trenches that penetrate the base layer and the emitter layer and reach the drift layer are formed.
  • the trench is formed from the surface of the base layer to a position reaching the drift layer, and a bottom portion that protrudes in a direction parallel to the planar direction of the drift layer is provided in the drift layer. That is, the trench is constituted by a first trench located in the base layer and a second trench (bottom) in which the interval between the opposing side walls is longer than the interval between the opposing side walls of the first trench. For this reason, in the adjacent trenches, the interval between the adjacent second trenches is shorter than the interval between the adjacent first trenches.
  • a gate insulating film and a gate electrode are sequentially formed on the wall surface of each trench.
  • An emitter electrode is provided on the base layer and the emitter layer through an interlayer insulating film, and the base layer, the emitter layer, and the emitter electrode are electrically connected through a contact hole formed in the interlayer insulating film.
  • a collector electrode electrically connected to the collector layer is provided on the back surface of the collector layer.
  • the angle formed by the coupling portion between the first trench and the second trench is a right angle, and when the device is turned on, a large electric field concentration occurs near the coupling portion, causing the semiconductor device to break down. There is a possibility of being. Further, since electrons supplied from the emitter region to the drift layer flow along the sidewalls of the trench, if the coupling portion between the first trench and the second trench is at a right angle, the electron flow direction is in the vicinity of the coupling portion. Will change abruptly. For this reason, the on-resistance increases.
  • the present disclosure provides a semiconductor device that can suppress the occurrence of a large electric field concentration in the vicinity of the coupling portion between the first trench and the second trench when turned on, and can reduce the on-resistance. And it aims at providing the manufacturing method.
  • a semiconductor device reaches the drift layer through the first conductivity type drift layer, the second conductivity type base layer provided on the surface side of the drift layer, and the base layer.
  • a plurality of trenches extending in a predetermined direction, a gate insulating film provided on each of the wall surfaces of the plurality of trenches, a gate electrode provided on each of the gate insulating films, and a surface layer portion of the base layer,
  • a first conductivity type emitter layer provided on the side of the trench, a second conductivity type collector layer spaced apart from the emitter layer across the drift layer, and the base layer and the emitter layer are electrically connected
  • a collector electrode electrically connected to the collector layer.
  • the trench communicates with the first trench having an opening on the surface of the base layer, and the interval between the opposing side walls is longer than the interval between the opposing side walls of the first trench.
  • the bottom portion has a second trench located in the drift layer, and the wall surface of the coupling portion of the second trench coupled to the first trench is rounded.
  • the wall surface of the coupling portion of the second trench is rounded, it is possible to suppress the occurrence of a large electric field concentration in the vicinity of the coupling portion. In other words, the electric field near the coupling portion can be reduced.
  • the electrons are supplied from the emitter layer to the drift layer, it is possible to prevent the electron flow direction from changing sharply in the vicinity of the coupling portion. For this reason, reduction of on-resistance can be aimed at.
  • Such a semiconductor device is manufactured by the following manufacturing method.
  • the wall surface of the coupling portion of the second trench can be rounded.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure.
  • 2A to 2D are cross-sectional views showing manufacturing steps of the semiconductor device shown in FIG.
  • FIGS. 3A to 3D are cross-sectional views showing the manufacturing process of the semiconductor device following FIGS. 2A to 2D.
  • FIG. 4 is a diagram showing a current concentration region and an electric field concentration region of the semiconductor device shown in FIG.
  • FIG. 5 is a cross-sectional view of the semiconductor device according to the second embodiment of the present disclosure.
  • 6A to 6C are cross-sectional views showing manufacturing steps of the semiconductor device shown in FIG. FIG.
  • FIG. 7 is a cross-sectional view of the semiconductor device according to the third embodiment of the present disclosure.
  • 8A to 8D are cross-sectional views showing manufacturing steps of the semiconductor device shown in FIG. 9A to 9D are cross-sectional views showing the manufacturing process of the semiconductor device following FIGS. 8A to 8D.
  • FIG. 10 is a cross-sectional view of the semiconductor device according to the fourth embodiment of the present disclosure.
  • FIG. 11 is a plan view of a semiconductor device according to the fifth embodiment of the present disclosure.
  • an N + -type buffer layer 2 is formed on the main surface of a semiconductor substrate on which a P + -type collector layer 1 is formed.
  • the buffer layer 2 is not necessarily required, but is provided to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading.
  • An N ⁇ type drift layer 3 is formed on the buffer layer 2, and a P type base layer 4 is formed on the surface side (surface layer portion) of the drift layer 3.
  • a plurality of trenches that are formed in a direction perpendicular to the main surface of the semiconductor substrate constituting the collector layer 1 (hereinafter simply referred to as the main surface of the collector layer 1) and reach the drift layer 3 through the base layer 4
  • Reference numeral 5 denotes a stripe extending in a predetermined direction (a direction perpendicular to the paper surface in FIG. 1).
  • Each trench 5 includes a first trench 5a formed in the base layer 4, a second trench 5b that communicates with the first trench 5a and reaches the drift layer 3 from the vicinity of the interface between the base layer 4 and the drift layer 3. It is constituted by. That is, the second trench 5b of the present embodiment is formed from the base layer 4 to the drift layer 3, and the coupling portion 5c of the second trench 5b coupled to the first trench 5a is located in the base layer 4. ing.
  • the interval between the opposing side walls is the interval between the opposing side walls of the first trench 5a. It is an elliptical shape having a portion that is longer than (length in the left-right direction in FIG. 1). That is, the second trench 5 b has a rounded shape (a shape having a curvature) at the bottom (bottom wall) and the side wall. That is, the trench 5 has a so-called bowl shape in the cross section in FIG.
  • the interval between the shortest portions of the adjacent second trenches 5 b (A in FIG. 1) is shorter than the interval between the adjacent first trenches 5 a (B in FIG. 1).
  • the interval between the shortest portions (A in FIG. 1) of the adjacent second trenches 5b can be about 0.5 ⁇ m
  • the interval between the adjacent first trenches 5a (B in FIG. 1) can be about 1.5 ⁇ m.
  • each trench 5 has a rounded shape (a shape having a curvature) on the wall surface of the coupling portion 5c of the second trench 5b coupled to the first trench 5a. That is, the upper end portion of the side wall of the second trench 5b (the portion coupled to the lower end of the first trench 5a) has a curved surface shape.
  • the curved surface shape is a shape that protrudes outward from the second trench 5b.
  • a gate insulating film 6 made of a thermal oxide film or the like is formed on the side wall of each trench 5, and a gate electrode 7 made of a conductive material such as doped Poly-Si is formed on the gate insulating film 6. Has been.
  • An N + -type emitter layer 8 is formed on the side portion of the first trench 5 a in the surface layer portion of the base layer 4. Further, in the surface layer portion of the base layer 4, it is between the adjacent first trenches 5 a, opposite to the first trench 5 a across the emitter layer 8, and located between the adjacent second trenches 5 b.
  • a P + -type contact layer 9 having a higher concentration than that of the base layer 4 is formed in a portion facing the drift layer 3. In other words, the contact layer 9 is formed immediately above the drift layer 3 located between the second trenches 5 b in the surface layer portion of the base layer 4.
  • the contact layer 9 is formed to a position deeper than the emitter layer 8 in this embodiment. Further, the length in the direction perpendicular to the extending direction of the trench 5 and parallel to the main surface of the collector layer 1 (hereinafter simply referred to as the width) is shown in FIG. It is made longer than the interval (A in FIG. 1) of the shortest portion of the two trenches 5b.
  • the width of the contact layer 9 can be set to about 0.8 ⁇ m, for example.
  • An emitter electrode 11 is formed on the surface of the emitter layer 8 and the contact layer 9 and the surface of the gate electrode 7 via an interlayer insulating film 10.
  • the emitter electrode 11 is a contact hole formed in the interlayer insulating film 10.
  • the emitter layer 8 and the contact layer 9 are electrically connected through 10a.
  • a collector electrode 12 that is electrically connected to the collector layer 1 is formed on the back side of the collector layer 1.
  • N + type and N ⁇ type correspond to the first conductivity type
  • P type and P + type correspond to the second conductivity type
  • a semiconductor substrate in which a buffer layer 2, a drift layer 3, and a base layer 4 are sequentially formed on a semiconductor substrate constituting the collector layer 1 is prepared.
  • the base layer 4 is formed by ion-implanting impurities into the surface side of the drift layer 3.
  • an etching mask 13 composed of a silicon oxide film or the like is formed on the base layer 4 by a chemical vapor deposition (hereinafter simply referred to as CVD) method or the like, and the etching mask 13 is patterned to form the first trench 5a. Open a region to be formed.
  • CVD chemical vapor deposition
  • the first trench 5 a is formed by performing anisotropic etching such as reactive ion etching (hereinafter simply referred to as RIE) using the etching mask 13.
  • anisotropic etching such as reactive ion etching (hereinafter simply referred to as RIE)
  • RIE reactive ion etching
  • the first trench 5a is It is formed up to the vicinity of the interface between the base layer 4 and the drift layer 3.
  • the process of removing the damage of the wall surface of the formed 1st trench 5a is performed by performing chemical dry etching (CDE) etc. as needed.
  • CDE chemical dry etching
  • an etching mask 14 such as a SiN film is formed on the wall surface of the first trench 5a by a CVD method or the like.
  • the etching mask 13 is left as it is, but the etching mask 14 may be formed after the etching mask 13 is removed.
  • anisotropic etching such as RIE is performed to leave the bottom surface of the first trench 5a while leaving the etching mask 14 disposed on the side wall of the first trench 5a.
  • the etching mask 14 disposed in the step is selectively removed.
  • the etching mask 14 corresponds to a protective film.
  • isotropic etching is performed on the bottom surface of the first trench 5a using the etching mask 14, so that the distance between the opposing side walls is opposite to that of the first trench 5a.
  • a second trench 5b having a portion longer than the interval between the side walls is formed. Thereby, the bowl-shaped trench 5 is formed.
  • the wall surface of the coupling portion 5c of the second trench 5b, the bottom of the second trench 5b, and the side wall of the second trench 5b are rounded, and the cross section The shape is circular.
  • a gate insulating film 6 is formed on the wall surface of the trench 5 as shown in FIG.
  • This gate insulating film 6 can be formed by, for example, CVD or thermal oxidation.
  • a doped poly-Si film is formed on the gate insulating film 6 to form the gate electrode 7.
  • a conventional general semiconductor device manufacturing process is performed to remove the insulating film and doped poly-Si formed on the base layer 4, and then the emitter layer 8, the contact layer 9, the interlayer insulating film 10, By forming the emitter electrode 11, the collector electrode 12, and the like, the semiconductor device shown in FIG. 1 is manufactured.
  • the impurity constituting the contact layer 9 is ion-implanted by the acceleration voltage when the impurity constituting the emitter layer 8 is ion-implanted.
  • the contact layer 9 can be formed deeper than the emitter layer 8.
  • the on state will be described.
  • a predetermined voltage for example, 15 V
  • an inversion layer in which the portion of the base layer 4 in contact with the trench 5 is N-type is formed.
  • electrons are supplied from the emitter layer 8 to the drift layer 3 through the inversion layer, and holes are supplied from the collector layer 1 to the drift layer 3, and the resistance value of the drift layer 3 decreases due to conductivity modulation. Turns on.
  • the interval between the shortest portions of the adjacent second trenches 5b (A in FIG. 1) is shorter than the interval between the adjacent first trenches 5a (B in FIG. 1).
  • the holes supplied to the drift layer 3 pass through the base layer 4. It becomes difficult to come off. Accordingly, a large amount of holes can be accumulated in the drift layer 3 and the total amount of electrons supplied to the drift layer 3 is thereby increased, so that the on-resistance can be reduced.
  • the wall surface of the coupling portion 5c is rounded. For this reason, it can suppress that big electric field concentration generate
  • the off state will be described.
  • a predetermined voltage for example, 0 V
  • the inversion layer formed in the base layer 4 disappears. Electrons are no longer supplied from the emitter layer 8 and holes are no longer supplied from the collector layer 1, and the holes accumulated in the drift layer 3 escape from the emitter electrode 11 through the base layer 4.
  • the contact layer 9 is formed immediately above the drift layer 3 sandwiched between the adjacent second trenches 5b in the surface layer portion of the base layer 4, is formed deeper than the emitter layer 8, and has a width (see FIG. 1) is longer than the interval between the shortest portions of the adjacent second trenches 5b (A in FIG. 1). For this reason, the contact layer 9 is made shallower than the emitter layer 8 or the contact is made shorter than the interval (A in FIG. 1) of the shortest portion of the adjacent second trenches 5b. Holes can be easily removed from the emitter electrode 11 through the layer 9. Therefore, occurrence of latch-up can be suppressed.
  • the wall surface of the coupling portion 5c is rounded. For this reason, it can suppress that big electric field concentration generate
  • the 2nd trench 5b is also made into the shape where the bottom part and the side wall were rounded, it can also suppress that big electric field concentration generate
  • the second trench 5b has a rounded shape, as shown in FIG. 4, regions where the electric field tends to concentrate are located near the coupling portion 5c and the bottom of the second trench 5b. It is considered to be a nearby region.
  • the current concentration region is formed in the vicinity of the second trench 5b constituting the portion of the drift layer 3 in which the interval between the adjacent second trenches 5b is the shortest. In other words, the current concentration region is formed in the vicinity of the region of the drift layer 3 that is in contact with the portion of the second trench 5b between the coupling portion 5c and the bottom. Therefore, in the semiconductor device, since the electric field concentration region and the current concentration region are different, the maximum power can be reduced and the withstand capability can be improved.
  • the coupling portion 5c (for example, at least the upper end portion of the coupling portion 5c) is located in the base layer 4, the generation of leakage current can be suppressed.
  • the gate insulating film 6 When the gate insulating film 6 is formed, stress concentrates at the coupling portion 5c, so that defects are likely to occur in a region near the coupling portion 5c.
  • a defect may occur in a region near the coupling portion 5 c in the drift layer 3.
  • the depletion layer of the PN junction composed of the drift layer 3 and the base layer 4 may reach a defect when it is turned on. When the depletion layer reaches a defect when it is turned on, electrons and holes are combined or separated. As a result, a leak current is generated.
  • the coupling portion 5c is located in the base layer 4 as in the present embodiment, even if a defect occurs, the depletion layer can be prevented from reaching the defect when turned on, and the leakage current can be reduced. Can be prevented from occurring.
  • the contact layer 9 is deeper than the emitter layer 8 and has a width (C in FIG. 1) longer than the interval (A in FIG. 1) of the shortest portion of the adjacent second trenches 5b. For this reason, the contact layer 9 is shallower than the emitter layer 8, or the width (C in FIG. 1) is shorter than the interval (A in FIG. 1) of the shortest portion of the adjacent second trenches 5b. As compared with the above, holes can be easily removed from the emitter electrode 11 through the contact layer 9 at the time of OFF. Therefore, occurrence of latch-up can be suppressed.
  • a part of the side wall of the second trench 5b is not rounded.
  • a part of the side wall of the second trench 5 b has a shape having no curvature, and a part of the side wall extends in a direction parallel to the direction perpendicular to the main surface of the collector layer 1. .
  • a part of the bottom of the second trench 5b is not rounded.
  • a part of the bottom part of the second trench 5 b has a shape having no curvature, and a part of the bottom part extends in a direction parallel to the main surface of the collector layer 1.
  • the second trench 5b has the same shortest interval (A in FIG. 5) as that of the first embodiment in the adjacent second trench 5b.
  • the length in the vertical direction (the length in the vertical direction on the paper surface in FIG. 5) is longer than that of the second trench 5b in the first embodiment.
  • Such a semiconductor device is manufactured as follows.
  • the same process as in FIGS. 2A to 2C is performed to form the first trench 5a, and then etch the SiN film or the like on the wall surface of the first trench 5a.
  • the mask 14 is formed by a CVD method or the like.
  • anisotropic etching such as RIE is performed again on the bottom surface of the first trench 5a to remove the etching mask 14 disposed on the bottom surface of the first trench 5a.
  • a third trench 5d reaching the drift layer 3 is formed.
  • this 3rd trench 5d is comprised by anisotropic etching, the space
  • the second trench 5b is formed by isotropically etching the third trench 5d to recede the opposite side walls of the third trench 5d.
  • the second trench 5b is formed by isotropic etching with respect to the third trench 5d, and a part of the side wall and the bottom part recedes isotropically. Therefore, a part of the side wall and the bottom part is rounded. The shape is not tinged.
  • isotropic etching is performed so that the interval between the shortest portions of adjacent second trenches 5b (A in FIG. 5) is the same as that in the first embodiment
  • the third trench is used in this embodiment. Since isotropic etching is performed on 5d, the length of the second trench 5b in the direction perpendicular to the main surface of the collector layer 1 is longer than that of the second trench 5b of the first embodiment.
  • the gate insulating film 6 and the gate electrode 7 are formed, and the emitter layer 8, the contact layer 9, the interlayer insulating film 10, and the emitter electrode 11 are formed.
  • the semiconductor device shown in FIG. 5 is manufactured by forming the collector electrode 12.
  • the length in the direction perpendicular to the main surface of the collector layer 1 in the second trench 5b is increased.
  • the region of the drift layer 3 disposed between the adjacent second trenches 5 b becomes large, and holes accumulated in the drift layer 3 are difficult to escape through the base layer 4. Therefore, the same effect as the first embodiment can be obtained while further reducing the on-resistance.
  • the gate insulating film 6 formed in the second trench 5b is formed by thermal oxidation to be thicker than the gate insulating film 6 formed in the first trench 5a, compared to the second embodiment. Since other aspects are the same as those in the first embodiment, description thereof is omitted here.
  • the gate insulating film 6 formed in the second trench 5b is formed by thermal oxidation, and the thickness is formed in the first trench 5a. It is thicker than the insulating film 6.
  • the thickness of the gate insulating film 6 formed in the vicinity of the coupling portion 5c of the second trench 5b coupled to the first trench 5a is also substantially the same as the thickness of the gate insulating film 6 formed in the second trench 5b. It is thicker than the gate insulating film 6 formed in the first trench 5a.
  • a pile-up layer 15 configured by pile-up (segregation) of n-type impurities is formed in a portion of the drift layer 3 in contact with the second trench 5b.
  • FIGS. 8A and 8B the same process as in FIGS. 2A and 2B is performed to form the first trench 5a.
  • an insulating film 6a constituting the gate insulating film 6 is formed in the first trench 5a by thermal oxidation.
  • the insulating film 6a is a thermal oxide film formed by thermal oxidation, but may be an oxide film formed by a CVD method or the like, for example.
  • an oxygen-impermeable film 16 that suppresses thermal oxidation of the first trench 5a is formed in the process of FIG. 9C described later.
  • a SiN film or the like is formed by a CVD method so as to cover the first trench 5a. That is, after the step of FIG. 8D is completed, the insulating film 6a and the oxygen impermeable film 16 are sequentially stacked in the first trench 5a.
  • FIG. 9A the same process as in FIG. 6B is performed to remove the oxygen-impermeable film 16 and the insulating film 6a disposed on the bottom surface of the first trench 5a and to drift.
  • a third trench 5d reaching the layer 3 is formed.
  • the same process as in FIG. 6C is performed, and the third trench 5d is isotropically etched to recede the opposite side walls of the third trench 5d.
  • the second trench 5b is formed.
  • a thermal oxide film 6b constituting a gate insulating film 6 thicker than the insulating film 6a formed in the first trench 5a is formed in the second trench 5b.
  • the oxygen impermeable film 16 is disposed in the first trench 5a and no thermal oxide film is formed in the first trench 5a, for example, wet oxidation with a heating time appropriately adjusted at 1150 ° C., for example.
  • a thermal oxide film 6b thicker than the insulating film 6a is formed.
  • the thermal oxide film 6b in this step may be formed by dry oxidation.
  • the n-type impurities in the drift layer 3 pile up (segregate), and the pile up layer 15 is formed in the portion of the drift layer 3 in contact with the second trench 5b.
  • the oxygen impermeable film 16 and the etching mask 13 are removed.
  • the gate insulating film 6 is formed in the trench 5.
  • the gate electrode 7, the emitter layer 8, the contact layer 9, the interlayer insulating film 10, the emitter electrode 11, and the collector electrode 12 are formed, whereby the semiconductor device shown in FIG. Manufactured.
  • the pile-up layer 15 is formed in the portion of the drift layer 3 that is in contact with the second trench 5 b, holes accumulated in the drift layer 3 by the pile-up layer 15 cause the base layer 4 to be further accumulated. It becomes difficult to come out through. Therefore, a larger amount of holes can be accumulated in the drift layer 3, and the on-resistance can be further reduced.
  • the depth of the trench 5 is different. Specifically, in the adjacent trench 5, one trench 5 is deepened, and in the deepened trench 5, the coupling portion 5 c of the second trench 5 b coupled to the first trench 5 a is in the drift layer 3. positioned.
  • trenches 5 are formed in a lattice shape with respect to the first embodiment, and the other aspects are the same as those in the first embodiment, and thus the description thereof is omitted here.
  • the trench 5 in addition to the trench 5 extending in a predetermined direction, the trench 5 is also formed in a direction perpendicular to the predetermined direction. That is, the trench 5 is formed in a lattice shape.
  • the emitter layer 8, the contact layer 9, the interlayer insulating film 10, and the emitter electrode 11 are omitted.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the first conductivity type may be P type and the second conductivity type may be N type. it can.
  • the second trench 5b may be located only in the drift layer 3. That is, the first trench 5 a may be formed so as to reach the drift layer 3, and the coupling portion 5 c may be located in the drift layer 3. Even in such a semiconductor device, since the coupling portion 5c between the first trench 5a and the second trench 5b is rounded, it is possible to suppress the occurrence of a large electric field concentration in the vicinity of the coupling portion 5c. In addition, the on-resistance can be reduced.
  • the gate insulating film 6 and the gate electrode 7 may be formed in the trench 5 after the emitter layer 8 and the contact layer 9 are formed.
  • the contact layer 9 is described, but the contact layer 9 may not be provided. Further, the contact layer 9 may not be formed deeper than the emitter layer 8, and the distance (C in FIG. 1 and FIG. 4) of the shortest portion of the adjacent second trenches 5b (FIG. 1 and FIG. 4). 4 may be shorter than A). Even in such a semiconductor device, it is possible to suppress the occurrence of a large electric field concentration in the vicinity of the coupling portion 5c, and to reduce the on-resistance.
  • the contact layer 9 may be formed as follows. It can. That is, by forming a minute trench on the surface of the portion where the contact layer 9 is formed, the contact layer 9 is positioned deeper than the emitter layer 8 even if the contact layer 9 is ion-implanted at a relatively low acceleration voltage. Can be formed.
  • the method of manufacturing a semiconductor device using the semiconductor substrate constituting the collector layer 1 has been described.
  • the following method may be used. That is, first, a semiconductor substrate constituting the drift layer 3 is prepared, and the base layer 4 is formed on the main surface of the semiconductor substrate. Thereafter, impurities may be ion-implanted from the back surface of the semiconductor substrate and heat treatment may be performed to form the collector layer 1.
  • the collector layer 1 may be formed after the semiconductor substrate is thinned by polishing or the like.
  • the vertical semiconductor device in which current flows in the thickness direction of the drift layer 3 has been described, but a horizontal semiconductor device in which current flows in the plane direction of the drift layer 3 may be used. That is, the collector layer 1 may be formed at a position separated from the base layer 4 in the surface layer portion of the drift layer 3.
  • a semiconductor device in which the above embodiments are combined can be provided.
  • the first and second embodiments can be combined with the third embodiment to provide a semiconductor device in which the pile-up layer 15 is formed.
  • the second and third embodiments may be combined with the fourth embodiment to form a semiconductor device having a different depth of the trench 5, or the second to fourth embodiments may be combined with the fifth embodiment to form the trench 5 as a lattice.
  • the semiconductor device may be formed in a shape.

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Abstract

　半導体装置において、トレンチ（５）は、ベース層（４）の表面に開口部を有する第１トレンチ（５ａ）と、第１トレンチ（５ａ）と連通し、対向する側壁の間隔が第１トレンチ（５ａ）の対向する側壁の間隔より長くされていると共に底部がドリフト層（３）に位置する第２トレンチ（５ｂ）とを有する。第１トレンチ（５ａ）に結合する第２トレンチ（５ｂ）の結合部（５ｃ）の壁面は丸みを帯びている。これによれば、第１トレンチ（５ａ）と第２トレンチ（５ｂ）との結合部（５ｃ）の近傍に大きな電界集中が発生することを抑制することができる。また、電子がチャネル領域からドリフト層（３）に供給される際、電子の流れ方向が結合部（５ｃ）の近傍で急峻に変化することを抑制することができる。このため、オン抵抗の低減を図ることができる。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１２年３月５日に出願された日本出願番号２０１２－４８００６号および２０１２年６月１日に出願された日本出願番号２０１２－１２６００６に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置およびその製造方法に関するものである。
　従来より、例えば、特許文献１に記載されているように、トレンチゲート型のＩＧＢＴが形成された半導体装置において、オン抵抗の低減を図る構造が提案されている。
　具体的には、コレクタ層を構成するＰ＋型の半導体基板の上にＮ－型のドリフト層が形成されている。そして、ドリフト層の表層部にＰ型のベース層が形成され、ベース層の表層部にＮ＋型のエミッタ層が形成されている。また、ベース層およびエミッタ層を貫通してドリフト層に達する複数のトレンチが形成されている。
　このトレンチは、ベース層の表面からドリフト層に達する位置まで形成されており、ドリフト層内にドリフト層の平面方向と平行な方向に突出する底部が設けられている。つまり、トレンチは、ベース層に位置する第１トレンチと、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされている第２トレンチ（底部）とによって構成されている。このため、隣接するトレンチにおいて、隣接する第２トレンチの間隔が隣接する第１トレンチの間隔より短くなっている。
　また、各トレンチの壁面にはゲート絶縁膜とゲート電極とが順に形成されている。ベース層およびエミッタ層上には、層間絶縁膜を介してエミッタ電極が備えられており、層間絶縁膜に形成されたコンタクトホールを介して、ベース層およびエミッタ層とエミッタ電極とが電気的に接続されている。そして、コレクタ層の裏面には、当該コレクタ層と電気的に接続されるコレクタ電極が備えられている。
　このような半導体装置では、ゲート電極に所定の電圧が印加されるとエミッタ層からドリフト層に電子が供給されると共にコレクタ層から正孔がドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。このとき、隣接する第２トレンチの間隔が隣接する第１トレンチの間隔より短くされているため、隣接するトレンチの間隔が隣接する第１トレンチの間隔で一定である場合と比較して、ドリフト層に供給された正孔がベース層を介して抜け難くなる。このため、ドリフト層に多量の正孔を蓄積させることができ、これによってドリフト層に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
特開２００８－６０１３８号公報（米国出願公開ＵＳ２００８００５４３５１Ａ１に対応）
　しかしながら、上記特許文献１の半導体装置では、第１トレンチと第２トレンチとの結合部が成す角度が直角とされており、オン時に結合部の近傍に大きな電界集中が発生して半導体装置が破壊されてしまう可能性がある。また、エミッタ領域からドリフト層に供給される電子は、トレンチの側壁に沿って流れるため、第１トレンチと第２トレンチとの結合部が直角とされていると電子の流れ方向が結合部の近傍で急峻に変化することになる。このため、オン抵抗が増加してしまう。
　本開示は上記点に鑑みて、オン時に第１トレンチと第２トレンチとの結合部の近傍に大きな電界集中が発生することを抑制することができ、かつオン抵抗を低減することができる半導体装置およびその製造方法を提供することを目的とする。
　本開示の一態様によれば、半導体装置は、第１導電型のドリフト層と、ドリフト層の表面側に設けられた第２導電型のベース層と、ベース層を貫通してドリフト層に達し、所定方向に延設された複数のトレンチと、複数のトレンチの壁面にそれぞれ設けられたゲート絶縁膜と、ゲート絶縁膜上にそれぞれ設けられたゲート電極と、ベース層の表層部であって、トレンチの側部に設けられた第１導電型のエミッタ層と、ドリフト層を挟んでエミッタ層と離間して配置された第２導電型のコレクタ層と、ベース層およびエミッタ層と電気的に接続されるエミッタ電極と、コレクタ層と電気的に接続されるコレクタ電極と、を備える。
　さらに、半導体装置において、トレンチは、ベース層の表面に開口部を有する第１トレンチと、第１トレンチと連通し、対向する側壁の間隔が第１トレンチの対向する側壁の間隔より長くされていると共に底部がドリフト層に位置する第２トレンチとを有し、第１トレンチに結合する第２トレンチの結合部の壁面は丸みを帯びている。
　第２トレンチの結合部の壁面が丸みを帯びた形状とされているため、結合部の近傍に大きな電界集中が発生することを抑制することができる。言い換えると、結合部近傍の電界を小さくすることができる。また、電子がエミッタ層からドリフト層に供給される際、電子の流れ方向が結合部の近傍で急峻に変化することを抑制することができる。このため、オン抵抗の低減を図ることができる。
　このような半導体装置は、以下に示す製造方法によって製造される。
　ドリフト層の表面側にベース層を形成する工程と、異方性エッチングによりベース層に第１トレンチを形成する工程と、第１トレンチの内壁表面に保護膜を形成する工程と、第１トレンチの底面に配置された保護膜を除去する工程と、等方性エッチングを含む工程を行い、第１トレンチと連通し、第１トレンチへ結合する結合部の壁面が丸みを帯びている第２トレンチを形成する工程と、トレンチの内壁表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、行うことを特徴としている。
　これによれば、第２トレンチを等方性エッチングによって形成するため、第２トレンチの結合部の壁面に丸みを帯びさせることができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。図面において、
図１は、本開示の第１実施形態における半導体装置の断面図である。 図２（ａ）～（ｄ）は図１に示す半導体装置の製造工程を示す断面図である。 図３（ａ）～（ｄ）は、図２（ａ）～（ｄ）に続く半導体装置の製造工程を示す断面図である。 図４は、図１に示す半導体装置の電流集中領域および電界集中領域を示す図である。 図５は、本開示の第２実施形態における半導体装置の断面図である。 図６（ａ）～（ｃ）は、図５に示す半導体装置の製造工程を示す断面図である。 図７は、本開示の第３実施形態における半導体装置の断面図である。 図８（ａ）～（ｄ）は、図７に示す半導体装置の製造工程を示す断面図である。 図９（ａ）～（ｄ）は、図８（ａ）～（ｄ）に続く半導体装置の製造工程を示す断面図である。 図１０は、本開示の第４実施形態における半導体装置の断面図である。 図１１は、本開示の第５実施形態における半導体装置の平面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について図面を参照しつつ説明する。図１に示されるように、Ｐ＋型のコレクタ層１を形成する半導体基板の主表面上には、Ｎ＋型のバッファ層２が形成されている。このバッファ層２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図るために備えられている。
　そして、バッファ層２の上にはＮ－型のドリフト層３が形成されており、ドリフト層３の表面側（表層部）にはＰ型のベース層４が形成されている。また、コレクタ層１を構成する半導体基板の主表面（以下では、単にコレクタ層１の主表面という）に対して垂直方向に形成され、ベース層４を貫通してドリフト層３に達する複数のトレンチ５が所定方向（図１中紙面垂直方向）にストライプ状に延設されている。
　各トレンチ５は、ベース層４内に形成された第１トレンチ５ａと、当該第１トレンチ５ａと連通し、ベース層４とドリフト層３との界面付近からドリフト層３に達する第２トレンチ５ｂとによって構成されている。すなわち、本実施形態の第２トレンチ５ｂは、ベース層４からドリフト層３に渡って形成されており、第１トレンチ５ａに結合する第２トレンチ５ｂの結合部５ｃはベース層４内に位置している。
　また、第２トレンチ５ｂの結合部５ｃより下方の部分は、図１中の断面において、対向する側壁の間隔（図１中紙面左右方向の長さ）が第１トレンチ５ａの対向する側壁の間隔（図１中紙面左右方向の長さ）より長くなる部分を有する楕円形状とされている。つまり、第２トレンチ５ｂは、底部(底壁)および側壁が丸みを帯びた形状（曲率を有する形状）とされている。すなわち、トレンチ５は図１中の断面においていわゆる壺形状とされている。
　このため、隣接するトレンチ５は、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）が隣接する第１トレンチ５ａの間隔（図１中Ｂ）より短くされている。特に限定されるものではないが、例えば、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）を約０．５μｍとすることができ、隣接する第１トレンチ５ａの間隔（図１中Ｂ）を約１．５μｍとすることができる。
　また、各トレンチ５は、第１トレンチ５ａに結合する第２トレンチ５ｂの結合部５ｃの壁面も丸みを帯びた形状（曲率を有する形状）とされている。つまり、第２トレンチ５ｂの側壁の上端部（第１トレンチ５ａの下端に結合する部分）は曲面形状を有する。例えば、該曲面形状は第２トレンチ５ｂの外側へ凸となる形状である。
　そして、各トレンチ５の側壁には、それぞれ熱酸化膜等からなるゲート絶縁膜６が形成されており、ゲート絶縁膜６上にはドープトＰｏｌｙ－Ｓｉ等の導電性材料からなるゲート電極７が形成されている。
　ベース層４の表層部のうち第１トレンチ５ａの側部にはＮ＋型のエミッタ層８が形成されている。また、ベース層４の表層部のうち、隣接する第１トレンチ５ａの間であって、エミッタ層８を挟んで第１トレンチ５ａと反対側であり、隣接する第２トレンチ５ｂの間に位置するドリフト層３と対向する部分には、ベース層４よりも高濃度とされたＰ＋型のコンタクト層９が形成されている。言い換えると、ベース層４の表層部のうち第２トレンチ５ｂの間に位置するドリフト層３の直上にはコンタクト層９が形成されている。
　このコンタクト層９は、本実施形態では、エミッタ層８よりも深い位置まで形成されている。また、トレンチ５の延設方向と垂直方向であって、かつコレクタ層１の主表面と平行な方向の長さ（以下、単に幅という）が図１中Ｃで示されるように、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より長くされている。このコンタクト層９の幅は、例えば、約０．８μｍとすることができる。
　また、エミッタ層８およびコンタクト層９の表面やゲート電極７の表面には層間絶縁膜１０を介してエミッタ電極１１が形成されており、エミッタ電極１１は層間絶縁膜１０に形成されているコンタクトホール１０ａを介して、エミッタ層８およびコンタクト層９と電気的に接続されている。そして、コレクタ層１の裏面側には、当該コレクタ層１と電気的に接続されるコレクタ電極１２が形成されている。
　以上が本実施形態の半導体装置の構成である。なお、本実施形態では、Ｎ＋型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。
　次に、上記半導体装置の製造方法について図２および図３を参照しつつ説明する。
　まず、図２（ａ）に示されるように、コレクタ層１を構成する半導体基板上にバッファ層２、ドリフト層３、ベース層４が順に形成されたものを用意する。例えば、ベース層４は、ドリフト層３の表面側に不純物をイオン注入等することによって形成する。その後、ベース層４の上に、シリコン酸化膜等で構成されるエッチングマスク１３を化学気相成長（以下、単にＣＶＤという）法等で形成し、当該エッチングマスク１３をパターニングして第１トレンチ５ａの形成予定領域を開口する。
　続いて、図２（ｂ）に示されるように、エッチングマスク１３を用いて反応性イオンエッチング（以下、単にＲＩＥという）等の異方性エッチングを行うことにより、第１トレンチ５ａを形成する。本実施形態では、第１トレンチ５ａがベース層４内で終端する（第１トレンチ５ａの開口部側と反対側の先端がベース層４内に位置する）構成としているため、第１トレンチ５ａをベース層４とドリフト層３との界面近傍まで形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、形成した第１トレンチ５ａの壁面のダメージを除去する工程を行う。
　次に、図２（ｃ）に示されるように、第１トレンチ５ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。なお、この工程ではエッチングマスク１３をそのまま残しているが、エッチングマスク１３を除去した後にエッチングマスク１４を形成するようにしてもよい。
　続いて、図２（ｄ）に示されるように、ＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ５ａのうち側壁に配置されたエッチングマスク１４を残しつつ、第１トレンチ５ａの底面に配置されたエッチングマスク１４を選択的に除去する。なお、本実施形態では、エッチングマスク１４が保護膜に相当している。
　その後、図３（ａ）に示されるように、エッチングマスク１４を用いて、第１トレンチ５ａの底面に対して等方性エッチングを行うことにより、対向する側壁の間隔が第１トレンチ５ａの対向する側壁の間隔より長くなる部分を有する第２トレンチ５ｂを形成する。これにより、壺形状のトレンチ５が形成される。
　なお、第２トレンチ５ｂを等方性エッチングで構成することにより、第２トレンチ５ｂの結合部５ｃの壁面、第２トレンチ５ｂの底部、第２トレンチ５ｂの側壁が丸みを帯びた形状となり、断面形状が円形状となる。
　続いて、図３（ｂ）に示されるように、エッチングマスク１３、１４を除去する。そして、図３（ｃ）に示されるように、トレンチ５の壁面にゲート絶縁膜６を形成する。このゲート絶縁膜６は、例えば、ＣＶＤ法や熱酸化等で形成することができる。
　次に、図３（ｄ）に示されるように、ゲート絶縁膜６上にドープトＰｏｌｙ－Ｓｉを成膜してゲート電極７を構成する。
　その後は、従来の一般的な半導体装置の製造プロセスを行い、ベース層４上に成膜された絶縁膜やドープトＰｏｌｙ－Ｓｉを除去した後、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２等を形成することにより、上記図１に示す半導体装置が製造される。
　なお、例えば、エミッタ層８およびコンタクト層９をイオン注入により形成する場合には、エミッタ層８を構成する不純物をイオン注入する際の加速電圧よりコンタクト層９を構成する不純物をイオン注入する際の加速電圧を大きくすることにより、コンタクト層９をエミッタ層８より深い位置まで形成することができる。
　次に、このような半導体装置の作動について説明する。
　まず、オン状態について説明する。上記半導体装置では、ゲート電極７に所定電圧（例えば、１５Ｖ）が印加されると、ベース層４のうちトレンチ５と接する部分がＮ型となる反転層が形成される。そして、エミッタ層８から反転層を介して電子がドリフト層３に供給されると共に、コレクタ層１から正孔がドリフト層３に供給され、伝導度変調によりドリフト層３の抵抗値が低下してオン状態となる。
　このとき、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）が、隣接する第１トレンチ５ａの間隔（図１中Ｂ）より短くされている。このため、隣接するトレンチ５の間隔が隣接する第１トレンチ５ａの間隔（図１中Ｂ）で一定である場合と比較して、ドリフト層３に供給された正孔がベース層４を介して抜け難くなる。したがって、ドリフト層３に多量の正孔を蓄積させることができ、これによってドリフト層３に供給される電子の総量も増加するため、オン抵抗の低減を図ることができる。
　また、結合部５ｃの壁面は丸みを帯びた形状とされている。このため、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができる。言い換えると、結合部５ｃの近傍の電界を小さくすることができる。
　さらに、電子はトレンチ５の壁面に沿ってエミッタ層８からドリフト層３に供給されるが、結合部５ｃの壁面が丸みを帯びた形状とされているため、結合部５ｃの近傍で電子の流れ方向が急峻に変化することを抑制することができる。したがって、オン抵抗の低減を図ることができる。
　次に、オフ状態について説明する。ゲート電極７に所定電圧（例えば、０Ｖ）が印加されると、ベース層４に形成された反転層が消滅する。そして、エミッタ層８から電子が供給されなくなると共に、コレクタ層１から正孔の供給がされなくなり、ドリフト層３に溜まっていた正孔はベース層４を介してエミッタ電極１１から抜けていく。
　本実施形態では、コンタクト層９は、ベース層４の表層部のうち隣接する第２トレンチ５ｂで挟まれたドリフト層３の直上に形成され、エミッタ層８より深く形成されていると共に幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より長くされている。このため、コンタクト層９がエミッタ層８より浅くされていたり、幅が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より短くされている場合と比較して、コンタクト層９を介して正孔をエミッタ電極１１から抜けやすくすることができる。したがって、ラッチアップが発生することを抑制することができる。
　以上説明したように、本実施形態では、結合部５ｃの壁面が丸みを帯びた形状とされている。このため、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができる。言い換えると、結合部５ｃの近傍の電界を小さくすることができる。
　また、電子はトレンチ５の壁面に沿ってエミッタ層８からドリフト層３に供給されるが、結合部５ｃの壁面が丸みを帯びた形状とされているため、結合部５ｃの近傍で電子の流れ方向が急峻に変化することを抑制することができる。したがって、オン抵抗の低減を図ることができる。また、ゲート絶縁膜６にホットキャリアが注入されることも抑制することができ、ゲート絶縁膜６の信頼性を向上させることができる。
　そして、第２トレンチ５ｂは底部および側壁も丸みを帯びた形状とされているため、第２トレンチ５ｂの底部や側壁近傍に大きな電界集中が発生することも抑制することができる。このため、さらに半導体装置のゲート耐圧を向上させることができる。
　また、上記半導体装置では、第２トレンチ５ｂが丸みを帯びた形状とされているため、図４に示されるように、電界が集中し易い領域が結合部５ｃの近傍および第２トレンチ５ｂの底部近傍の領域になると考えられる。これに対し、電流集中領域は、ドリフト層３のうち隣接する第２トレンチ５ｂの間隔が最も短くなる部分を構成する第２トレンチ５ｂの近傍に形成される。言い換えると、電流集中領域は、ドリフト層３のうち第２トレンチ５ｂにおける結合部５ｃと底部との間の部分と接する領域の近傍に形成される。したがって、上記半導体装置では、電界集中領域と電流集中領域とが異なるため、最大となる電力を下げることができ、耐量を向上させることができる。
　さらに、結合部５ｃ（例えば、少なくとも結合部５ｃの上端部）はベース層４内に位置しているため、リーク電流の発生を抑制することができる。ゲート絶縁膜６を形成する際、結合部５ｃでは応力が集中するため、結合部５ｃの近傍の領域に欠陥が発生し易い。そして、結合部５ｃがドリフト層３内に位置していると、ドリフト層３内の結合部５ｃの近傍の領域に欠陥が発生することがある。この場合、ドリフト層３とベース層４とで構成されるＰＮジャンクションの空乏層がオン時に欠陥に達することがあり、空乏層がオン時に欠陥に達すると電子と正孔とが結合したり離間したりするためにリーク電流が発生してしまう。
　これに対し、本実施形態のように、結合部５ｃがベース層４内に位置することにより、仮に欠陥が発生したとしても空乏層がオン時に欠陥に達することを抑制することができ、リーク電流が発生することを抑制することができる。
　そして、コンタクト層９は、エミッタ層８よりも深くされ、幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうちの最も短くなる部分の間隔（図１中Ａ）より長くされている。このため、コンタクト層９がエミッタ層８より浅くされていたり、幅（図１中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１中Ａ）より短くされている場合と比較して、オフ時にコンタクト層９を介して正孔をエミッタ電極１１から抜けやすくすることができる。したがって、ラッチアップが発生することを抑制することができる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対して第２トレンチ５ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図５に示されるように、本実施形態の半導体装置では、第２トレンチ５ｂのうち側壁の一部が丸みを帯びた形状とされていない。言い換えると、第２トレンチ５ｂのうち側壁の一部は曲率を有さない形状とされており、当該側壁の一部はコレクタ層１の主表面に対する垂直方向と平行な方向に延設されている。
　同様に、第２トレンチ５ｂのうち底部の一部も丸みを帯びた形状とされていない。言い換えると、第２トレンチ５ｂのうちの底部の一部は曲率を有さない形状とされており、当該底部の一部はコレクタ層１の主表面と平行な方向に延設されている。
　また、第２トレンチ５ｂは、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図５中Ａ）が上記第１実施形態と同じ長さとされているが、コレクタ層１の主表面に対する垂直方向の長さ（図５中紙面上下方向の長さ）が上記第１実施形態の第２トレンチ５ｂより長くされている。
　このような半導体装置は以下のように製造される。
　すなわち、図６（ａ）に示されるように、図２（ａ）～（ｃ）と同様の工程を行い、第１トレンチ５ａを形成した後、第１トレンチ５ａの壁面にＳｉＮ膜等のエッチングマスク１４をＣＶＤ法等によって形成する。
　その後、図６（ｂ）に示されるように、第１トレンチ５ａの底面に対して再びＲＩＥ等の異方性エッチングを行うことにより、第１トレンチ５ａの底面に配置されたエッチングマスク１４を除去すると共にドリフト層３に達する第３トレンチ５ｄを形成する。なお、この第３トレンチ５ｄは、異方性エッチングによって構成されるため、対向する側壁の間隔は一定となっている。
　次に、図６（ｃ）に示されるように、第３トレンチ５ｄを等方性エッチングして第３トレンチ５ｄの対向する側壁をそれぞれ後退させることによって第２トレンチ５ｂを形成する。
　なお、第２トレンチ５ｂは、第３トレンチ５ｄに対して等方性エッチングをすることによって形成され、側壁および底部の一部が等方的に後退するため、側壁および底部の一部が丸みを帯びていない形状となる。また、隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図５中Ａ）が上記第１実施形態と同じになるように等方性エッチングを行った場合、本実施形態では第３トレンチ５ｄに対して等方性エッチングを行っているため、第２トレンチ５ｂのうちコレクタ層１の主表面に対する垂直方向の長さが上記第１実施形態の第２トレンチ５ｂより長くなる。
　その後は、上記第１実施形態と同様に、エッチングマスク１３、１４を除去した後、ゲート絶縁膜６およびゲート電極７を形成し、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２を形成することにより、上記図５に示す半導体装置が製造される。
　これによれば、第２トレンチ５ｂにおけるコレクタ層１の主表面に対する垂直方向の長さが長くされている。このため、隣接する第２トレンチ５ｂの間に配置されるドリフト層３の領域が大きくなり、さらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。したがって、さらにオン抵抗を低減しつつ、上記第１実施形態と同様の効果を得ることができる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第２実施形態に対して第２トレンチ５ｂに形成されるゲート絶縁膜６を熱酸化により形成して第１トレンチ５ａに形成されるゲート絶縁膜６より厚くしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図７に示されるように、本実施形態の半導体装置では、第２トレンチ５ｂに形成されているゲート絶縁膜６は、熱酸化により構成され、厚さが第１トレンチ５ａに形成されているゲート絶縁膜６より厚くされている。また、第１トレンチ５ａに結合する第２トレンチ５ｂの結合部５ｃの近傍に形成されるゲート絶縁膜６の厚さも第２トレンチ５ｂに形成されているゲート絶縁膜６とほぼ同じ厚さとされ、第１トレンチ５ａに形成されているゲート絶縁膜６より厚くされている。そして、ドリフト層３のうち第２トレンチ５ｂと接する部分には、ｎ型不純物がパイルアップ（偏析）することによって構成されるパイルアップ層１５が形成されている。
　次に、このような半導体装置の製造方法について図８および図９を参照しつつ説明する。
　まず、図８（ａ）および（ｂ）に示されるように、図２（ａ）および（ｂ）と同様の工程を行い、第１トレンチ５ａを形成する。
　次に、図８（ｃ）に示されるように、第１トレンチ５ａにゲート絶縁膜６を構成する絶縁膜６ａを熱酸化により形成する。この絶縁膜６ａは、本実施形態では、熱酸化により形成した熱酸化膜であるが、例えば、ＣＶＤ法等で形成した酸化膜等であってもよい。
　その後、図８（ｄ）に示されるように、後述の図９（ｃ）の工程において、第１トレンチ５ａが熱酸化されることを抑制する酸素不透過膜１６を形成する。本実施形態では、ＳｉＮ膜等を第１トレンチ５ａが覆われるようにＣＶＤ法により形成する。すなわち、図８（ｄ）の工程が終了した後では、第１トレンチ５ａには絶縁膜６ａおよび酸素不透過膜１６が順に積層されている。
　続いて、図９（ａ）に示されるように、図６（ｂ）と同様の工程を行い、第１トレンチ５ａの底面に配置された酸素不透過膜１６および絶縁膜６ａを除去すると共にドリフト層３に達する第３トレンチ５ｄを形成する。
　次に、図９（ｂ）に示されるように、図６（ｃ）と同様の工程を行い、第３トレンチ５ｄを等方性エッチングして第３トレンチ５ｄの対向する側壁をそれぞれ後退させることによって第２トレンチ５ｂを形成する。
　その後、図９（ｃ）に示されるように、第２トレンチ５ｂに、第１トレンチ５ａに形成した絶縁膜６ａより厚いゲート絶縁膜６を構成する熱酸化膜６ｂを形成する。具体的には、第１トレンチ５ａには酸素不透過膜１６が配置されており、第１トレンチ５ａには熱酸化膜が形成されないため、例えば、１１５０℃で加熱時間を適宜調節したウェット酸化を行うことにより、絶縁膜６ａより厚い熱酸化膜６ｂを形成する。なお、この工程の熱酸化膜６ｂは、もちろんドライ酸化により形成してもよい。
　また、この工程を行うことにより、ドリフト層３中のｎ型不純物がパイルアップ（偏析）し、ドリフト層３のうち第２トレンチ５ｂと接する部分にパイルアップ層１５が形成される。
　次に、図９（ｄ）に示されるように、酸素不透過膜１６およびエッチングマスク１３を除去する。これにより、トレンチ５にゲート絶縁膜６が形成された状態となる。その後は、上記第２実施形態と同様に、ゲート電極７、エミッタ層８、コンタクト層９、層間絶縁膜１０、エミッタ電極１１、コレクタ電極１２を形成することにより、上記図７に示す半導体装置が製造される。
　これによれば、ドリフト層３のうち第２トレンチ５ｂと接する部分にパイルアップ層１５が形成されているため、このパイルアップ層１５によってさらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。このため、ドリフト層３にさらに多量の正孔を蓄積させることができ、よりオン抵抗を低減することができる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ５の深さを異ならせたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図１０に示されるように、本実施形態の半導体装置では、トレンチ５の深さが異なっている。具体的には、隣接するトレンチ５において、一方のトレンチ５が深くされており、深くされているトレンチ５では、第１トレンチ５ａに結合する第２トレンチ５ｂの結合部５ｃがドリフト層３中に位置している。
　このような半導体装置では、隣接するトレンチ５の深さが異なっているため、第２トレンチ５ｂが形成された際に隣接する第２トレンチ５ｂが接触（連通）することを抑制することができる。
　（第５実施形態）
　本開示の第５実施形態について説明する。本実施形態は、第１実施形態に対してトレンチ５を格子状に形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図１１に示されるように、本実施形態では、所定方向に延設されたトレンチ５に加えて、この所定方向と垂直となる方向にもトレンチ５が形成されている。すなわち、トレンチ５は格子状に形成されている。なお、図１１では、エミッタ層８、コンタクト層９、層間絶縁膜１０およびエミッタ電極１１は省略して示してある。
　これによれば、さらにドリフト層３に蓄積された正孔がベース層４を介して抜け難くなる。このため、ドリフト層３にさらに多量の正孔を蓄積させることができ、よりオン抵抗を低減することができる。
　（他の実施形態）
　上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　また、上記各実施形態において、第２トレンチ５ｂがドリフト層３内にのみ位置するようにしてもよい。つまり、第１トレンチ５ａをドリフト層３に達するように形成し、結合部５ｃがドリフト層３内に位置するようにしてもよい。このような半導体装置としても、第１トレンチ５ａと第２トレンチ５ｂとの結合部５ｃは丸みを帯びた形状とされているため、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができ、またオン抵抗の低減を図ることができる。
　そして、上記各実施形態において、エミッタ層８およびコンタクト層９を形成した後にトレンチ５にゲート絶縁膜６およびゲート電極７を形成するようにしてもよい。
　さらに、上記第各実施形態では、コンタクト層９を備えたものについて説明したが、コンタクト層９は備えられていなくてもよい。また、コンタクト層９は、エミッタ層８より深く形成されていなくてもよく、幅（図１、図４中Ｃ）が隣接する第２トレンチ５ｂのうち最も短くなる部分の間隔（図１、図４中Ａ）より短くされていてもよい。このような半導体装置としても、結合部５ｃの近傍に大きな電界集中が発生することを抑制することができ、また、オン抵抗の低減を図ることができる。
　また、上記各実施形態では、加速電圧を変更することにより、コンタクト層９をエミッタ層８より深い位置にまで形成する例について説明したが、例えば、次のようにコンタクト層９を形成することもできる。すなわち、コンタクト層９が形成される部分の表面に微小なトレンチを形成しておくことにより、コンタクト層９を比較的低い加速電圧でイオン注入しても、コンタクト層９をエミッタ層８より深い位置にまで形成することができる。
　さらに、上記各実施形態では、コレクタ層１を構成する半導体基板を用いて半導体装置を製造する方法について説明したが、例えば、次のようにすることもできる。すなわち、まず、ドリフト層３を構成する半導体基板を用意し、この半導体基板の主表面上にベース層４を形成する。その後、半導体基板の裏面から不純物をイオン注入すると共に熱処理してコレクタ層１を形成するようにしてもよい。なお、このような製造方法とする場合には、半導体基板を研磨等して薄膜化した後に、コレクタ層１を形成するようにしてもよい。
　さらに、上記各実施形態では、ドリフト層３の厚さ方向に電流が流れる縦型の半導体装置について説明したが、ドリフト層３の平面方向に電流が流れる横型の半導体装置としてもよい。すなわち、ドリフト層３の表層部のうちベース層４と離間した位置にコレクタ層１を形成してもよい。
　また、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、第１、第２実施形態を第３実施形態に組み合わせ、パイルアップ層１５が形成された半導体装置とすることもできる。また、第２、第３実施形態を第４実施形態に組み合わせてトレンチ５の深さが異なる半導体装置としてもよいし、第２～第４実施形態を第５実施形態に組み合わせてトレンチ５が格子状に形成された半導体装置としてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (7)

  1. 　第１導電型のドリフト層（３）と、
    　前記ドリフト層（３）の表面側に設けられた第２導電型のベース層（４）と、
    　前記ベース層（４）を貫通して前記ドリフト層（３）に達し、所定方向に延設された複数のトレンチ（５）と、
    　前記複数のトレンチ（５）の壁面にそれぞれ設けられたゲート絶縁膜（６）と、
    　前記ゲート絶縁膜上にそれぞれ設けられたゲート電極（７）と、
    　前記ベース層（４）の表層部であって、前記トレンチ（５）の側部に設けられた第１導電型のエミッタ層（８）と、
    　前記ドリフト層（３）を挟んで前記エミッタ層（８）と離間して配置された第２導電型のコレクタ層（１）と、
    　前記ベース層（４）および前記エミッタ層（８）と電気的に接続されるエミッタ電極（１１）と、
    　前記コレクタ層（１）と電気的に接続されるコレクタ電極（１２）と、を備え、
    　前記トレンチ（５）は、前記ベース層（４）の表面に開口部を有する第１トレンチ（５ａ）と、前記第１トレンチ（５ａ）と連通し、対向する側壁の間隔が前記第１トレンチ（５ａ）の対向する側壁の間隔より長くされていると共に底部が前記ドリフト層（３）に位置する第２トレンチ（５ｂ）とを有し、前記第１トレンチ（５）へ結合する前記第２トレンチ（５ｂ）の結合部（５ｃ）の壁面は丸みを帯びていることを特徴とする半導体装置。
  2. 　前記第２トレンチ（５ｂ）は、前記底部が丸みを帯びていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２トレンチ（５ｂ）は、前記結合部（５ｃ）と前記底部との間の側壁が丸みを帯びていることを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記トレンチ（５）は、前記第２トレンチ（５ｂ）が前記ベース層（４）から前記ドリフト層（３）に渡って形成され、前記結合部（５ｃ）が前記ベース層（４）内に位置していることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記ドリフト層（３）のうち前記第２トレンチ（５ｂ）と接する部分には、パイルアップ層（１５）が形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　第１導電型のドリフト層（３）と、
    　前記ドリフト層（３）の表面側に形成された第２導電型のベース層（４）と、
    　前記ベース層（４）を貫通して前記ドリフト層（３）に達し、所定方向に延設された複数のトレンチ（５）と、
    　前記複数のトレンチ（５）の壁面にそれぞれ形成されたゲート絶縁膜（６）と、
    　前記ゲート絶縁膜（６）上にそれぞれ形成されたゲート電極（７）と、
    　前記ベース層（４）の表層部であって、前記トレンチ（５）の側部に形成された第１導電型のエミッタ層（８）と、
    　前記ドリフト層（３）を挟んで前記エミッタ層（８）と離間して配置された第２導電型のコレクタ層（１）と、
    　前記ベース層（４）および前記エミッタ層（８）と電気的に接続されるエミッタ電極（１１）と、
    　前記コレクタ層（１）と電気的に接続されるコレクタ電極（１２）と、を備え、
    　前記トレンチ（５）は、前記ベース層（４）の表面に開口部を有する第１トレンチ（５ａ）と、前記第１トレンチ（５ａ）と連通し、対向する側壁の間隔が前記第１トレンチの対向する側壁の間隔より長くされていると共に底部が前記ドリフト層に位置する第２トレンチ（５ｂ）とを有し、前記第２トレンチ（５ｂ）のうち、前記第１トレンチに結合する結合部（５ｃ）の壁面は丸みを帯びている半導体装置の製造方法であって、
    　前記ドリフト層（３）の表面側に前記ベース層（４）を形成する工程と、
    　異方性エッチングにより前記ベース層（４）に前記第１トレンチを形成する工程と、
    　前記第１トレンチ（５ａ）の内壁表面に保護膜（１４）を形成する工程と、
    　前記第１トレンチ（５ａ）の底面に配置された前記保護膜（１４）を除去する工程と、
    　等方性エッチングを含む工程を行い、前記第１トレンチ（５ａ）と連通し、前記結合部（５ｃ）の壁面が丸みを帯びている前記第２トレンチ（５ｂ）を形成することにより、前記トレンチ（５）を形成する工程と、
    　前記トレンチ（５）の内壁表面に前記ゲート絶縁膜（６）を形成する工程と、
    　前記ゲート絶縁膜（６）上に前記ゲート電極（７）を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
  7. 　前記第２トレンチ（５ｂ）を形成する工程では、異方性エッチングを行って前記第１トレンチ（５ａ）と連通する第３トレンチ（５ｄ）を形成する工程と、前記第３トレンチ（５ｄ）に対して等方性エッチングを行って対向する側壁の間隔を長くして前記第２トレンチ（５ｂ）を形成する工程と、を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
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