KR20110108256A - 반도체장치와 그 제조방법 - Google Patents

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Abstract

고내압을 유지하면서 종단 영역의 슈링크를 실현하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 본 발명에 관한 반도체장치는, 제1도전형의 반도체 기판인 고농도 N형 기판(1) 위에 확산된 제2도전형의 활성층인 P 베이스층(3)을 포함하는 셀 활성 영역과, P 베이스층(3)에 인접하고, 셀 활성 영역을 둘러싸도록 고농도 N형 기판(1) 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1웰 영역으로서의 P 웰층(4)을 구비하고, P 웰층(4) 표면의 양단을 제외한 영역에는, 해당 P 웰층(4)의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부인 트렌치 영역(5)이 형성된다.

Description

반도체장치와 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치와 그 제조방법에 관한 것으로, 특히 전력용 반도체 소자의 종단 구조에 관한 것으로서, 확산층의 곡률을 완화하여 내압 성능을 향상시키는 것에 관한 것이다.
반도체장치로서 특히, 전력용 반도체 소자인 파워 디바이스는, 전력을 제어하는 무접점의 스위치로서, 에너지 절약화가 진행되는 에어컨, 냉장고, 세탁기 등 가전제품의 인버터회로와, 신간센이나 지하철 등의 모터 제어에 응용되어 있다. 더구나 최근에는 지구환경을 고려하여, 전기와 엔진을 병용하여 달리는 하이브리드 카의 인버터·컨버터 제어용의 파워 디바이스와, 태양광, 풍력 발전용의 컨버터 용도로서 응용 분야는 넓어지고 있다.
파워 디바이스의 중요한 특성으로서 내압 특성이 있고, 이 내압을 유지하는 칩의 종단 구조로서, 베벨(bevel) 구조, 필드 플레이트 구조, 가드 링 구조 등이 일반적으로 사용되고 있다. 그러나, 그 내압을 유지하는 성능과 고신뢰성의 점에서, 이중에서도 가드링 구조가 널리 사용되고 있다.
가드링 구조란, 파워 디바이스 칩 종단 영역의 표면측에 있어서, 에미터 영역 외주를 동일한 P형 반도체 영역의 띠 형상의 링(가드링)으로 둘러싼 것으로, 각각의 P형 반도체 영역은 플로팅 상태에 있다. 이 구조에 있어서, 에미터 전극을 기준으로 하여, 콜렉터 전극에 양 전위가 인가되면, 공핍층이 베이스 영역측으로부터 외부 가장자리 영역을 향해 넓어진다. 그리고 공핍층이 가드링까지 도달하면, 공핍층은 더 넓어져, 인접하는 가드링까지 도달한다. 결과적으로, 가드링의 개수에 의존하여, 컬렉터-에미터 사이의 전압(내압)은 상승한다(특허문헌 1 참조).
일본국 특개평 8-306937호 공보
내압을 안정화시켜, 리크 전류 발생에 의한 손실을 저감하기 위해서는, 최적의 가드링 간격이 필요하다. 가드링의 간격이 넓어지면, 공핍층의 신장이 제한되고, P형 반도체 영역에 강전계 영역이 발생하여, 그것이 내압(VCES)의 저하, 리크 전류(ICES)의 상승을 일으켜 버린다. 한편, 가드링의 간격이 좁아지면, 공핍층이 빠르게 채널 스톱퍼부로 펀치스루하기 때문에, 리크 전류는 안정되지만, 내압의 저하를 초래하여 버린다.
또한, 가드링과 같은 종단 영역은, 칩의 셀 활성 영역 밖이기 때문에, 칩 코스트를 저감하기 위해서는, 어떻게 활성 영역 밖인 종단 영역의 면적을 축소할 수 있는지(즉, 종단을 슈링크(shrink)할 수 있는지)가 포인트가 된다. 그렇지만, 면적 축소를 위해 가드링 개수를 줄이는 것은, 내압의 저하와 리크 전류의 증가를 일으킬 염려가 잇기 때문에, 종단 영역을 슈링크하기 위해서는, 가드링 1개당의 면적을 축소하는 방법이나, 1개당의 분담 전압을 상승시키는 방법이 유효한 수단이다.
여기에서, 가드링 1개당의 면적(P층의 확산 형성 폭)을 축소하면, 확산층을 깊게 형성할 수 없어, 확산층의 곡률이 작아진다. 한편, 1개당의 분담 전압을 상승시키기 위해서는, 확산층의 곡률을 크게 하여 전계를 완화할 필요가 있지만, 가드링 1개당의 면적을 축소하는 경우에는, 곤란하게 되는 문제가 있었다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 고내압을 유지하면서 종단 영역의 슈링크를 실현하는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역과, 상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 구비하고, 상기 제1 웰 영역 표면의 양단을 제외한 영역에는, 해당 제1 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부가 형성된다.
또한, 본 발명에 관한 반도체장치의 제조방법은, (a) 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역을 형성하는 공정과, (b) 상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 형성하는 공정과, (c) 상기 공정 (b)에 앞서, 상기 제1웰 영역 표면의 양단을 제외한 영역에는, 해당 제1 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부를 형성하는 공정을 구비한다.
본 발명에 관한 반도체장치에 따르면, 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역과, 상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 구비하고, 상기 제1웰 영역 표면의 양단을 제외한 영역에는, 해당 제1 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부가 형성됨으로써, 제1 웰 영역의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다.
또한, 본 발명에 따른 반도체장치의 제조방법에 따르면, (a) 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역을 형성하는 공정과, (b) 상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 형성하는 공정과, (C) 상기 공정(b)에 앞서, 상기 제1웰 영역 표면의 양단을 제외한 영역에는, 해당 제1 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부를 형성하는 공정을 구비함으로써, 제1웰 영역의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다.
도 1은 실시형태 1에 관한 반도체장치의 단면도다.
도 2는 실시형태 1에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 3은 실시형태 1에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 4는 실시형태 1에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 5는 실시형태 1에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 6은 실시형태 1에 관한 반도체장치의, P 웰층의 단면도다.
도 7은 실시형태 1에 관한 반도체장치의 단면도다.
도 8은 실시형태 1에 관한 반도체장치의, 가드링 구조에 응용한 경우의 단면도이다.
도 9는 실시형태 2에 관한 반도체장치의 단면도이다.
도 10은 실시형태 3에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 11은 실시형태 3에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 12는 실시형태 3에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 13은 실시형태 3에 관한 반도체장치의 제조 플로우를 도시한 도면이다.
도 14는 종래의 반도체장치의 단면도다.
도 15는 종래의 반도체장치의 단면도다.
도 16은 종래의 반도체장치의 평면도다.
도 17은 종래의 반도체장치의 내압값을 나타낸 도면이다.
도 18은 종래의 반도체장치의 단면도다.
도 19는 종래의 반도체장치의 사시도다.
비교를 위해, 종래의 가드링 구조에 대해 이하에 나타낸다. 특히, 종래예에서는 가드링 구조의 주 접합부인 P 웰 영역에 대해 기재한다.
도 14는, 종래의 파워 디바이스 칩의 종단 영역의 단면도로서, PN 접합 구조를 나타내고 있다. 여기에서는 디바이스의 사례로서 다이오드의 구조를 기재한다. 편의상 채널 스톱퍼 영역과 스크라이브 라인은 생략하고 있다.
고농도 N형 기판(101) 위에 형성된 저농도 N형 드리프트층(102)의 표면에, P 베이스층(103)이 확산 형성되고, 그 P 베이스층(103)을 둘러싸도록 P 웰층(104)이 형성되어 있다. P 웰층(104)은, 도면에 나타낸 것과 같이 저농도 N형 드리프트층(102)과의 경계에 있어서, 곡률 반경부(112, 113)를 갖는다.
그들의 주표면에는, P 베이스층(103) 위의 일부 표면을 제외하고 층간절연막(105)이 형성되고, 층간절연막(105)이 형성되어 있지 않은 표면에는, P 베이스층(103)과 접속하기 위한 애노드 콘택(106)이 형성되어 있다. 애노드 콘택(106)은, 일부 층간절연막(105)을 덮도록 형성된다.
애노드 콘택(106)을 개재하여, 애노드 전극(107)이 P 베이스층(103)과 접속되어 있다. 또한, 더 윗면에는 오버코트 보호막(108)이 코팅되어 있고, 층간 절연막(105), 애노드 콘택(106)을 덮도록 형성된다.
애노드 전극(107)을 그라운드로 하여, 이면에 접속된 캐소드 전극(116)에 정 바이어스를 인가하면, P 웰층(104)으로부터 종단 영역을 향해, 공핍층(109)이 신장된다. 공핍층(109)이 신장되는 거리는 인가되는 전압에 의존하기 때문에, 고전압일수록 종단 영역을 향해 신장되는 공핍층(109)의 거리는 길어진다. 도 14에 나타낸 공핍층(109)은, 전압을 인가했을 때의 상태이다.
도 15는, 도 14에 있어서의 P 웰층(104), 및 곡률 반경부(112, 113)의 부분을 확대한 도면이다. P 웰층(104)은, 예를 들면, 붕소를 주입후 드라이브 처리함으로써, 원하는 확산 깊이를 얻을 수 있다. 이때, 확산 깊이가 얕으면 P 웰층(104)의 단면도에 있어서의 곡률 반경 r1은 작고, 한편 확산 깊이가 깊으면 곡률 반경 r1은 크게 설정할 수 있다.
도 16 및 도 17은, 도 15에 나타낸 P 웰층(104)의 곡률 반경(곡률 반경부(112, 113)에 대응)에 의한, 내압값에의 영향을 설명하는 도면이다.
도 16은, 윗쪽에서 본 다이오드 칩을 간략하게 도시한 것으로, N형 반도체층(110) 내부에 애노드 P형 반도체층(111)이 형성되어 있다.
N형 반도체층(110)과 애노드 P형 반도체층(111)의 접합 영역에는, 도 16에 나타낸 것과 같이, 원통형 구조부(1000)와 구면 구조부(1001)가 있으며, 각각 그것의 곡률 반경이 작아질수록 내압이 저하한다. 또한, 도 18b에 나타낸 것과 같이, 평면 영역(1002), 원형 관형(circular pipe) 영역(1003), 구형 영역(1004)이 있는 경우에도, 각각 그것의 곡률 반경이 작아질수록 내압이 저하한다. 도 17에는, 도 18b의 경우에 있어서, 곡률 반경이 10㎛, 1㎛, 0.1㎛인 경우의 평면, 원형 관형, 구면 구조에 의한 내압이 표시되어 있고, 불순물 농도가 같은 정도인 경우, 곡률 반경이 작아질수록 내압이 저하하고 있다. 여기에서 도 17은, 종축이 항복 전압, 횡축이 불순물 농도를 나타낸다.
전압 인가시에는, 도 15에 있어서의 P 웰층(104)의 곡률 반경부 112, 또는 곡률 반경부 113이 전계 피크도 가져, 그곳이 임계 전계로서 예를 들면, 2×105cm/V 이상의 전계로 된 시점에서, 애벌란시 항복에 의한 내압 브레이크 다운이 일어난다.
종래의 P 웰 영역의 구조이면 도 18a에 나타낸 것과 같이, 일반적으로 횡 방향 확산/종 방향 확산의 비율(XY ratio)은 0.8이기 때문에, 예를 들면, P형 불순물인 붕소를 단면도의 종 방향으로 5㎛ 확산시킨 경우, 그것의 횡 방향으로는 4㎛ 확산시키게 된다.
도 19에는, 종래의 가드링 구조의 응용예를 나타낸다. 이 가드링 구조에서는, P 베이스층(103)과 P웰층(104) 이외에, 각각 플로팅의 P형 확산 영역인 P 웰층(114)과, 그 저농도 N형 드리프트층(102)의 경계에 형성된 곡률 반경부(115)를 갖는다.
이상의 종래기술에 따르면, 해결하려는 과제에서 서술한 문제점을 해결할 수 없다. 이하에서는, 해당 문제점을 해결하는 본 발명의 실시형태에 대해 설명한다.
<A. 실시형태 1>
<A-1. 구성>
도 1은 본 발명에 관한 파워 디바이스 칩의 종단 영역의 단면도로, PN 접합 구조를 나타내고 있다. 여기에서는 디바이스의 사례로서 다이오드의 구조를 기재한다. 편의상 채널 스톱퍼 영역과 스크라이브 라인은 생략하고 있다.
고농도 N형 기판(1) 위에 형성(에피택셜 성장)된 저농도 N형 드리프트층(2)의 표면에, 활성층으로서의 P 베이스층(3)이 확산 형성되고, 그 P 베이스층(3)을 포함하는 셀 활성 영역(본 실시형태에서는 다이오드가 형성된다)을 둘러싸도록, 제1 웰 영역으로서의 P 웰층(4)이 형성되어 있다. P 웰층(4)은 가드링 구조의 주 접합부로서, P 베이스층(3)과 인접하여 링 형상으로 확산되어 있다. 더구나 P 웰층(4) 내부에는, 그것의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부인 트렌치 영역(5)(씽크 영역)이 형성되어 있다.
그들의 주표면에는, P 베이스층(3) 위의 일부 표면을 제외하고 층간절연막(6)이 형성되고, 층간 절연막(6)이 형성되어 있지 않은 표면에는, P 베이스층(3)과 접속하기 위한 애노드 콘택(7)이 형성되어 있다. 애노드 콘택(7)은, 일부 층간절연막(6)을 덮도록 형성된다.
애노드 콘택(7)을 개재하여, 애노드 전극(8)이 P 베이스층(3)과 접속되어 있다. 또한, 더 윗면에는 오버코트 보호막(9)이 코팅되어 있어, 층간절연막(6), 애노드 콘택(7)을 덮도록 형성된다.
애노드 전극(8)을 그라운드로 하여, 이면에 접속된 캐소드 전극(28)에 정 바이어스를 인가하면, P 웰층(4)으로부터 종단 영역을 향해, 공핍층(10)이 신장된다. 도 1에 나타낸 공핍층(10)은, 전압을 인가했을 때의 상태이다.
전압 인가시에는, p 웰층(4)의 곡률 반경부 11, 또는 곡률 반경부 12가 전계 피크를 갖고, 그것이 임계 전계로서 예를 들면 2×105cm/V 이상의 전계로 된 시점에서, 애벌란시 항복에 의한 내압 브레이크 다운이 일어나지만, 도 1과 같이, 곡률 반경부(11, 12)는, 도 14에 나타낸 곡률 반경부(112, 113)에 비해, 그것의 곡률 반경이 커지도록 설계되어 있기 때문에, 임계전압에 이르는 전압은 종래 구조보다도 높아진다. 즉, 같은 전압에서도 피크 전계를 낮게 억제할 수 있다.
<A-2. 제조방법>
여기에서, 본 발명의 반도체장치의 제조 흐름도를 나타낸다. 우선, 도 2에 나타낸 것과 같이, 고농도 N형 기판(1) 위에 저농도 N형 드리프트층(2)을 형성하고, 다시 저농도 N형 드리프트층(2) 위에, 그것의 단부에 테이퍼 형상을 갖는 마스크로서의 포토레지스트(15)로, P 웰층(4)을 형성하기 위한 패턴을 작성한다. 여기에서 포토레지스트(15)는, P 웰층(4)이 되는 영역을 제외한 영역으로부터 P 웰층(4)이 되는 영역의 일부까지 연장되어 있다.
다음에, 도 3에 나타낸 것과 같이, 타겟 깊이까지, 드라이에칭법을 사용하여 저농도 N형 드리프트층(2)을 에칭한다. 이때, 마스크인 포토레지스트(15)에는, 전술한 것과 같이 미리 테이퍼 형상이 형성되어 있고, 더구나 저선택비의 에칭처리를 행함으로써, 에칭 처리후에는, 도 3과 같은 측면에 테이퍼 형상을 갖는 오목부인 트렌치 영역(5)을 형성할 수 있다. 이때 여기에서는, 에칭 깊이의 타겟을 15㎛로 하였다. 이때, 이 에칭처리에 의해 포토레지스트 15도 에칭되어, 포토레지스트 16으로 된다.
다음에, 도 4에 나타낸 것과 같이, 기판 전체면에, P형 불순물인 붕소를 포토레지스트(16)를 마스크로 하여 주입하고, 포토레지스트(16) 제거후 드라이브 처리를 행함으로써, 원하는 확산 형상의 P 웰층(4)을 얻을 수 있다(도 5).
여기에서, 포토레지스트 15를 사용한, 테이퍼 형상을 갖는 트렌치 영역(5)을 얻기 위한 드라이에칭법(SI의 저선택비 에칭)에 대해 설명한다.
일반적으로 ECR 에처(etcher)는, 에칭장치 중에서도 저압 영역에 있어서, 비교적 고밀도의 플라즈마를 얻을 수 있다. 고밀도의 플라즈마로 화학적으로 활성인 염소 라디칼과 불소 라디칼을 많이 생성시키면, 이것들은 Si과 높은 반응성을 가지면서, 레지스트와는 그다지 반응하지 않으므로, 높은 선택비가 얻어진다.
이때, RF 파워를 지나치게 상승시키면, 하전 입자가 물리적으로 레지스트에 부딪쳐 버려, 레지스트와 산화막이 막 감소하여 선택비가 낮아져 버리기 때문에, 지금까지 Poly-Si의 에치백 등에서는 RF 파워는 0∼50W에서 사용되고 있었다.
한편, 본 발명에 따른 반도체장치를 제조하는 경우에는 저선택비의 에칭을 필요로 하기 때문에, 하전 입자의 재료로서 Ar를 추가하고, RF 파워를 상승시켜, 레지스트의 선택비를 낮춘다.
이때, 레지스트는 하전 입자의 Ar와 이온에 물리적으로 부딪쳐, 레지스터의 재료인 탄화 수소 분자는 일단 레지스트를 떨어지지만, 그후, 웨이퍼와 챔버에 재부착해서 디포지션(deposition) 과다 상태로 된다. 이것을 회피하기 위해, 적량의 O2를 첨가하여, 탄화 수소 분자가 재부착하기 전에 산화시켜, CO2로서 기화시키도록 한다.
이 경우의 에칭 조건의 일례로서는,
가스 유량: Ar/SF6/C12/02=50/30//30/20ccm(SF6/C12=30/30ccm)
처리 압력: 0.8 Pa
마그네트론 파워: 400 W
RF 파워: 100 W
에칭전의 레지스트 막두께는 5.7㎛이고, 에칭후에는 4.2㎛이다. 즉, 1:1의 선택비에서 테이퍼 형상을 갖는 트렌치 영역(5)이 형성된다.
도 6에 제조 플로우 처리후의, P 웰층(4)의 확산 형상을 나타낸다. 도 4에 나타낸 것과 같이, 테이퍼 형상을 갖는 트렌치 영역(5)에 붕소를 주입, 확산함으로써, 평면 상태로 주입, 확산한 경우보다도 완만한 확산 형상의 곡률 반경부 11, 곡률 반경부 12가 얻어지고, 곡률 반경 r2도, 종래 구조의 곡률 반경인 r1(도 15 참조)보다도 크게 설계할 수 있다.
따라서, P 웰층(4)의 곡률 반경부 11 또는 곡률 반경부 12의 전계를 완화할 수 있기 때문에, 내압이 향상되게 된다.
트렌치 영역(5)에 있어서 테이퍼 형상의 각도는, 도 7에 나타낸 것과 같이, 예를 들면, 45도 이하로 설정함으로써, 확산층의 곡률 완화 효과가 증가하여, 내압이 향상된다.
본 실시형태 1에서는, 에피 웨이퍼를 사용한 구조를 설명해 왔지만, 에피 웨이퍼는 고내압화가 불가능하고, 또한 웨이퍼 제조 코스트가 고가이다. 따라서, FZ(Floating zone) 기판을 이용한 구조를 사용할 수도 있다. 그 경우에도 동일한 효과를 나타내고, 더욱 더 고내압화와 저코스트화가 가능해진다.
또한, 본 실시형태 1에서는, 다이오드 소자에의 적용을 나타냈지만, IGBT(Insulated Gate Bipolar Transistor) 소자에 있어서도 동일한 효과를 나타낸다. 또한, MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자나, 최근 개발이 진행되고, 고효율이 기대되는 Si 카바이드를 사용한 디바이스에 있어서도 동일한 효과를 나타낸다.
또한, 본 실시형태 1에 대해서는, PN 접합의 농도 규정은 특별히 행하고 있지 않았지만, 리서프(RESURF) 조건이 얻어지도록 하는 P/N 농도비로 설정함으로써도 동일한 효과를 나타내고, 전계 완화 효과가 높아지기 때문에, 종단을 슈링크 구조에도 더욱 더 적용 범위를 확대할 수 있다.
<A-3. 응용예>
또한, 도 8에는 본 발명에 관한 가드링 구조의 응용예를 나타낸다. 이 가드링 구조에서는, P 베이스층(3)과 인접한 P 웰층 4 이외에, P 웰층 4와는 이격되어 P 웰층 4를 둘러싸고, 각각 플로팅의 P형 확산 영역인 제2웰 영역으로서의 P 웰층 20을 구비하고, P 웰층 20은, 각각 오목부인 트렌치 영역(29)과, 그것의 저농도 N형 드리프트층(2)과의 경계에 형성된 곡률 반경부(21)를 갖는다. 트렌치 영역(29)은, P 웰층 20의 링 형상을 따라 형성되고, 그것의 측면이 위로 넓어지는 테이퍼 형상으로 되어 있다. 곡률 반경부 21의 곡률 반경이 종래 구조의 가드링 구조보다도 커짐으로써, 1개당의 분담 전압을 크게 설계 할 수 있다. 따라서, 가드링(P 웰층 20) 개수의 삭감이 가능해지기 때문에, 종단 영역을 슈링크할 수 있다.
이때, 본 발명은, 반도체의 도전형이 반대인 경우에도 효과를 나타낸다.
<A-4. 효과>
본 발명에 관한 실시형태 1에 따르면, 반도체장치에 있어서, 제1도전형의 반도체 기판인 고농도 N형 기판(1) 위에 확산된 제2도전형의 활성층인 P 베이스층(3)을 포함하는 셀 활성 영역과, P 베이스층(3)에 인접하고, 셀 활성 영역을 둘러싸도록 고농도 N형 기판(1) 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제 1 웰 영역으로서의 P 웰층(4)을 구비하고, P 웰층(4) 표면의 양단을 제외한 영역에는, 해당 P 웰층(4)의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부인 트렌치 영역(5)이 형성됨으로써, P 웰층(4)의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다.
또한, 본 발명에 관한 실시형태 1에 따르면, 반도체장치에 있어서, 제1 웰 영역으로서의 P 웰층 4와 이격되고, P 웰층(4)을 둘러싸도록 반도체 기판인 고농도 N형 기판(1) 위에 확산되고, 제2도전형의 플로팅의 제2 웰 영역인 P 웰층 20을 더 구비하고, P 웰층 20 표면의 양단을 제외한 영역에는, 해당 P 웰층 20의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부인 트렌치 영역(29)이 형성됨으로써, 가드링 구조를 더 구축하여, 한층 더 고내압화가 가능해진다.
또한, 본 발명에 관한 실시형태 1에 따르면, 반도체장치에 있어서, 오목부인 트렌치 영역(5)은, 그것의 측면의 경사각이 45°이하인 것으로, 한층 더 P 웰층(4)의 곡률을 완화하여, 전계 완화 효과를 향상시킨다. 따라서, 내압이 향상된다.
또한, 본 발명에 관한 실시형태 1에 따르면, 반도체장치에 있어서, 반도체 기판인 고농도 N형 기판(1)은, FZ법에 의해 제작된 제1도전형의 불순물을 갖는 반도체 기판인 것으로, 한층 더 고내압화, 및 저코스트화를 실현할 수 있다.
또한, 본 발명에 관한 실시형태 1에 따르면, 반도체장치의 제조방법에 있어서, (a) 제1도전형의 반도체 기판인 고농도 N형 기판(1) 위에 확산된 제2도전형의 활성층인 P 베이스층(3)을 포함하는 셀 활성 영역을 형성하는 공정과, (b) P 베이스층(3)에 인접하고, 셀 활성 영역을 둘러싸도록 고농도 N형 기판(1) 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1웰 영역인 P 웰층(4)을 형성하는 공정과, (C) 공정 (b)에 앞서, P 웰층(4) 표면의 양단을 제외한 영역에, 해당 P 웰층(4)의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부인 트렌치 영역(5)을 형성하는 공정을 구비함으로써, P 웰층(4)의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다.
또한, 본 발명에 관한 실시형태 1에 따르면, 반도체장치의 제조방법에 있어서, 공정 (b)에 앞서, P 웰층(4) 표면의 양단을 제외한 영역에, 해당 P 웰층(4)의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부인 트렌치 영역(5)을 형성하는 공정 (c)는, (c-1) P 웰층(4)을 제외한 영역으로부터 P 웰층(4)의 일부까지 연장되고, 그것의 단부에 테이퍼 형상을 갖는 마스크인 포토레지스트(15)를 형성하는 공정과, (c-2) 포토레지스트(15)를 통해 반도체 기판인 고농도 N형 기판(1)을 에칭 처리하여, 트렌치 영역(5)을 형성하는 공정을 구비함으로써, P 웰층(4)의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다.
<B. 실시형태 2>
<B-1. 구성>
실시형태 1에서는, P 베이스층(3)의 확산 깊이는 P 웰층(4)의 확산 깊이보다도 얕았지만, 도 9에 나타낸 것과 같이, 양자 모두 같은 정도의 확산 깊이로 설정할 수 있다. 다른 구성에 대해서는 실시형태 1과 같으므로, 상세한 설명을 생략한다.
<B-2. 동작>
이와 같이 P 베이스층(3), P 웰층(4)을 형성함으로써, P 웰층(4)의 한쪽의 곡률 반경부(22)에는 전계가 집중하지 않아, 곡률 반경부(22)에 있어서 애벌란시 항복에 의한 내압 브레이크 다운이 일어나기 어려워지므로, 한층 더 내압을 향상시킬 수 있다.
<B-3. 효과>
본 발명에 관한 실시형태 2에 따르면, 반도체장치에 있어서, 활성층인 P 베이스층(3)과 제1 웰 영역인 P 웰층(4)은, 반도체 기판인 고농도 N형 기판(1) 위에 있어서의 확산 깊이가 같음으로써, P 웰층(4)의 한쪽의 곡률 반경부(22)에는 전계가 집중하지 않아, 한층 더 내압을 향상시킬 수 있다.
<C. 실시형태 3>
<C-1. 제조방법>
실시형태 1에서는, 테이퍼 형상을 갖는 트렌치 영역(5)을, 드라이에칭법에 의해 형성하고 있었지만, 도 10∼도 13의 플로우에 나타낸 것과 같이, LOCOS(Local Oxidation of Silicon) 산화 플로우에 의해 형성해도 된다.
이하에서, LOCOS 산화 플로우를 나타낸다. 우선, 도 10에 나타낸 것과 같이, 고농도 N형 기판(1) 위에 저농도 N형 드리프트층(2)을 형성하고, 다시 저농도 N형 드리프트층(2) 위에, 질화막(23)을 사용하여 P 웰층(4)을 형성하기 위한 패턴을 작성한다. 질화막(23)은, P 웰층(4)으로 되는 영역을 제외한 영역에 형성된다.
다음에, 도 11에 나타낸 것과 같이, LOCOS 산화에 의해 LOCOS 산화막(25)을 형성한다. 다음에, 도 12에 나타낸 것과 같이, 질화막(23)과 LOCOS 산화막(25)을 제거하고, P 웰층(4)이 되는 패턴을 개구하도록, 포토레지스트(26)를 형성한다. 이때, LOCOS 산화막(25)을 제거한 부분에는, 측면에 테이퍼 형상을 갖는 오목부인 트렌치 영역(24)이 형성되어 있다. 그후, 기판 전체면에, P형 불순물인 붕소를 주입한다.
다음에, 도 13에 나타낸 것과 같이, 포토레지스트(26)를 제거하고, 그후 드라이브 처리를 행함으로써 원하는 확산 형상을 갖는 P 웰층(4)을 얻을 수 있다.
<C-2. 효과>
본 발명에 관한 실시형태 3에 따르면, 반도체장치의 제조방법에 있어서, (b) P 베이스층(3)에 인접하고, 셀 활성 영역을 둘러싸도록 고농도 N형 기판(1) 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1웰 영역인 P 웰층(4)을 형성하는 공정에 앞서, P 웰층(4) 표면의 양단을 제외한 영역에, 해당 P 웰층(4)의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부인 트렌치 영역(5)을 형성하는 공정 (c)는, (c-1) P 웰층(4)을 제외한 영역에, 질화막(23)을 형성하는 공정과, (c-2) 질화막(23)을 통해 반도체 기판인 고농도 N형 기판(1)을 LOCOS 산화 처리하고, 형성된 LOCOS 산화막(25) 및 질화막(23)을 제거함으로써, 오목부인 트렌치 영역(24)을 형성하는 공정을 구비함으로써, P 웰층(4)의 곡률이 완화되어, 고내압을 유지하면서, 종단 영역의 슈링크를 실현하는 것이 가능해진다. 더구나, 에칭 대미지가 없어짐으로써, 안정된 내압 특성을 얻을 수 있다.
1, 101 고농도 N형 기판, 2, 102 저농도 N형 드리프트층, 3, 103 P 베이스층, 4, 20, 104, 114 P 웰층, 5, 24, 29 트렌치 영역, 6, 105 층간절연막, 7, 106 애노드 콘택, 8, 107 애노드 전극, 9, 108 오버코트 보호막, 10, 109 공핍층, 11, 12, 21, 22, 112, 113, 115 곡률 반경부, 15, 16, 26 포토레지스트, 23 질화막, 25 LOCOS 산화막, 28, 116 캐소드 전극, 110 N형 반도체층, 111 애노드 P형 반도체층, 1000 원통형 구조부, 1001 구면 구조부, 1002 평면 영역, 1003 원형 관형 영역, 1004 구면 영역

Claims (8)

  1. 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역과,
    상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 구비하고,
    상기 제1 웰 영역 표면의 양단을 제외한 영역에는, 해당 제1 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부가 형성되는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 웰 영역과 이격되어, 상기 제1웰 영역을 둘러싸도록 상기 반도체 기판 위에 확산된, 제2도전형의 플로팅의 제2 웰 영역을 더 구비하고,
    상기 제2 웰 영역 표면의 양단을 제외한 영역에는, 해당 제2 웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상인 링 형상의 오목부가 형성된, 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 활성층과 상기 제1 웰 영역은, 상기 반도체 기판 위에 있어서의 확산 깊이가 같은, 반도체장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 오목부는, 그것의 측면의 경사각이 45°이하인, 반도체장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 반도체 기판은, FZ법에 의해 제작된 제1도전형의 불순물을 갖는 반도체 기판인, 반도체장치.
  6. (a) 제1도전형의 반도체 기판 위에 확산된 제2도전형의 활성층을 포함하는 셀 활성 영역을 형성하는 공정과,
    (b) 상기 활성층에 인접하고, 상기 셀 활성 영역을 둘러싸도록 상기 반도체 기판 위에 확산되고, 가드링 구조의 주 접합부인 제2도전형의 링 형상의 제1 웰 영역을 형성하는 공정과,
    (c) 상기 공정 (b)에 앞서, 상기 제1웰 영역 표면의 양단을 제외한 영역에, 해당 제1웰 영역의 링 형상을 따라, 그것의 측면이 위로 넓어지는 테이퍼 형상을 갖는 링 형상의 오목부를 형성하는 공정을 구비한, 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 공정 (c)는, (c-1) 상기 제1 웰 영역을 제외한 영역으로부터 상기 제1웰 영역의 일부까지 연장되고, 그것의 단부에 테이퍼 형상을 갖는 마스크를 형성하는 공정과,
    (c-2) 상기 마스크를 통해 상기 반도체 기판을 에칭 처리하여, 상기 오목부를 형성하는 공정을 구비한, 반도체장치의 제조방법.
  8. 제 6항에 있어서,
    상기 공정 (c)는,
    (c-1) 상기 제1웰 영역을 제외한 영역에, 질화막을 형성하는 공정과,
    (c-2) 상기 질화막을 통해, 상기 반도체 기판을 LOCOS 산화처리하고, 형성된 LOCOS 산화막 및 상기 질화막을 제거함으로써, 상기 오목부를 형성하는 공정을 구비한, 반도체장치의 제조방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012137412A1 (ja) * 2011-04-05 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法
JP5806129B2 (ja) * 2012-01-17 2015-11-10 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2013201287A (ja) * 2012-03-26 2013-10-03 Toshiba Corp パワー半導体装置
US20140199833A1 (en) * 2013-01-11 2014-07-17 Applied Materials, Inc. Methods for performing a via reveal etching process for forming through-silicon vias in a substrate
JP6168961B2 (ja) 2013-10-10 2017-07-26 三菱電機株式会社 半導体装置
DE112015006006T5 (de) * 2015-01-14 2017-10-26 Mitsubishi Electric Corporation Halbleitervorrichtung und verfahren zum herstellen dieser
CN106783956A (zh) * 2016-12-27 2017-05-31 西安电子科技大学 具有侧壁可变角度的沟槽场限环终端结构及制备方法
CN106653827A (zh) * 2016-12-27 2017-05-10 西安电子科技大学 具有可变角度沟槽结终端扩展终端结构及其制备方法
JP6281653B1 (ja) * 2017-04-20 2018-02-21 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109411530A (zh) * 2018-11-30 2019-03-01 中国振华集团永光电子有限公司（国营第八七三厂） 一种电力电子半导体芯片终端结构及其制造方法
CN117711938A (zh) * 2024-02-05 2024-03-15 深圳腾睿微电子科技有限公司 隔离槽型终端igbt器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53136972A (en) * 1977-05-04 1978-11-29 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPS5814574A (ja) * 1981-07-17 1983-01-27 Nec Corp Ｍｏｓ電界効果トランジスタ
JPS62136066A (ja) * 1985-12-09 1987-06-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPH03236284A (ja) * 1990-02-13 1991-10-22 Matsushita Electric Works Ltd 半導体装置
JPH07249737A (ja) * 1994-03-11 1995-09-26 Mitsubishi Electric Corp プレーナ型半導体装置およびその製造方法
US5466616A (en) * 1994-04-06 1995-11-14 United Microelectronics Corp. Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up
JPH07302896A (ja) * 1994-04-28 1995-11-14 Ngk Insulators Ltd 半導体装置およびその製造方法
US5969400A (en) * 1995-03-15 1999-10-19 Kabushiki Kaisha Toshiba High withstand voltage semiconductor device
JPH08306937A (ja) 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
JPH1140822A (ja) * 1997-07-15 1999-02-12 Nissan Motor Co Ltd 半導体装置
KR100464379B1 (ko) * 1998-02-26 2005-04-06 페어차일드코리아반도체 주식회사 전력 모스 트랜지스터를 갖는 반도체소자의 제조방법
US5960276A (en) * 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
DE10131706B4 (de) * 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
CN1181560C (zh) * 2003-04-17 2004-12-22 苏州固锝电子股份有限公司 高承受力二极管
JP2006310508A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2008034572A (ja) * 2006-07-28 2008-02-14 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
KR100887030B1 (ko) * 2007-05-29 2009-03-04 주식회사 동부하이텍 반도체 소자의 고전압 드리프트 형성 방법
JP2009087998A (ja) * 2007-09-27 2009-04-23 Sanyo Electric Co Ltd 半導体装置
JP5150953B2 (ja) * 2008-01-23 2013-02-27 三菱電機株式会社 半導体装置

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