JP2015138884A - 半導体装置の製造方法 - Google Patents
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Abstract
Description
本発明の第1実施形態について図面を参照しつつ説明する。まず、本発明の半導体装置の製造方法を適用して製造された半導体装置の構成について説明する。なお、本実施形態では、IGBTが形成された半導体装置を例に挙げて説明する。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してテスト用領域21bに形成するテスト用トレンチ31〜35の形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
上記第2実施形態のように、検査工程において、電極41を共通の電極とする場合には、図8に示されるように、テスト用トレンチ31〜35を形成してもよい。すなわち、円環状にテスト用トレンチ31を形成する。また、テスト用トレンチ32〜35を円環に沿った周方向に形成する。そして、テスト用トレンチ31の開口部とテスト用トレンチ32〜35との開口部との間の幅を互いに異ならせる。つまり、この場合は、テスト用トレンチ31の開口部とテスト用トレンチ32〜35との開口部との間の幅が本発明の隣接するテスト用トレンチの開口部側の間隔に相当している。
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してテスト用領域21bに形成するテスト用トレンチ31〜34の形状を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
4 素子用トレンチ
6 電極
20 半導体ウェハ
21a 素子用領域
21b テスト用領域
31〜35 テスト用トレンチ
Claims (5)
- 半導体基板(1)と、
前記半導体基板に形成された複数の素子用トレンチ(4)と、
前記素子用トレンチに埋め込まれた電極(6)と、を備え、
前記複数の素子用トレンチは、開口部よりも底部側において、前記開口部よりも幅が広くなる部分を有する形状とされ、
隣接する前記素子用トレンチの間隔は、前記底部側に前記開口部よりも狭くされた部分を有する半導体装置の製造方法において、
素子用領域(21a)とテスト用領域(21b)とを有する半導体ウェハ(20)を用意する工程と、
前記半導体ウェハの素子用領域に前記複数の素子用トレンチを形成すると同時に、前記テスト用領域に複数のテスト用トレンチ(31〜35)を形成する工程と、
前記素子用トレンチおよび前記テスト用トレンチに前記電極を埋め込む工程と、を行い、
前記テスト用トレンチを形成する工程では、隣接する前記テスト用トレンチの開口部側の間隔を互いに異ならせつつ、かつそのうちの一部の間隔を隣接する前記素子用トレンチの開口部の間隔より狭くし、
前記電極を埋め込む工程の後、前記テスト用領域において、隣接する前記テスト用トレンチに埋め込まれた前記電極が電気的に接続されているか否かを検査することにより、電気的に接続されている前記電極が埋め込まれている隣接する前記テスト用トレンチの開口部側の間隔と、電気的に接続されていない前記電極が埋め込まれている隣接する前記テスト用トレンチの開口部側の間隔とに基づいて、隣接する前記素子用トレンチの間隔のうちの最も狭くなる部分の幅を推測することを特徴とする半導体装置の製造方法。 - 前記テスト用トレンチを形成する工程では、所定方向に前記複数のテスト用トレンチを延設し、前記所定方向と直交する方向における隣接する前記テスト用トレンチ間の開口部側の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記テスト用トレンチを形成する工程では、前記テスト用トレンチの1つを所定方向に延設すると共に、残りの前記テスト用トレンチを当該所定方向と直交する方向に延設し、前記所定方向に延設した前記テスト用トレンチの開口部と前記直交する方向に延設した前記テスト用トレンチの開口部との間の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記テスト用トレンチを形成する工程では、前記テスト用トレンチの1つを円環状に形成すると共に、残りの前記テスト用トレンチを前記円環に沿った周方向に形成し、円環状に形成した前記テスト用トレンチの開口部と周方向に沿った前記テスト用トレンチの開口部との間の幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記テスト用トレンチを形成する工程では、所定間隔離間した一対のテスト用トレンチを複数形成し、前記一対のテスト用トレンチの開口部の間のそれぞれの幅を隣接する前記テスト用トレンチの開口部側の間隔とすることを特徴とする請求項1に記載の半導体装置の製造方法。
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---|---|---|---|---|
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US11349019B2 (en) | 2018-01-17 | 2022-05-31 | Fuji Electric Co., Ltd. | Semiconductor device with an expanded doping concentration distribution in an accumulation region |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05144917A (ja) * | 1991-11-20 | 1993-06-11 | Fujitsu Ltd | 半導体装置 |
JP2000223540A (ja) * | 1999-02-04 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2006324488A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US20080179666A1 (en) * | 2007-01-25 | 2008-07-31 | Infineon Technologies Ag | Semiconductor device having a trench gate and method for manufacturing |
JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05144917A (ja) * | 1991-11-20 | 1993-06-11 | Fujitsu Ltd | 半導体装置 |
JP2000223540A (ja) * | 1999-02-04 | 2000-08-11 | Mitsubishi Electric Corp | 半導体装置 |
JP2006324488A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体装置及びその製造方法 |
US20080179666A1 (en) * | 2007-01-25 | 2008-07-31 | Infineon Technologies Ag | Semiconductor device having a trench gate and method for manufacturing |
JP2012080074A (ja) * | 2010-09-08 | 2012-04-19 | Denso Corp | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10847640B2 (en) | 2016-08-12 | 2020-11-24 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
US11552185B2 (en) | 2016-08-12 | 2023-01-10 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
US11923444B2 (en) | 2016-08-12 | 2024-03-05 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of semiconductor device |
US11349019B2 (en) | 2018-01-17 | 2022-05-31 | Fuji Electric Co., Ltd. | Semiconductor device with an expanded doping concentration distribution in an accumulation region |
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