JP6722101B2 - 半導体装置および過電流保護装置 - Google Patents

半導体装置および過電流保護装置 Download PDF

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Description

この発明は、半導体装置に関し、たとえば、半導体装置を双方向スイッチとして用いた過電流保護装置に用いられるものである。
充電池パックなどでは、回路保護のために半導体スイッチが設けられる。この半導体スイッチは、充電用と放電用の両方に使用可能なように双方向に電流を流すことができるものである。
たとえば、特開２０１６−１６４９６２号公報（特許文献１）に開示された双方向スイッチは、ドレインが共通化されることによって逆直列に接続された２個のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を備える。以下、ＭＯＳＦＥＴをＭＯＳトランジスタと記載する場合がある。
特開２０１６−１６４９６２号公報
上記の特許文献１の図２などに示されるように、従来の充電池パックでは、過電流を検出するために上記の双方向スイッチと直列にシャント抵抗が設けられている。しかしながら、シャント抵抗を設けると回路全体のオン抵抗が増大することになる。充電池パックの場合には急速充電の妨げとなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置は、互いにドレイン電極を共有することによって逆直列に接続された第１のメインＭＯＳトランジスタおよび第２のメインＭＯＳトランジスタと、互いにドレイン電極を共有することによって逆直列に接続された第１のセンスＭＯＳトランジスタおよび第２のセンスＭＯＳトランジスタを備える。第１のセンスＭＯＳトランジスタは第１のメインＭＯＳトランジスタの主電流の検出に用いられ、第２のセンスＭＯＳトランジスタは第２のメインＭＯＳトランジスタの主電流の検出に用いられる。
上記の実施形態によれば、双方向半導体スイッチを備えた回路全体のオン抵抗の増大を抑制することができる。
第１の実施形態の半導体装置を備えた過電流保護装置の構成を示す回路図である。 図１の双方向スイッチを構成する半導体装置の等価回路図である。 図１の過電流保護装置において充電池の放電時の電流方向と充電時の電流方向とを示す図である。 図２の等価回路に対応する半導体装置の構造の一例を模式的に示す平面図である。 図４のＶ−Ｖ線に沿った断面構造を模式的に示した図である。 シミュレーションにおけるセンスＭＯＳＦＥＴの配置位置について説明するための図である。 シミュレーション結果を表形式で示す図である。 図４および図５の半導体装置の製造方法を示すフローチャートである。 第２の実施形態の半導体装置の平面図である。 図９のＸ−Ｘ線に沿った断面構造を模式的に示した図である。 第３の実施形態の半導体装置を備えた過電流保護装置の構成を示す図である。 図１１の過電流保護装置において充電池の放電時の電流方向と充電時の電流方向とを示す図である。 図１１の等価回路に対応する半導体装置の平面図である。 図１３のＸＩＶ−ＸＩＶ線に沿った断面構造を模式的に示した図である。 第４の実施形態の半導体装置の具体的の構造の一例を模式的に示す平面図である。 図１５のＸＶＩ−ＸＶＩ線に沿った断面構造を模式的に示した図である。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
＜第１の実施形態＞
［過電流保護装置および半導体装置の概略構成］
図１は、第１の実施形態の半導体装置を備えた過電流保護装置の構成を示す回路図である。図１では、過電流保護装置１１１を充電池パック１に適用した例について示している。
図１を参照して、充電池パック１は、電源ノード１５，１６と、電源ノード１５，１６間に接続された充電池１２と、過電流保護装置１１１とを備える。電源ノード１５，１６を介して、充電池１２の充電電流および放電電流が入力または出力される。過電流保護装置１１１は、外部接続端子であるノードＮＤ１，ＮＤ２と、ノードＮＤ１，ＮＤ２間に接続された双方向スイッチとしての半導体装置１００と、抵抗素子１７，１８と、制御ＩＣ（Integrated Circuit）１１とを備える。
半導体装置１００は、互いにドレイン電極ＭＤＥを共有することによって逆直列に接続された第１のメインＭＯＳトランジスタＭＱ１および第２のメインＭＯＳトランジスタＭＱ２と、互いにドレイン電極ＳＤＥを共有することによって逆直列に接続された第１のセンスＭＯＳトランジスタＳＱ１および第２のセンスＭＯＳトランジスタＳＱ２とを備える。センスＭＯＳトランジスタＳＱ１はメインＭＯＳトランジスタＭＱ１に流れる主電流を検出するために設けられ、センスＭＯＳトランジスタＳＱ２はメインＭＯＳトランジスタＭＱ２に流れる主電流を検出するために設けられる。メインＭＯＳトランジスタＭＱ１のゲート電極ＭＧＥ１とセンスＭＯＳトランジスタＳＱ１のゲート電極ＳＧＥ１とは共通のゲート端子ＧＴ１に接続される。メインＭＯＳトランジスタＭＱ２のゲート電極ＭＧＥ２とセンスＭＯＳトランジスタＳＱ２のゲート電極ＳＧＥ２とは共通のゲート端子ＧＴ２に接続される。
図２は、図１の双方向スイッチを構成する半導体装置の等価回路図である。図２を参照して、上記のメインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱ１，ＳＱ２は、共通の半導体基板に形成され、各ＭＯＳトランジスタは縦型構造を有している。このため、メインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱ１，ＳＱ２は、寄生ダイオードＭＤ１，ＭＤ２，ＳＤ１，ＳＤ２をそれぞれ有する。各寄生ダイオードは、対応するＭＯＳトランジスタのソースからドレインの方向が順方向となるように、対応するＭＯＳトランジスタと並列に接続される。
さらに、第１の実施形態の場合には、基板の裏面側に形成されるドレイン電極ＭＤＥ，ＳＤＥは共通の金属層によって構成される。さらに、この金属層に隣接する不純物拡散層であるドレイン層も各ＭＯＳトランジスタによって共有化されている。このため、メインＭＯＳトランジスタＭＱ１，ＭＱ２のドレイン電極ＭＤＥとセンスＭＯＳトランジスタＳＱ１，ＳＱ２のドレイン電極ＳＤＥとの間に、比較的小さな抵抗値の寄生抵抗Ｒ１が存在する。
センスＭＯＳトランジスタＳＱ１，ＳＱ２によってメインＭＯＳトランジスタＭＱ１，ＭＱ２に流れる主電流を正確に検出するためには、メインＭＯＳトランジスタＭＱ１とメインＭＯＳトランジスタＭＱ２との間を流れる主電流と、センスＭＯＳトランジスタＳＱ１とセンスＭＯＳトランジスタＳＱ２との間を流れるセンス電流とが完全に分離されるのが望ましい。ところが、上記のように、ドレイン電極ＭＤＥとドレイン電極ＳＤＥとの間の寄生抵抗Ｒ１が存在する場合には、センスＭＯＳトランジスタＳＱ１からメインＭＯＳトランジスタＭＱ２にセンス電流が流れたり、センスＭＯＳトランジスタＳＱ２からメインＭＯＳトランジスタＭＱ１にセンス電流が流れたりする。
そこで、本実施形態の半導体装置１００では、ドレイン電極ＭＤＥとドレイン電極ＳＤＥとの間の寄生抵抗Ｒ１がセンスＭＯＳトランジスタＳＱ１とセンスＭＯＳトランジスタＳＱ２との間の抵抗値（Ｒ２＋Ｒ３）よりも十分に大きくなるように、構造上の工夫が施されている。具体的には、図４および図５を参照して説明する。
再び図１を参照して、半導体装置１００と過電流保護装置１１１の他の構成との接続について説明する。半導体装置１００を構成するメインＭＯＳトランジスタＭＱ１のソース電極ＭＳ１はノードＮＤ１と接続される。メインＭＯＳトランジスタＭＱ２のソース電極ＭＳ２はノードＮＤ２と接続される。さらに、センスＭＯＳトランジスタＳＱ２のソース電極ＳＳ２はノードＮＤ２と接続される。なお、ノードＮＤ１は充電池１２の負極と接続され、ノードＮＤ２は低電位側の電源ノード１６と接続される。
抵抗素子１７は、ノードＮＤ１とセンスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１との間に接続される。抵抗素子１７は、センスＭＯＳトランジスタＳＱ１，ＳＱ２を流れるセンス電流を検出するためのシャント抵抗として用いられる。図２で説明した寄生抵抗Ｒ１を介してセンス電流がほとんど流れないようにするために、抵抗素子１７の抵抗値は、寄生抵抗Ｒ１の抵抗値よりも十分に小さいことが望ましい。ただし、抵抗素子１７の抵抗値が小さすぎると制御ＩＣ１１によって電圧検出ができなくなるので、抵抗素子１７の抵抗値は例えば寄生抵抗Ｒ１の１／１０程度にする。
制御ＩＣ１１は、電源電圧端子ＶＣＣと、接地端子ＧＮＤと、電圧モニタ端子ＶＭと、ゲート端子ＧＴ１，ＧＴ２に接続された２個のゲート制御端子とを備える。電源電圧端子ＶＣＣは高電位側の電源ノード１５と接続される。接地端子ＧＮＤは、抵抗素子１８を介して低電位側の電源ノード１６と接続される。電圧モニタ端子ＶＭはセンスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１と接続される。これによって、電圧モニタ端子ＶＭは、抵抗素子１７に生じる電圧（図１の場合、センスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１の電位）が入力される。
制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１の両方をオン状態（導通状態）またはオフ状態（非導通状態）に制御するための制御信号をゲート端子ＧＴ１に出力する。制御ＩＣ１１は、さらに、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２の両方をオン状態（導通状態）またはオフ状態（非導通状態）に制御するための制御信号をゲート端子ＧＴ２に出力する。
［過電流保護装置の動作］
以下、過電流保護装置１１１の動作について説明する。以下の説明において、抵抗素子１７に生じる電圧が閾値を超えていない場合を通常状態と称し、抵抗素子１７に生じる電圧が閾値を超えている場合を過電流状態と称する。
図３は、図１の過電流保護装置において充電池の放電時の電流方向と充電時の電流方向とを示す図である。図３では、放電時の電流方向を実線の矢印で示し、充電時の電流方向を破線の矢印で示している。以下、図３を参照して、過電流保護装置１１１の動作を放電時と充電時とに分けて説明する。
（１．充電池の放電時の動作）
通常状態の場合には、制御ＩＣ１１からゲート端子ＧＴ１，ＧＴ２にそれぞれ出力された制御信号に従って、メインＭＯＳトランジスタＭＱ１およびメインＭＯＳトランジスタＭＱ２は両方ともオン状態であり、センスＭＯＳトランジスタＳＱ１およびセンスＭＯＳトランジスタＳＱ２は両方ともオン状態である。
放電電流Ｉ１は、充電池１２の正極から電源ノード１５の方向に流れ、電源ノード１６から充電池１２の負極の方向に流れる。電源ノード１６と充電池１２の負極との間に接続された半導体装置１００に関しては、ノードＮＤ２からノードＮＤ１の方向に放電電流Ｉ１が流れる。
より詳細には、ノードＮＤ２に流入した放電電流Ｉ１は、ノードＮＤ２で主電流ＩＭ１とセンス電流ＩＳ１とに分流する。主電流ＩＭ１とセンス電流ＩＳ１との分流比は、メインＭＯＳトランジスタＭＱ２のソース拡散層の形成領域とセンスＭＯＳトランジスタＳＱ２のソース拡散層の形成領域との面積比によって概ね決まる。
主電流ＩＭ１は、メインＭＯＳトランジスタＭＱ２のソース電極ＭＳ２からドレイン電極ＭＤＥの方向にチャネル領域を流れ、さらにメインＭＯＳトランジスタＭＱ１のドレイン電極ＭＤＥからソース電極ＭＳ１の方向にチャネル領域を流れる。図２で説明したように、メインＭＯＳトランジスタＭＱ２の寄生ダイオードＭＤ２にも主電流ＩＭ１は流れるが、メインＭＯＳトランジスタＭＱ１の寄生ダイオードＭＤ１には逆方向となるために主電流ＩＭ１は流れない。メインＭＯＳトランジスタＭＱ１を通過した主電流ＩＭ１は、ノードＮＤ１に到達する。
一方、センス電流ＩＳ１は、センスＭＯＳトランジスタＳＱ２のソース電極ＳＳ２からドレイン電極ＳＤＥの方向にチャネル領域を流れ、さらに、センスＭＯＳトランジスタＳＱ１のドレイン電極ＳＤＥからソース電極ＳＳ１の方向にチャネル領域を流れる。図２で説明したように、センスＭＯＳトランジスタＳＱ２の寄生ダイオードＳＤ２にもセンス電流ＩＳ１は流れるが、センスＭＯＳトランジスタＳＱ１の寄生ダイオードＳＤ１には逆方向となるためにセンス電流ＩＳ１は流れない。
センスＭＯＳトランジスタＳＱ１を通過したセンス電流ＩＳ１は、さらに抵抗素子１７を通ってノードＮＤ１に到達する。ノードＮＤ１において、主電流ＩＭ１とセンス電流ＩＳ１とは合流する。
制御ＩＣ１１は、センス電流ＩＳ１によって抵抗素子１７に生じる電圧（図３の場合、センスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１の電位）を検出する。抵抗素子１７に生じた電圧が予め設定した閾値を超えた場合、制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ１をオフ状態にする制御信号をゲート端子ＧＴ１に出力する。これによってセンスＭＯＳトランジスタＳＱ１もオフ状態になるので、放電電流Ｉ１は半導体装置１００によって遮断される。
なお、放電時には（図３の場合には、ノードＮＤ２からノードＮＤ１の方向に電流が流れる場合には）、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２がオフ状態になるようにしても、図２で説明した寄生ダイオードＭＤ２，ＳＤ２に電流が流れるために放電電流Ｉ１を遮断できない。したがって、放電電流Ｉ１を遮断するためには、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１をオフ状態にする必要がある。もしくは、メインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱ１，ＳＱ２の全てをオフ状態にすれば、放電時であるか充電時であるかにかかわらず、半導体装置１００を流れる電流を遮断することができる。
（２．充電池の充電時の動作）
通常状態の場合には、制御ＩＣ１１からゲート端子ＧＴ１，ＧＴ２にそれぞれ出力された制御信号に従って、メインＭＯＳトランジスタＭＱ１およびメインＭＯＳトランジスタＭＱ２は両方ともオン状態であり、センスＭＯＳトランジスタＳＱ１およびセンスＭＯＳトランジスタＳＱ２は両方ともオン状態である。
充電電流Ｉ２は、電源ノード１５から充電池１２の正極の方向に流れ、充電池１２の負極から電源ノード１６の方向に流れる。電源ノード１６と充電池１２の負極との間に接続された半導体装置１００に関しては、ノードＮＤ１からノードＮＤ２の方向に充電電流Ｉ２が流れる。
より詳細には、ノードＮＤ１に流入した充電電流Ｉ２は、ノードＮＤ１で主電流ＩＭ２とセンス電流ＩＳ２とに分流する。主電流ＩＭ２とセンス電流ＩＳ２との分流比は、メインＭＯＳトランジスタＭＱ１のソース拡散層の形成領域とセンスＭＯＳトランジスタＳＱ１のソース拡散層の形成領域との面積比によって概ね決まる。
主電流ＩＭ２は、メインＭＯＳトランジスタＭＱ１のソース電極ＭＳ１からドレイン電極ＭＤＥの方向にチャネル領域を流れ、さらにメインＭＯＳトランジスタＭＱ２のドレイン電極ＭＤＥからソース電極ＭＳ２の方向にチャネル領域を流れる。図２で説明したように、メインＭＯＳトランジスタＭＱ１の寄生ダイオードＭＤ１にも主電流ＩＭ２は流れるが、メインＭＯＳトランジスタＭＱ２の寄生ダイオードＭＤ２には逆方向となるために主電流ＩＭ２は流れない。メインＭＯＳトランジスタＭＱ２を通過した主電流ＩＭ２は、ノードＮＤ２に到達する。
一方、センス電流ＩＳ２は、抵抗素子１７を介してセンスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１に達する。センス電流ＩＳ２は、さらに、センスＭＯＳトランジスタＳＱ１のソース電極ＳＳ１からドレイン電極ＳＤＥの方向にチャネル領域を流れ、センスＭＯＳトランジスタＳＱ２のドレイン電極ＳＤＥからソース電極ＳＳ２の方向にチャネル領域を流れる。図２で説明したように、センスＭＯＳトランジスタＳＱ１の寄生ダイオードＳＤ１にもセンス電流ＩＳ２は流れるが、センスＭＯＳトランジスタＳＱ２の寄生ダイオードＳＤ２には逆方向となるためにセンス電流ＩＳ２は流れない。センスＭＯＳトランジスタＳＱ２を通過したセンス電流ＩＳ２は、ノードＮＤ２において主電流ＩＭ２と合流する。
制御ＩＣ１１は、センス電流ＩＳ２によって抵抗素子１７に生じる電圧（図３の場合、センスＭＯＳトランジスタＳＱ２のソース電極ＳＳ２の電位）を検出する。抵抗素子１７に生じた電圧が予め設定した閾値を超えた場合、制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ２をオフ状態にする制御信号をゲート端子ＧＴ２に出力する。これによってセンスＭＯＳトランジスタＳＱ２もオフ状態になるので、充電電流Ｉ２は半導体装置１００によって遮断される。
なお、充電時には（図３の場合には、ノードＮＤ１からノードＮＤ２の方向に電流が流れる場合には）、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１がオフ状態になるようにしても、図２で説明した寄生ダイオードＭＤ１，ＳＤ１に電流が流れるために充電電流Ｉ２を遮断できない。したがって、充電電流Ｉ２を遮断するためには、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２をオフ状態にする必要がある。もしくは、メインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱ１，ＳＱ２の全てをオフ状態にすれば、放電時であるか充電時であるかにかかわらず、半導体装置１００を流れる電流を遮断することができる。
［半導体装置の具体的構造］
以下、半導体装置１００の具体的構造の一例について説明する。以下の例では、ゲート電極としてトレンチゲート構造を採用した例について説明するが、それ以外のゲート電極構造を採用しても構わない。たとえば、ゲート電極は基板面に沿った板状の形状であってもよい。また、以下の説明では半導体基板に平行な方向をＸ方向およびＹ方向とし、半導体基板に垂直な方向をＺ方向とする。
図４は、図２の等価回路に対応する半導体装置の構造の一例を模式的に示す平面図である。図４では、図５の断面図に示されている一部の構成のみ図示されている。たとえば、図５のコンタクト４１，４５，５１およびトレンチゲート４８，５４などの図示を省略している。
図４を参照して、半導体装置１００は、基板ＳＵＢに垂直方向から見て（すなわち、基板ＳＵＢを平面視して）、Ｙ方向に延在する対称軸について左右対称の構造を有している。図４に示すように、半導体基板ＳＵＢを平面視して、−Ｘ方向側にメインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１が配置され、＋Ｘ方向側にメインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２が配置される。
メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１の形成領域を取り囲むように、ゲートフィンガーと称する金属ゲート配線２０が配置される。金属ゲート配線２０は図示しない配線を介してゲート用パッド２４と接続される。同様に、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２の形成領域を取り囲むようにゲートフィンガーと称する金属ゲート配線１２０が配置される。金属ゲート配線１２０は図示しない配線を介してゲート用パッド１２４と接続される。
メインＭＯＳトランジスタＭＱ１のソース拡散層２５の形成領域とメインＭＯＳトランジスタＭＱ２のソース拡散層１２５の形成領域とは、Ｘ方向に並んで配置される。同様にメインＭＯＳトランジスタＭＱ１のソース用パッド２１とメインＭＯＳトランジスタＭＱ２のソース用パッド１２１は、Ｘ方向に並んで配置される。ここで、ソース用パッド２１は図２のソース電極ＭＳ１に対応し、ソース用パッド１２１は図２のソース電極ＭＳ２に対応する。
センスＭＯＳトランジスタＳＱ１のソース拡散層２６の形成領域とセンスＭＯＳトランジスタＳＱ２のソース拡散層１２６の形成領域とは、Ｘ方向に並んで配置される。ゲート用パッド２４、センス用パッド２２、センス用パッド１２２、およびゲート用パッド１２４は、この順でＸ方向に沿って配置される。ここで、ゲート用パッド２４は図２のゲート端子ＧＴ１に対応し、ゲート用パッド１２４は図２のゲート端子ＧＴ２に対応する。センス用パッド２２は図２のソース電極ＳＳ１に対応し、センス用パッド１２２は図２のソース電極ＳＳ２に対応する。
図５は、図４のＶ−Ｖ線に沿った断面構造を模式的に示した図である。図５の断面図は、半導体装置１００の構造の概略を示すためものであるので、図４の平面図と完全に対応していない。図面の寸法は実際の寸法と比例関係にない。
また、図５では、メインＭＯＳトランジスタＭＱ１のゲート電極ＭＧＥ１を構成するトレンチゲート４８を３個のみ代表的に示しているが、実際にはより多数のトレンチゲート４８が設けられていてもよい。同様に図５では、センスＭＯＳトランジスタＳＱ１のゲート電極ＳＧＥ１を構成するトレンチゲート５４を２個のみ代表的に示しているが、実際にはより多数のトレンチゲート５４が設けられていてもよい。
以下、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１の断面構造について説明する。メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２についても同様の構成を有している。また、以下では、各ＭＯＳトランジスタはＮチャネルであるとして説明する。
図５を参照して、半導体装置１００は、Ｎ＋型ドレイン層３４（Ｓｕｂ Ｎ＋）として用いられるＮ＋型半導体基板ＳＵＢを基にして形成される。半導体基板の材料として一般的にはシリコンが用いられるが、他の半導体材料を用いても構わない。以下の説明では、Ｎ＋型半導体基板ＳＵＢの＋Ｚ方向側の面を主面３８と称し、−Ｚ方向側の面を裏面３９と称する。
Ｎ＋型半導体基板ＳＵＢの主面３８上にＮ−型ドリフト層３３（Ｅｐｉ Ｎ−）がエピタキシャル成長法によって形成されている。Ｎ−型ドリフト層３３には各種の不純物層が形成される。具体的に、半導体装置１００は、Ｎ−型ドリフト層３３の表面付近に形成されたＰ−型ベース拡散層３６と、Ｐ−型ベース拡散層３６の表面付近に形成されたＮ＋型ソース拡散層２５，２６と、Ｎ−型ドリフト層３３の表面付近かつ基板周縁部に形成されたＮ＋型半導体層３２とを含む。
メインＭＯＳトランジスタＭＱ１のＮ＋型ソース拡散層２５の形成領域には、Ｎ＋型ソース拡散層２５およびＰ−型ベース拡散層３６を貫通してＮ−型ドリフト層３３の内部に達する複数のトレンチ６１が形成されている。さらに、センスＭＯＳトランジスタＳＱ１用のＮ＋型ソース拡散層２６の形成領域には、Ｎ＋型ソース拡散層２６およびＰ−型ベース拡散層３６を貫通してＮ−型ドリフト層３３の内部に達する複数のトレンチ６２が形成されている。
ソース拡散層２５の形成領域内において、各トレンチ６１はＸ方向に延在するともに、トレンチ６１全体としてＹ方向に並んで配置される。ソース拡散層２６の形成領域内において、各トレンチ６２はＸ方向に延在するともに、トレンチ６２全体としてＹ方向に並んで配置される。
さらに、金属ゲート配線２０の下方には、Ｎ−型ドリフト層３３の表面から内部に達するか、またはＰ−型ベース拡散層３６を貫通してＮ−型ドリフト層３３の内部に達する複数のトレンチ６０が形成されている。
各トレンチ６１の内表面にはゲート絶縁膜４７が形成され、ゲート絶縁膜４７を介在して各トレンチ６１の内部にトレンチゲート４８が埋め込み電極として形成される。同様に、各トレンチ６２の内表面にはゲート絶縁膜５３が形成され、ゲート絶縁膜５３を介在して各トレンチ６２の内部にトレンチゲート５４が埋め込み電極として形成される。さらに、各トレンチ６０の内表面には絶縁膜４２が形成され、絶縁膜４２を介在して各トレンチ６０の内部にゲート配線４３が形成される。ゲート配線４３は、トレンチゲート４８，５４と接続される。
半導体装置１００は、さらに、層間絶縁層３１と、コンタクト４１，４５と、金属ゲート配線２０と、ソース用パッド２１と、センス用パッド２２と、金属ドレイン電極３５とを含む。層間絶縁層３１は、上記のＮ−型ドリフト層３３、Ｎ＋型ソース拡散層２５、Ｎ＋型ソース拡散層２６、Ｎ＋型半導体層３２、トレンチゲート４８、トレンチゲート５４、およびゲート配線４３を覆うように形成される。
ソース用パッド２１は、ＴｉＷ（チタンタングステン）膜等のバリアメタル膜４４を介在して層間絶縁層３１の上に形成される。ソース用パッド２１は、金属材料で形成されたコンタクト４５を介してＮ＋型ソース拡散層２５およびＰ−型ベース拡散層３６と電気的に接続される。各コンタクト４５は、層間絶縁層３１およびＮ＋型ソース拡散層２５を貫通してＰ−型ベース拡散層３６の内部に達する。コンタクト４５の先端部には、Ｐ＋型コンタクト領域４６が形成されている。コンタクト４５は、隣り合うトレンチゲート４８の間および最も端に配置されたトレンチゲート４８の外側に配置される。
センス用パッド２２は、ＴｉＷ膜等のバリアメタル膜５０を介在して層間絶縁層３１の上に形成される。センス用パッド２２は、金属材料で形成されたコンタクト５１を介してＮ＋型ソース拡散層２６およびＰ−型ベース拡散層３６と電気的に接続される。各コンタクト５１は、層間絶縁層３１およびＮ＋型ソース拡散層２６を貫通してＰ−型ベース拡散層３６の内部に達する。コンタクト５１の先端部には、Ｐ＋型コンタクト領域５２が形成されている。コンタクト５１は、隣り合うトレンチゲート５４の間および最も端に配置されたトレンチゲート５４の外側に配置される。
金属ゲート配線２０は、ＴｉＷ膜等のバリアメタル膜４０を介在して層間絶縁層３１の上に形成される。金属ゲート配線２０は、金属材料で形成されたコンタクト４１を介してゲート配線４３と接続される。
金属ドレイン電極３５は、Ｎ＋型半導体基板ＳＵＢの裏面３９に、すなわち、Ｎ＋型ドレイン層Ｎ＋型ドレイン層３４の表面上に形成される。金属ドレイン電極３５は、図２のドレイン電極ＭＤＥ，ＳＤＥに対応する。
［半導体装置の構造上の特徴］
図４および図５に示す半導体装置１００の構造において、メインＭＯＳトランジスタＭＱ１を流れる主電流は、ソース用パッド２１が高電位側の場合には、ソース用パッド２１から、コンタクト４５、Ｐ−型ベース拡散層３６、Ｎ−型ドリフト層３３、Ｎ＋型ドレイン層３４を順に介して金属ドレイン電極３５に到達する。ソース用パッド２１が低電位側の場合には、主電流は、金属ドレイン電極３５から、Ｎ＋型ドレイン層３４、Ｎ−型ドリフト層３３、Ｐ−型ベース拡散層３６に形成されたチャネル領域、Ｎ＋型ソース拡散層２５、コンタクト４５を順に介してソース用パッド２１に到達する。メインＭＯＳトランジスタＭＱ２についても同様である。一方、メインＭＯＳトランジスタＭＱ１とメインＭＯＳトランジスタＭＱ２との間を流れる主電流のほとんどは、低抵抗である金属ドレイン電極３５を介して流れる。十分な電流を流すために金属ドレイン電極３５は、たとえば、３μｍ以上の厚みに形成される。
センスＭＯＳトランジスタＳＱ１を流れるセンス電流は、センス用パッド２２が高電位側の場合には、センス用パッド２２から、コンタクト５１、Ｐ−型ベース拡散層３６、Ｎ−型ドリフト層３３、Ｎ＋型ドレイン層３４を順に介して金属ドレイン電極３５に到達する。センス用パッド２２が低電位側の場合には、センス電流は、金属ドレイン電極３５から、Ｎ＋型ドレイン層３４、Ｎ−型ドリフト層３３、Ｐ−型ベース拡散層３６に形成されたチャネル領域、Ｎ＋型ソース拡散層２６、コンタクト５１を順に介してセンス用パッド２２に到達する。センスＭＯＳトランジスタＳＱ２についても同様である。一方、センスＭＯＳトランジスタＳＱ１とセンスＭＯＳトランジスタＳＱ２との間を流れるセンス電流のほとんどは、低抵抗である金属ドレイン電極３５を介して流れる。
したがって、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴとの間で金属ドレイン電極３５を介してセンス電流がほとんど流れないようにするためには、図４において、ソース拡散層２６とソース拡散層１２６との間の最短距離Ｗに比べて、ソース拡散層２６とソース拡散層１２５との間の最短距離Ｌ並びにソース拡散層２５とソース拡散層１２６との間の最短距離Ｌを十分に長くする必要がある。以下、Ｌ／Ｗの値がどの程度であれば、センスＭＯＳトランジスタＳＱ１，ＳＱ２とメインＭＯＳトランジスタＭＱ１，ＭＱ２との間でセンス電流がほとんど流れないようにできるかについて、シミュレーションを行った結果について説明する。
図６は、シミュレーションにおけるセンスＭＯＳＦＥＴの配置位置について説明するための図である。図６に示すように、センスＭＯＳトランジスタＳＱ１のソース拡散層２６の形成領域をＡ点、Ｂ点、Ｃ点、Ｄ点に変更した場合についてシミュレーションを行った。
具体的に、Ａ点の場合にＬ／Ｗ＝５であり、Ｂ点の場合にＬ／Ｗ＝３であり、Ｃ点の場合にＬ／Ｗ＝２であり、Ｄ点の場合にＬ／Ｗ＝１である。メインＭＯＳトランジスタＭＱ１のソース拡散層２５の形成領域の面積と、センスＭＯＳトランジスタＳＱ１のソース拡散層１２５の形成領域の面積との比を５０００とした。金属ドレイン電極３５の厚みを３μｍとした。これらの条件において、メインＭＯＳトランジスタＭＱ１とメインＭＯＳトランジスタＭＱ２との間を流れる主電流と、センスＭＯＳトランジスタＳＱ１とセンスＭＯＳトランジスタＳＱ２との間を流れるセンス電流との比を計算した。
図７は、シミュレーション結果を表形式で示す図である。図７に示すように、Ｌ／Ｗの値が３以上であれば、ソース拡散層の面積比に対する誤差は約２％以内であるので、センスＭＯＳトランジスタＳＱ１，ＳＱ２を用いて十分な精度で主電流の大きさを検出することができる。
［半導体装置の製造方法］
以下、本実施形態の半導体装置１００の製造方法の一例について簡単に説明する。
図８は、図４および図５の半導体装置の製造方法を示すフローチャートである。図４、図５、および図８を参照して、最初にシリコン単結晶のＮ＋型半導体基板ＳＵＢを準備する（図８のステップＳＴ１００）。
次に、Ｎ＋型半導体基板ＳＵＢの主面３８上にドープされたシリコンをエピタキシャル成長させることによってＮ−型ドリフト層３３を形成する（ステップＳＴ１０１）。
次に、Ｎ−型ドリフト層３３にトレンチ６０，６１，６２を形成する（ステップＳＴ１０２）。具体的には、リソグラフィ工程を用いてトレンチ形成用のハードマスク膜をＮ−型ドリフト層３３の表面上に形成し、このハードマスク膜を利用して異方性ドライエッチングを行うことによってトレンチ６０，６１，６２を形成する。トレンチ６０，６１，６２の形成後にハードマスク膜をウェットエッチングによって除去する。
次に、たとえば、熱酸化により、Ｎ−型ドリフト層３３の表面およびトレンチ６０，６１，６２の内面のほぼ全面に、絶縁膜４２またはゲート絶縁膜４７を形成する（ステップＳＴ１０３）。
次に、トレンチ６０，６１，６２を埋め込むように、絶縁膜４２またはゲート絶縁膜４７上のほぼ全面に、例えばＣＶＤ（Chemical Vapor Deposition）等により、例えばリンがドープされたドープトポリシリコン（Doped Poly-Silicon）膜を形成する。トレンチ６０，６１，６２外のドープトポリシリコン膜は、たとえば、ウェットエッチングによって除去される。これによって、トレンチ６０内にゲート配線４３が形成され、トレンチ６１，６２内に埋め込み電極（すなわち、トレンチゲート４８，５４）が形成される（ステップＳＴ１０４）。
次に、熱酸化またはＣＶＤ等によって、Ｎ−型半導体基板ＳＵＢの主面３８上のほぼ全面に酸化シリコン膜等の比較的薄い絶縁膜（たとえば、図１０の５８）を形成する（ステップＳＴ１０５）。
次に、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、Ｐ型不純物をイオン注入する。その後、熱拡散することによってＰ−型ベース拡散層３６を形成する（ステップＳＴ１０６）。不要になったレジスト膜は、アッシング等によって除去される。
次に、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、Ｎ型不純物をイオン注入する。これによって、Ｐ−型ベース拡散層３６の上部領域にＮ＋型ソース拡散層２５，２６が形成される（ステップＳＴ１０７）。同時に、基板周縁部のＮ＋型半導体層３２も形成される。不要になったレジスト膜は、アッシング等によって除去される。
次に、Ｎ＋型半導体基板ＳＵＢの主面３８側のほぼ全面に、ＣＶＤまたは塗布等によって層間絶縁層３１を形成する（ステップＳＴ１０８）。層間絶縁層３１の材料として、例えば、ＰＳＧ（Phosphsilicate Glass）膜、ＢＰＳＧ（Borophosphsilicate Glass）膜、ＮＳＧ（Non-doped Silicate Glass）膜、ＳＯＧ（Spin-On-Glass）膜または、これらの複合膜等を用いることができる。
次に、隣り合うトレンチゲート４８の間および最も端に配置されたトレンチゲート４８の外側にソース用パッド２１との接続用のコンタクト溝６４を形成する（ステップＳＴ１０９）。同様に、隣り合うトレンチゲート５４の間および最も端に配置されたトレンチゲート５４の外側にセンス用パッド２２との接続用のコンタクト溝６５を形成する。これらのコンタクト溝６４，６５の形成は、たとえば、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、異方性ドライエッチング等によって行われる。
次に、上記のレジスト膜をマスクとしたイオン注入によって、コンタクト溝６４，６５の底面近傍にＰ＋型コンタクト領域４６が形成される（ステップＳＴ１１０）。この後、不要になったレジスト膜は、アッシング等によって除去される。
次に、金属ゲート配線２０とゲート配線４３とを接続するためのコンタクト溝６３を形成する（ステップＳＴ１１１）。具体的には、たとえば、リソグラフィ工程を用いて形成したレジスト膜をマスクとして、異方性ドライエッチング等によってコンタクト溝６３が形成される。不要になったレジスト膜は、アッシング等によって除去される。
次に、形成したコンタクト溝６３，６４，６５および層間絶縁層３１のほぼ全面にＴｉＷ等のバリアメタル膜を形成する（ステップＳＴ１１２）。続いて、スパッタリング成膜等によりアルミニウム系の金属厚膜を形成する（ステップＳＴ１１３）。この後、リソグラフィ工程とエッチングとを用いて金属厚膜およびバリアメタル膜をエッチングすることによって、コンタクト４５，５１，６３、金属ゲート配線２０、ソース用パッド２１、およびセンス用パッド２２が形成される。
次に、Ｎ＋型半導体基板ＳＵＢの裏面３９（裏面）を研削することによって、基板の厚みを調整する（ステップＳＴ１１４）。
次に、Ｎ＋型半導体基板ＳＵＢの裏面３９のほぼ全面に、スパッタリング成膜等により金属ドレイン電極３５を形成する（ステップＳＴ１１５）。以上によって、図４および図５の構成の半導体装置１００が完成する。
［第１の実施形態の効果］
上記のとおり、第１の実施形態の半導体装置は、互いに逆直列に接続された縦型構造のメインＭＯＳトランジスタＭＱ１，ＭＱ２と互いに逆直列に接続された縦型構造のセンスＭＯＳトランジスタＳＱ１，ＳＱ２とが同一基板に形成された構造を有する。センスＭＯＳトランジスタＳＱ１，ＳＱ２を設けることによって、電流検出のためのシャント抵抗をメインＭＯＳトランジスタＭＱ１，ＭＱ２と直列に接続する必要がない。したがって、オン状態のときの主電流の経路での抵抗の増大を抑制することができる。
さらに、センスＭＯＳＦＥＴのソース拡散層２６とソース拡散層１２６との間の最短距離Ｗに対する、メインＭＯＳＦＥＴのソース拡散層２５，２６とセンスＭＯＳＦＥＴのソース拡散層１２５，１２６との間の最短距離Ｌの比Ｌ／Ｗを３以上にすることによって、センスＭＯＳＦＥＴによる主電流の検出精度を高めることができる。
＜第２の実施形態＞
第２の実施形態の半導体装置は、ソース用パッド２１，１２１、センス用パッド２２，１２２、およびゲート用パッド２４，１２４の配置を、第１の実施形態の場合の配置から変更したものである。以下、図面を参照して具体的に説明する。
図９は、第２の実施形態の半導体装置の平面図である。図９を参照して、メインＭＯＳトランジスタＭＱ１のソース用パッド２１とメインＭＯＳトランジスタＭＱ２のソース用パッド１２１とは、Ｘ方向に並んで配置される。同様に、センスＭＯＳトランジスタＳＱ１のセンス用パッド２２とセンスＭＯＳトランジスタＳＱ２のセンス用パッド１２２とは、Ｘ方向に並んで配置される。これらの配置は、図４に示す実施の形態１の場合と同じである。
一方、図９の半導体装置１０１では、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱ１で用いられるゲート用パッド２４は、ソース用パッド２１とセンス用パッド２２との間に配置される。同様に、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱ２で用いられるゲート用パッド１２４は、ソース用パッド１２１とセンス用パッド１２２との間に配置される。
以上のように、ゲート用パッド２４およびゲート用パッド１２４を配置することによって、センスＭＯＳＦＥＴのソース拡散層２６とソース拡散層１２６との間の最短距離Ｗに対する、メインＭＯＳＦＥＴのソース拡散層２５，２６とセンスＭＯＳＦＥＴのソース拡散層１２５，１２６との間の最短距離Ｌの比Ｌ／Ｗをさらに増やすことができる。この結果、センスＭＯＳトランジスタＳＱ１，ＳＱ２とメインＭＯＳトランジスタＭＱ１，ＭＱ２との間でセンス電流ができるだけ流れないようにすることができるので、センスＭＯＳＦＥＴによる主電流の検出精度を高めることができる。
図１０は、図９のＸ−Ｘ線に沿った断面構造を模式的に示した図である。図１０の断面図は、ゲート用パッド２４付近の断面構造が追加されている点で図５の断面図と異なる。ゲート用パッド２４の下方には、薄い絶縁膜５８を介してフィールドプレート電極５７が形成されている。フィールドプレート電極５７の上部に層間絶縁層３１が形成され、さらに、層間絶縁層３１の上部にバリアメタル膜５５を介してゲート用パッド２４が形成される。ゲート用パッド２４とフィールドプレート電極５７とはコンタクト６６を介して接続される。図１０のその他の点は図５と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
＜第３の実施形態＞
第３の実施形態の半導体装置１０２は、互いに逆直列に接続されたセンスＭＯＳトランジスタＳＱＢ１，ＳＱＢ２をさらに含む点で、第１の実施形態の半導体装置１００と異なる。以下、図面を参照して具体的に説明する。
［過電流保護装置および半導体装置の概略構成］
図１１は、第３の実施形態の半導体装置を備えた過電流保護装置の構成を示す図である。図１１を参照して、充電池パック２は、電源ノード１５，１６と、電源ノード１５，１６間に接続された充電池１２と、過電流保護装置１１２とを備える。過電流保護装置１１２は、外部接続端子であるノードＮＤ１，ＮＤ２と、ノードＮＤ１，ＮＤ２間に接続された半導体装置１０２と、抵抗素子１７，１８，１９と、制御ＩＣ（Integrated Circuit）１１Ｂとを備える。
半導体装置１０２は、互いにドレイン電極ＭＤＥを共有することによって逆直列に接続された第１のメインＭＯＳトランジスタＭＱ１および第２のメインＭＯＳトランジスタＭＱ２を備える。さらに、半導体装置１０２は、互いにドレイン電極ＳＤＥＡを共有することによって逆直列に接続された第１のセンスＭＯＳトランジスタＳＱＡ１および第２のセンスＭＯＳトランジスタＳＱＡ２と、互いにドレイン電極ＳＤＥＢを共有することによって逆直列に接続された第３のセンスＭＯＳトランジスタＳＱＢ１および第４のセンスＭＯＳトランジスタＳＱＢ２とを備える。
センスＭＯＳトランジスタＳＱＡ１，ＳＱＢ１はメインＭＯＳトランジスタＭＱ１に流れる主電流を検出するために設けられ、センスＭＯＳトランジスタＳＱＡ２，ＳＱＢ２はメインＭＯＳトランジスタＭＱ２に流れる主電流を検出するために設けられる。メインＭＯＳトランジスタＭＱ１のゲート電極ＭＧＥ１、センスＭＯＳトランジスタＳＱＡ１のゲート電極ＳＧＥＡ１、およびセンスＭＯＳトランジスタＳＱＢ１のゲート電極ＳＧＥＢ１は、共通のゲート端子ＧＴ１に接続される。メインＭＯＳトランジスタＭＱ２のゲート電極ＭＧＥ２、センスＭＯＳトランジスタＳＱＡ２のゲート電極ＳＧＥＡ２、およびセンスＭＯＳトランジスタＳＱＢ２のゲート電極ＳＧＥＢ２は、共通のゲート端子ＧＴ２に接続される。
上記のメインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２は、共通の半導体基板に形成され、各ＭＯＳトランジスタは縦型構造を有している。このため、メインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２の各々は、図示しない寄生ダイオードを有する。各寄生ダイオードは、対応するＭＯＳトランジスタのソースからドレインの方向が順方向となるように、対応するＭＯＳトランジスタと並列に接続される。
さらに、第３の実施形態の場合には、基板の裏面側に形成されるドレイン電極ＭＤＥ，ＳＤＥＡ，ＳＤＥＢは共通の金属層によって構成される。さらに、この金属層に隣接する不純物拡散層であるドレイン層も各ＭＯＳトランジスタによって共有化されている。このため、メインＭＯＳトランジスタＭＱ１，ＭＱ２のドレイン電極ＭＤＥとセンスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２のドレイン電極ＳＤＥＡとの間に寄生抵抗Ｒ１が存在する。同様に、メインＭＯＳトランジスタＭＱ１，ＭＱ２のドレイン電極ＭＤＥとセンスＭＯＳトランジスタＳＱＢ１，ＳＱＢ２のドレイン電極ＳＤＥＢとの間に寄生抵抗Ｒ４が存在する。
図２および図４で説明したように、メインＭＯＳトランジスタＭＱ１，ＭＱ２を流れる主電流を正確に検出するためには、寄生抵抗Ｒ１の抵抗値は、センスＭＯＳトランジスタＳＱＡ１とセンスＭＯＳトランジスタＳＱＡ２との間の抵抗値（Ｒ２＋Ｒ３）よりも十分に大きくする必要がある。さらに、寄生抵抗Ｒ４の抵抗値は、センスＭＯＳトランジスタＳＱＢ１とセンスＭＯＳトランジスタＳＱＢ２との間の抵抗値（Ｒ５＋Ｒ６）よりも十分に大きくする必要がある。
次に、半導体装置１０２と過電流保護装置１１２の他の構成との接続について説明する。半導体装置１０２を構成するメインＭＯＳトランジスタＭＱ１のソース電極ＭＳ１はノードＮＤ１と接続される。メインＭＯＳトランジスタＭＱ２のソース電極ＭＳ２はノードＮＤ２と接続される。さらに、センスＭＯＳトランジスタＳＱＡ２のソース電極ＳＳＡ２はノードＮＤ２と接続される。センスＭＯＳトランジスタＳＱＢ１のソース電極ＳＳＢ１はノードＮＤ１と接続される。なお、ノードＮＤ１は充電池１２の負極と接続され、ノードＮＤ２は低電位側の電源ノード１６と接続される。
抵抗素子１７は、ノードＮＤ１とセンスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１との間に接続される。抵抗素子１９は、ノードＮＤ２とセンスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２との間に接続される。寄生抵抗Ｒ１を介してセンス電流がほとんど流れないようにするために、抵抗素子１７の抵抗値は、寄生抵抗Ｒ１の抵抗値よりも十分に小さいことが望ましい。ただし、抵抗素子１７の抵抗値が小さすぎると制御ＩＣ１１によって電圧検出ができなくなるので、抵抗素子１７の抵抗値は例えば寄生抵抗Ｒ１の１／１０程度にする。同様に、寄生抵抗Ｒ４を介してセンス電流がほとんど流れないようにするために、抵抗素子１９の抵抗値は、寄生抵抗Ｒ４の抵抗値よりも十分に小さいことが望ましい。ただし、抵抗素子１９の抵抗値が小さすぎると制御ＩＣ１１によって電圧検出ができなくなるので、抵抗素子１９の抵抗値は例えば寄生抵抗Ｒ１の１／１０程度にする。
制御ＩＣ１１Ｂは、電源電圧端子ＶＣＣと、接地端子ＧＮＤと、電圧モニタ端子ＶＭ１，ＶＭ２と、ゲート端子ＧＴ１，ＧＴ２に接続された２個のゲート制御端子とを備える。電源電圧端子ＶＣＣは高電位側の電源ノード１５と接続される。接地端子ＧＮＤは、抵抗素子１８を介してノードＮＤ２（さらに、低電位側の電源ノード１６）と接続される。電圧モニタ端子ＶＭ１はセンスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１と接続される。これによって、電圧モニタ端子ＶＭ１には、抵抗素子１７に生じる電圧（図１１の場合、センスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１の電位）が入力される。電圧モニタ端子ＶＭ２はセンスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２と接続される。これによって、電圧モニタ端子ＶＭ２には、抵抗素子１９に生じる電圧（図１１の場合、センスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２の電位）が入力される。
制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱＡ１，ＳＱＢ１の全てをオン状態（導通状態）またはオフ状態（非導通状態）に制御するための制御信号をゲート端子ＧＴ１に出力する。制御ＩＣ１１は、さらに、メインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱＡ２，ＳＱＢ２の全てをオン状態（導通状態）またはオフ状態（非導通状態）に制御するための制御信号をゲート端子ＧＴ２に出力する。
［過電流保護装置の動作］
以下、過電流保護装置１１２の動作について説明する。以下の説明において、抵抗素子１７に生じる電圧と抵抗素子１９に生じる電圧のいずれも閾値を超えていない場合を通常状態と称し、抵抗素子１７に生じる電圧および抵抗素子１９のいずれかに生じる電圧が閾値を超えている場合を過電流状態と称する。
図１２は、図１１の過電流保護装置において充電池の放電時の電流方向と充電時の電流方向とを示す図である。図１２では、放電時の電流方向を実線の矢印で示し、充電時の電流方向を破線の矢印で示している。以下、図１２を参照して過電流保護装置１１２の動作を放電時と充電時とに分けて説明する。
（１．充電池の放電時の動作）
通常状態の場合には、制御ＩＣ１１からゲート端子ＧＴ１，ＧＴ２にそれぞれ出力された制御信号に従って、メインＭＯＳトランジスタＭＱ１，ＭＱ２は両方ともオン状態であり、センスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２はいずれもオン状態である。
放電電流Ｉ１は、充電池１２の正極から電源ノード１５の方向に流れ、電源ノード１６から充電池１２の負極の方向に流れる。電源ノード１６と充電池１２の負極との間に接続された半導体装置１０２に関しては、ノードＮＤ２からノードＮＤ１の方向に放電電流Ｉ１が流れる。
より詳細には、ノードＮＤ２に流入した放電電流Ｉ１は、ノードＮＤ２で主電流ＩＭ１とセンス電流ＩＳ１とに分流する。抵抗素子１９が設けられているために、センス電流ＩＳ１は、抵抗素子１９を介してセンスＭＯＳトランジスタＳＱＢ２の方向にはほとんど流れずに、センスＭＯＳトランジスタＳＱＡ２の方向に流れる。主電流ＩＭ１とセンス電流ＩＳ１との分流比は、メインＭＯＳトランジスタＭＱ２のソース拡散層の形成領域とセンスＭＯＳトランジスタＳＱＡ２のソース拡散層の形成領域との面積比によって概ね決まる。
主電流ＩＭ１は、メインＭＯＳトランジスタＭＱ２のソース電極ＭＳ２からドレイン電極ＭＤＥの方向にチャネル領域を流れ、さらにメインＭＯＳトランジスタＭＱ１のドレイン電極ＭＤＥからソース電極ＭＳ１の方向にチャネル領域を流れる。この場合、メインＭＯＳトランジスタＭＱ２の寄生ダイオードにも主電流ＩＭ１は流れるが、メインＭＯＳトランジスタＭＱ１の寄生ダイオードには逆方向となるために主電流ＩＭ１は流れない。メインＭＯＳトランジスタＭＱ１を通過した主電流ＩＭ１は、ノードＮＤ１に到達する。
一方、センス電流ＩＳ１は、センスＭＯＳトランジスタＳＱＡ２のソース電極ＳＳＡ２からドレイン電極ＳＤＥＡの方向にチャネル領域を流れ、さらに、センスＭＯＳトランジスタＳＱＡ１のドレイン電極ＳＤＥＡからソース電極ＳＳＡ１の方向にチャネル領域を流れる。この場合、センスＭＯＳトランジスタＳＱＡ２の寄生ダイオードにもセンス電流ＩＳ１は流れるが、センスＭＯＳトランジスタＳＱＡ１の寄生ダイオードには逆方向となるためにセンス電流ＩＳ１は流れない。
センスＭＯＳトランジスタＳＱＡ１を通過したセンス電流ＩＳ１は、さらに抵抗素子１７を介してノードＮＤ１に到達する。ノードＮＤ１において、主電流ＩＭ１とセンス電流ＩＳ１とは合流する。なお、抵抗素子１７の抵抗値は寄生抵抗Ｒ１の抵抗値の１／１０程度に形成されているので、センス電流ＩＳ１は寄生抵抗Ｒ１にはほとんど流れない。
制御ＩＣ１１は、センス電流ＩＳ１によって抵抗素子１７に生じる電圧（図１２の場合、センスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１の電位）、ならびに抵抗素子１９に生じる電圧（図１２の場合、センスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２の電位）を検出する。放電時には、抵抗素子１９にはセンス電流ＩＳ１がほとんど流れないので、抵抗素子１９に生じる電圧が予め設定した閾値を超えることはない。一方、センス電流ＩＳ１によって抵抗素子１７に生じる電圧は、放電電流Ｉ１が過電流となった場合に、予め設定した閾値を超える。この場合、制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ１をオフ状態にする制御信号をゲート端子ＧＴ１に出力する。これによってセンスＭＯＳトランジスタＳＱＡ１，ＳＱＢ１もオフ状態になるので、放電電流Ｉ１は半導体装置１０２によって遮断される。
（２．充電池の充電時の動作）
通常状態の場合には、制御ＩＣ１１からゲート端子ＧＴ１，ＧＴ２にそれぞれ出力された制御信号に従って、メインＭＯＳトランジスタＭＱ１，ＭＱ２は両方ともオン状態であり、センスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２はいずれもオン状態である。
充電電流Ｉ２は、電源ノード１５から充電池１２の正極の方向に流れ、充電池１２の負極から電源ノード１６の方向に流れる。電源ノード１６と充電池１２の負極との間に接続された半導体装置１０２に関しては、ノードＮＤ１からノードＮＤ２の方向に充電電流Ｉ２が流れる。
より詳細には、ノードＮＤ１に流入した充電電流Ｉ２は、ノードＮＤ１で主電流ＩＭ２とセンス電流ＩＳ２とに分流する。抵抗素子１７が設けられているために、センス電流ＩＳ２は、抵抗素子１７を介してセンスＭＯＳトランジスタＳＱＡ１の方向にはほとんど流れずに、センスＭＯＳトランジスタＳＱＢ１の方向に流れる。主電流ＩＭ２とセンス電流ＩＳ２との分流比は、メインＭＯＳトランジスタＭＱ１のソース拡散層の形成領域とセンスＭＯＳトランジスタＳＱＢ１のソース拡散層の形成領域との面積比によって概ね決まる。
主電流ＩＭ２は、メインＭＯＳトランジスタＭＱ１のソース電極ＭＳ１からドレイン電極ＭＤＥの方向にチャネル領域を流れ、さらにメインＭＯＳトランジスタＭＱ２のドレイン電極ＭＤＥからソース電極ＭＳ２の方向にチャネル領域を流れる。この場合、メインＭＯＳトランジスタＭＱ１の寄生ダイオードにも主電流ＩＭ２は流れるが、メインＭＯＳトランジスタＭＱ２の寄生ダイオードには逆方向となるために主電流ＩＭ２は流れない。メインＭＯＳトランジスタＭＱ２を通過した主電流ＩＭ２は、ノードＮＤ２に到達する。
一方、センス電流ＩＳ２は、センスＭＯＳトランジスタＳＱＢ１のソース電極ＳＳＢ１からドレイン電極ＳＤＥＢの方向にチャネル領域を流れ、センスＭＯＳトランジスタＳＱＢ２のドレイン電極ＳＤＥＢからソース電極ＳＳＢ２の方向にチャネル領域を流れる。この場合、センスＭＯＳトランジスタＳＱＢ１の寄生ダイオードにもセンス電流ＩＳ２は流れるが、センスＭＯＳトランジスタＳＱＢ２の寄生ダイオードには逆方向となるためにセンス電流ＩＳ２は流れない。
センスＭＯＳトランジスタＳＱＢ２を通過したセンス電流ＩＳ２は、さらに抵抗素子１９を通ってノードＮＤ２に到達する。ノードＮＤ２において、センス電流ＩＳ２と主電流ＩＭ２とは合流する。なお、抵抗素子１９の抵抗値は寄生抵抗Ｒ４の抵抗値の１／１０程度に形成されているので、センス電流ＩＳ２は寄生抵抗Ｒ４にはほとんど流れない。
制御ＩＣ１１は、センス電流ＩＳ２によって抵抗素子１７に生じる電圧（図１２の場合、センスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１の電位）、ならびに抵抗素子１９に生じる電圧（図１２の場合、センスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２の電位）を検出する。充電時には、抵抗素子１７にはセンス電流ＩＳ２がほとんど流れないので、抵抗素子１７に生じる電圧が予め設定した閾値を超えることはない。一方、センス電流ＩＳ２によって抵抗素子１９に生じる電圧は、充電電流Ｉ２が過電流となった場合に、予め設定した閾値を超える。このとき、制御ＩＣ１１は、メインＭＯＳトランジスタＭＱ２をオフ状態にする制御信号をゲート端子ＧＴ２に出力する。これによってセンスＭＯＳトランジスタＳＱＡ２，ＳＱＢ２もオフ状態になるので、充電電流Ｉ２は半導体装置１０２によって遮断される。
［半導体装置の具体的構造］
図１３は、図１１の等価回路に対応する半導体装置の平面図である。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った断面構造を模式的に示した図である。図１３および図１４のセンスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２は、図９および図１０のセンスＭＯＳトランジスタＳＱ１，ＳＱ２に対応する。図１３および図１４の場合には、さらに、センスＭＯＳトランジスタＳＱＢ１，ＳＱＢ２が設けられている。
図１３を参照して、基板ＳＵＢに垂直な方向から見て、センスＭＯＳトランジスタＳＱＢ１のソース拡散層２７の形成領域と、センスＭＯＳトランジスタＳＱＢ２のソース拡散層１２７の形成領域とは、Ｘ方向に並んで配置される。センスＭＯＳトランジスタＳＱＢ１のセンス用パッド２３とセンスＭＯＳトランジスタＳＱＢ２のセンス用パッド１２３とはＸ方向に並んで配置される。センス用パッド２３は、センス用パッド２２に関してゲート用パッド２４と反対側に配置される。センス用パッド１２３は、センス用パッド１２２ゲート用パッド１２４と反対側に配置される。センス用パッド２３は図１１のソース電極ＳＳＢ１に対応し、センス用パッド１２３は図１１のソース電極ＳＳＢ２に対応する。
図１３のその他の点は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。たとえば、ソース拡散層２６とソース拡散層１２６との間の最短距離Ｗ１に対する、ソース拡散層２６とソース拡散層１２５との間の最短距離Ｌ１並びにソース拡散層２５とソース拡散層１２６との間の最短距離Ｌ１の比Ｌ１／Ｗ１を３以上にする必要がある。同様に、ソース拡散層２７とソース拡散層１２７との間の最短距離Ｗ２に対する、ソース拡散層２７とソース拡散層１２５との間の最短距離Ｌ２並びにソース拡散層２５とソース拡散層１２７との間の最短距離Ｌ２の比Ｌ２／Ｗ２を３以上にする必要がある。
図１４の断面図は、センス用パッド２３付近の断面構造が追加されている点で図１０の断面図と異なる。図１４に示すように、センス用パッド２３は、バリアメタル膜５０を介在して層間絶縁層３１の上に形成される。センス用パッド２３の下方には、Ｎ＋型ソース拡散層２７およびＰ−型ベース拡散層３６を貫通してＮ−型ドリフト層３３の内部に到達する複数のトレンチゲート５４が形成されている。さらに、センス用パッド２３の下方には、層間絶縁層３１およびＮ＋型ソース拡散層２７を貫通してＰ−型ベース拡散層３６の内部に至るか、または、層間絶縁層３１を貫通してＰ−型ベース拡散層３６の内部に至るコンタクト５１が形成されている。コンタクト５１の先端部には、Ｐ＋型コンタクト領域５２が形成される。センス用パッド２３は、コンタクト５１を介してＮ＋型ソース拡散層２７およびＰ−型ベース拡散層３６と接続される。
図１４のその他の部分は図１０の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［第３の実施形態の効果］
第３の実施形態の半導体装置１０２では、図１１および図１２で説明したように、ノードＮＤ１とノードＮＤ２との間にメインＭＯＳトランジスタＭＱ１，ＭＱ２が逆直列に接続されるとともに、センスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２が逆直列に接続され、さらに、センスＭＯＳトランジスタＳＱＢ１，ＳＱＢ２が逆直列に接続される。これらのメインＭＯＳトランジスタＭＱ１，ＭＱ２およびセンスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２は、基板の裏面に共通のドレイン電極を有する。
さらに、センスＭＯＳトランジスタＳＱＡ１，ＳＱＡ２に流れるセンス電流を検出するために、抵抗素子１７がノードＮＤ１とセンスＭＯＳトランジスタＳＱＡ１のソース電極ＳＳＡ１との間に接続される。センスＭＯＳトランジスタＳＱＢ１，ＳＱＢ２を流れるセンス電流を検出するために、抵抗素子１９がノードＮＤ２とセンスＭＯＳトランジスタＳＱＢ２のソース電極ＳＳＢ２との間に接続される。
上記の構成によれば、ノードＮＤ１からノードＮＤ２の方向に流れる電流（図１２の場合の充電電流Ｉ２）が過電流となったか否かは、抵抗素子１９に生じる電圧が閾値を超えたか否かによって検出することができる。同様にノードＮＤ２からノードＮＤ１の方向に流れる電流（図１２の場合の放電電流Ｉ１）が過電流となったか否かは、抵抗素子１７に生じる電圧が閾値を超えたか否かによって検出することができる。
このように、抵抗素子１７および抵抗素子１９のいずれの抵抗に生じた電圧が閾値を超えたか否かによって、過電流となった電流の方向を区別することができる。このため、抵抗素子１９に生じた電流が過電流となった場合には、別途電流方向に関する情報を取得することなく、直ちにメインＭＯＳトランジスタＭＱ２およびセンスＭＯＳトランジスタＳＱＡ２，ＳＱＢ２をオフ状態とするような制御信号をゲート端子ＧＴ２に出力することによって、半導体装置１０２を流れる電流を遮断することができる。逆に、抵抗素子１７に生じた電流が過電流となった場合には、直ちにメインＭＯＳトランジスタＭＱ１およびセンスＭＯＳトランジスタＳＱＡ１，ＳＱＢ１をオフ状態とするような制御信号をゲート端子ＧＴ１に出力することによって、半導体装置１０２を流れる電流を遮断することができる。
その他の第３の実施形態の効果は第１および第２の実施形態の場合と同様であるので、説明を繰り返さない。
＜第４の実施形態＞
第４の実施形態の半導体装置１０３は第１の実施形態の半導体装置１００を変形したものである。具体的に、半導体装置１０３では、メインＭＯＳトランジスタＭＱ１，ＭＱ２側とセンスＭＯＳトランジスタＳＱ１，ＳＱ２側とで、金属ドレイン電極３５が分離されるとともに、Ｎ＋型ドレイン層３４が分離されている。以下、図面を参照して具体的に説明する。
図１５は、第４の実施形態の半導体装置の具体的の構造の一例を模式的に示す平面図である。図１６は、図１５のＸＶＩ−ＸＶＩ線に沿った断面構造を模式的に示した図である。図１５および図１６の半導体装置１０３の等価回路は、図１および図２で示した半導体装置１００の等価回路と同じである。ただし、寄生抵抗Ｒ１の抵抗値を第１の実施形態の場合よりも大きくすることができる。
図１５および図１６を参照して、半導体装置１０３は、メインＭＯＳトランジスタＭＱ１，ＭＱ２で共有されている金属ドレイン電極３５０と、センスＭＯＳトランジスタＳＱ１，ＳＱ２で共有されている金属ドレイン電極３５１とを備える。これらの金属ドレイン電極３５０，３５１は互いに分離されている。金属ドレイン電極３５０は図１および図２のドレイン電極ＭＤＥに対応し、金属ドレイン電極３５１は図１および図２のドレイン電極ＳＤＥに対応する。
さらに、図１５および図１６に示すように、半導体装置１０３は、メインＭＯＳトランジスタＭＱ１，ＭＱ２で共有されているＮ＋型ドレイン層３４０と、センスＭＯＳトランジスタＳＱ１，ＳＱ２で共有されているＮ＋型ドレイン層３４１とを備える。これらのＮ＋型ドレイン層３４０，３４１も互いに分離されていてよい。
図１５および図１６に示す構成の半導体装置１０３を製造する場合には、Ｎ＋型ドレイン層３４に対応するＮ＋型半導体基板に代えて、Ｎ−型ドリフト層３３に対応するＮ−型の半導体基板が用いられる。Ｎ−型の半導体基板の裏面には、レジスト等をマスクにしたイオン注入によって（必要に応じてさらに熱拡散によって）Ｎ＋型ドレイン層３４０，３４１が形成される。さらに、Ｎ＋型ドレイン層３４０，３４１の上に金属厚膜が形成される。この金属厚膜がリソグラフィとエッチングとを用いて分離されることによって、金属ドレイン電極３５０，３５１が形成される。
上記の構造の半導体装置１０３の場合には、図２の寄生抵抗Ｒ１を十分に大きくできる。したがって、ソース拡散層２６とソース拡散層１２６との間の最短距離Ｗに比べて、ソース拡散層２６とソース拡散層１２５との間の最短距離Ｌおよびソース拡散層２５とソース拡散層１２６との間の最短距離Ｌが同程度であっても、センスＭＯＳＦＥＴとメインＭＯＳＦＥＴとの間の寄生抵抗を介したセンス電流がほとんど流れないようにできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１，２ 充電池パック、１２ 充電池、１７，１８，１９ 抵抗素子、２１，１２１ ソース用パッド、２２，２３，１２２，１２３ センス用パッド、２４，１２４ ゲート用パッド、２５，２６，２７，１２５，１２６，１２７ ソース拡散層、３１ 層間絶縁層、３３ Ｎ−型ドリフト層、３４，３４０，３４１ Ｎ＋型ドレイン層、３５，３５０，３５１ 金属ドレイン電極、３６ Ｐ−型ベース拡散層、３８ 主面、３９ 裏面、４８，５３，５４ トレンチゲート、１００，１０１，１０２，１０３ 半導体装置、１１１，１１２ 過電流保護装置、ＧＴ１，ＧＴ２ ゲート端子、１１，１１Ｂ 制御ＩＣ、ＭＤ１，ＭＤ２，ＳＤ１，ＳＤ２ 寄生ダイオード、ＭＤＥ，ＳＤＥ，ＳＤＥＡ，ＳＤＥＢ ドレイン電極、ＭＧＥ１，ＭＧＥ２ ゲート電極、ＳＧＥ１，ＳＧＥ２，ＳＧＥＡ１，ＳＧＥＡ２，ＳＧＥＢ１，ＳＧＥＢ２ ゲート電極、ＭＱ１，ＭＱ２ メインＭＯＳトランジスタ、ＭＳ１，ＭＳ２ ソース電極、ＳＳ１，ＳＳ２，ＳＳＡ１，ＳＳＡ２，ＳＳＢ１，ＳＳＢ２ ソース電極、Ｒ１，Ｒ４ 寄生抵抗、ＳＱ１，ＳＱ２，ＳＱＡ１，ＳＱＡ２，ＳＱＢ１，ＳＱＢ２ センスＭＯＳトランジスタ、ＳＵＢ 半導体基板。

Claims (12)

  1. 基板と、
    前記基板の主面側に形成された第１のソース電極および前記基板の裏面側に形成された第１のドレイン電極を含む第１のメインＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記基板の前記主面側に形成された第２のソース電極を有し、前記第１のドレイン電極を前記第１のメインＭＯＳＦＥＴと共有する第２のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第１のセンス電極および前記基板の裏面側に形成された第２のドレイン電極を含み、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第１のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のセンス電極を有し、前記第２のドレイン電極を前記第１のセンスＭＯＳＦＥＴと共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第２のセンスＭＯＳＦＥＴと、
    前記第１のメインＭＯＳＦＥＴのゲート電極および前記第１のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第１のゲートパッドと、
    前記第２のメインＭＯＳＦＥＴのゲート電極および前記第２のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第２のゲートパッドとを備え、
    前記第１のドレイン電極と前記第２のドレイン電極とは共通の金属層によって構成され、
    前記第１のセンスＭＯＳＦＥＴのソース拡散層と前記第２のメインＭＯＳＦＥＴのソース拡散層との間の最短距離および前記第２のセンスＭＯＳＦＥＴのソース拡散層と前記第１のメインＭＯＳＦＥＴのソース拡散層との間の最短距離の各々は、前記第１のセンスＭＯＳＦＥＴのソース拡散層と前記第２のセンスＭＯＳＦＥＴのソース拡散層との間の最短距離の３倍以上である、半導体装置。
  2. 基板と、
    前記基板の主面側に形成された第１のソース電極および前記基板の裏面側に形成された第１のドレイン電極を含む第１のメインＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記基板の前記主面側に形成された第２のソース電極を有し、前記第１のドレイン電極を前記第１のメインＭＯＳＦＥＴと共有する第２のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第１のセンス電極および前記基板の裏面側に形成された第２のドレイン電極を含み、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第１のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のセンス電極を有し、前記第２のドレイン電極を前記第１のセンスＭＯＳＦＥＴと共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第２のセンスＭＯＳＦＥＴと、
    前記第１のメインＭＯＳＦＥＴのゲート電極および前記第１のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第１のゲートパッドと、
    前記第２のメインＭＯＳＦＥＴのゲート電極および前記第２のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第２のゲートパッドとを備え、
    前記第１のドレイン電極と前記第２のドレイン電極とは互いに分離されている、半導体装置。
  3. 前記第１のメインＭＯＳＦＥＴおよび前記第２のメインＭＯＳＦＥＴは、前記第１のドレイン電極に隣接する不純物半導体層である第１のドレイン層を共有し、
    前記第２のセンスＭＯＳＦＥＴおよび前記第２のセンスＭＯＳＦＥＴは、前記第２のドレイン電極に隣接して前記第１のドレイン層とは分離された不純物半導体層である第２のドレイン層を共有する、請求項２に記載の半導体装置。
  4. 基板と、
    前記基板の主面側に形成された第１のソース電極および前記基板の裏面側に形成された第１のドレイン電極を含む第１のメインＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記基板の前記主面側に形成された第２のソース電極を有し、前記第１のドレイン電極を前記第１のメインＭＯＳＦＥＴと共有する第２のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第１のセンス電極および前記基板の裏面側に形成された第２のドレイン電極を含み、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第１のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のセンス電極を有し、前記第２のドレイン電極を前記第１のセンスＭＯＳＦＥＴと共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第２のセンスＭＯＳＦＥＴと、
    前記第１のメインＭＯＳＦＥＴのゲート電極および前記第１のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第１のゲートパッドと、
    前記第２のメインＭＯＳＦＥＴのゲート電極および前記第２のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第２のゲートパッドとを備え、
    前記第１のソース電極および前記第２のソース電極は、前記基板を平面視して第１の方向に沿って並んで配置され、
    前記第１のゲートパッド、前記第１のセンス電極、前記第２のセンス電極、前記第２のゲートパッドは、前記基板を平面視して前記第１の方向に沿ってこの順に並んで配置される、半導体装置。
  5. 基板と、
    前記基板の主面側に形成された第１のソース電極および前記基板の裏面側に形成された第１のドレイン電極を含む第１のメインＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、
    前記基板の前記主面側に形成された第２のソース電極を有し、前記第１のドレイン電極を前記第１のメインＭＯＳＦＥＴと共有する第２のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第１のセンス電極および前記基板の裏面側に形成された第２のドレイン電極を含み、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第１のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のセンス電極を有し、前記第２のドレイン電極を前記第１のセンスＭＯＳＦＥＴと共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第２のセンスＭＯＳＦＥＴと、
    前記第１のメインＭＯＳＦＥＴのゲート電極および前記第１のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第１のゲートパッドと、
    前記第２のメインＭＯＳＦＥＴのゲート電極および前記第２のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第２のゲートパッドとを備え、
    前記第１のソース電極および前記第２のソース電極は、前記基板を平面視して第１の方向に沿って並んで配置され、
    前記第１のセンス電極および前記第２のセンス電極は、前記基板を平面視して前記第１の方向に沿って並んで配置され、
    前記第１のゲートパッドは、前記基板を平面視して前記第１のソース電極と前記第１のセンス電極との間に配置され、
    前記第２のゲートパッドは、前記基板を平面視して前記第２のソース電極と前記第２のセンス電極との間に配置される、半導体装置。
  6. 前記半導体装置は、
    前記基板の前記主面側に形成された第３のセンス電極を有し、前記第１および第２のセンスＭＯＳＦＥＴと前記第２のドレイン電極を共有し、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第３のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第４のセンス電極を有し、前記第１および第２のセンスＭＯＳＦＥＴと前記第２のドレイン電極を共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第４のセンスＭＯＳＦＥＴとをさらに備え、
    前記第１のゲートパッドは、さらに、前記第３のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、
    前記第２のゲートパッドは、さらに、前記第４のセンスＭＯＳＦＥＴのゲート電極と電気的に接続される、請求項１に記載の半導体装置。
  7. 前記第３のセンスＭＯＳＦＥＴのソース拡散層と前記第２のメインＭＯＳＦＥＴのソース拡散層との間の最短距離および前記第４のセンスＭＯＳＦＥＴのソース拡散層と前記第１のメインＭＯＳＦＥＴのソース拡散層との間の最短距離の各々は、前記第３のセンスＭＯＳＦＥＴのソース拡散層と前記第４のセンスＭＯＳＦＥＴのソース拡散層との間の最短距離の３倍以上である、請求項６に記載の半導体装置。
  8. 前記第１のドレイン電極の厚みは３μｍ以上である、請求項１に記載の半導体装置。
  9. 過電流検出装置であって、
    第１のノードと、
    第２のノードと、
    半導体装置とを備え、
    前記半導体装置は、
    基板と、
    前記基板の主面側に形成された第１のソース電極および前記基板の裏面側に形成された第１のドレイン電極を含む第１のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のソース電極を有し、前記第１のドレイン電極を前記第１のメインＭＯＳＦＥＴと共有する第２のメインＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第１のセンス電極および前記基板の裏面側に形成された第２のドレイン電極を含み、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第１のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第２のセンス電極を有し、前記第２のドレイン電極を前記第１のセンスＭＯＳＦＥＴと共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第２のセンスＭＯＳＦＥＴと、
    前記第１のメインＭＯＳＦＥＴのゲート電極および前記第１のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第１のゲートパッドと、
    前記第２のメインＭＯＳＦＥＴのゲート電極および前記第２のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、前記基板の前記主面側に形成された第２のゲートパッドとを含み、
    前記第１のソース電極は、前記第１のノードに接続され、
    前記第２のソース電極は、前記第２のノードに接続され、
    前記第２のセンス電極は、前記第２のソース電極に接続され、
    前記過電流検出装置は、さらに、
    前記第１のソース電極と前記第１のセンス電極との間に接続された第１のシャント抵抗と、
    前記第１のゲートパッドに第１の制御信号を出力し、前記第２のゲートパッドに第２の制御信号を出力する制御回路とを備える、過電流保護装置。
  10. 前記制御回路は、
    前記第１のノードから前記第２のノードの方向に電流が流れている場合であり、かつ、前記第１のシャント抵抗に生じる電圧が閾値を超えた場合に、前記第２のメインＭＯＳＦＥＴをオフするような前記第２の制御信号を出力し、
    前記第２のノードから前記第１のノードの方向に電流が流れている場合であり、かつ、前記第１のシャント抵抗に生じる電圧が前記閾値を超えた場合に、前記第１のメインＭＯＳＦＥＴをオフするような前記第１の制御信号を出力するように構成される、請求項９に記載の過電流保護装置。
  11. 前記半導体装置は、
    前記基板の前記主面側に形成された第３のセンス電極を有し、前記第１および第２のセンスＭＯＳＦＥＴと前記第２のドレイン電極を共有し、前記第１のメインＭＯＳＦＥＴに流れる主電流を検出するための第３のセンスＭＯＳＦＥＴと、
    前記基板の前記主面側に形成された第４のセンス電極を有し、前記第１および第２のセンスＭＯＳＦＥＴと前記第２のドレイン電極を共有し、前記第２のメインＭＯＳＦＥＴに流れる主電流を検出するための第４のセンスＭＯＳＦＥＴとをさらに含み、
    前記第１のゲートパッドは、さらに、前記第３のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、
    前記第２のゲートパッドは、さらに、前記第４のセンスＭＯＳＦＥＴのゲート電極と電気的に接続され、
    前記第３のセンス電極は、前記第１のソース電極に接続され、
    前記過電流検出装置は、さらに、前記第２のソース電極と前記第４のセンス電極との間に接続された第２のシャント抵抗を備える、請求項９に記載の過電流保護装置。
  12. 前記制御回路は、
    前記第１のシャント抵抗に生じる電圧が閾値を超えた場合に、前記第１のメインＭＯＳＦＥＴをオフするような前記第１の制御信号を出力し、
    前記第２のシャント抵抗に生じる電圧が閾値を超えた場合に、前記第２のメインＭＯＳＦＥＴをオフするような前記第２の制御信号を出力するように構成される、請求項１１に記載の過電流保護装置。
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