以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置1の模式的な外観図である。
半導体装置1は、ディスクリート半導体デバイスであって、スイッチング素子SWによる単機能を有している。スイッチング素子SWは、たとえば、MISFET(Metal Insulator Semiconductor Field Effect Transistor)であってもよく、その他、IGBT(Insulated Gate Bipolar Transistor)、JFET(Junction Field Effect Transistor)、バイポーラトランジスタ、サイリスタ等であってもよい。この実施形態では、スイッチング素子SWがMISFETである場合を示している。平面視四角形のチップとして形成された半導体装置1の表面には、ソースパッド2およびゲートパッド3が形成されている。ソースパッド2が当該表面のほぼ全域を覆っており、ゲートパッド3は、ソースパッド2の内方領域に配置されている。また、図示はしないが、半導体装置1の裏面にはドレイン電極が形成されている。
半導体装置1には、上記したスイッチング素子SWに加えて、温度センス素子TSが設けられている。温度センス素子TSは、半導体装置1の表面側に配置されている。温度センス素子TSは、スイッチング素子SWから独立しており、スイッチング素子SWによるスイッチング動作に直接寄与しないものである。
次に、半導体装置1を備えた半導体モジュール4における過電流保護方式の概要を説明する。図2は、図1の半導体装置1を備える半導体モジュール4の回路図である。
半導体モジュール4は、半導体装置1と、短絡保護回路5を有する本発明の第2半導体装置の一例としてのゲートドライバG/Dとを含む。半導体モジュール4は、図2に示した以外の半導体チップ(IC、ディスクリート等)を備えていてもよい。
短絡保護回路5は、スイッチング素子SWのゲートGおよび温度センス素子TSに、それぞれ独立して電気的に接続されている。短絡保護回路5は、温度センス素子TSの特性を常時監視している。たとえばスイッチング素子SWに短絡が発生して過電流が流れると、それに伴う発熱によって温度センス素子TSの特性が変化する。短絡保護回路5は、その特性の変化を、スイッチング素子SWにおける短絡の発生として感知し、スイッチング素子SWのゲートGをオフにする。これにより、スイッチング素子SWのソース-ドレイン(S-D)間を流れるドレイン電流Idが遮断され、スイッチング素子SWが保護される。
図3は、図1の半導体装置1の平面構造をより具体的に示す図である。
半導体装置1は、その外形を定義する半導体基板6を含み、半導体基板6上にスイッチング素子SWおよび温度センス素子TSが形成された構造を有している。
半導体基板6は、平面視四角形の形状を有しており、その表面のほぼ全域が平面視略四角形のソースパッド2に覆われている。ソースパッド2の下方の大部分には、スイッチング素子SWを構成するセル領域7が形成されている。ゲートパッド3は、半導体基板6の外周辺の少なくとも一辺に配置されている。ゲートパッド3には、ゲートフィンガー8が接続されている。ゲートフィンガー8は、半導体基板6の中央部に延びてセル領域7を一方側および他方側に振り分けると共に、半導体基板6の周縁部に延びてセル領域7を取り囲んでいる。
セル領域7の内方領域には、温度センス素子TSを構成する温度センス領域9が形成されている。温度センス領域9は、セル領域7に取り囲まれている。温度センス領域9の位置は、たとえば、半導体基板6の周縁部であってよい。温度センス領域9が半導体基板6の周縁部に配置されていれば、半導体基板6上において、温度センス領域9以外の部分に比較的広い領域を確保できるので、ソースパッド2の面積を広くとることができる。そのため、チップサイズが小型になっても、ソースパッド2に対して、ボンディングプレートや比較的太いボンディングワイヤ等の配線部材を接続することができる。
平面視において、温度センス領域9を挟むように、第1電極10および第2電極11が設けられている。つまり、半導体基板6上に、対をなす第1電極10および第2電極11が互いに間隔を空けて配置されており、第1電極10と第2電極11との間の領域に温度センス領域9が形成されている。第1電極10および第2電極11は、たとえば、ゲートパッド3が配置された半導体基板6の一辺に沿って並べて配置されている。これにより、ゲートパッド3、第1電極10および第2電極11のそれぞれから、ボンディングワイヤ等の配線部材を同じ方向(図3では、紙面左方向)に引き出しやすくなる。また、第1電極10および第2電極11、ならびに、ソースパッド2、ゲートパッド3およびゲートフィンガー8は、同一材料の電極膜からなり、たとえば、半導体基板6上に当該電極膜を形成した後、当該電極膜をパターニングすることによって同時に形成することができる。
<セル構造>
図4Aは、図3の半導体装置1のセル領域7の構造(プレーナゲート構造)を示す模式的な平面図である。図4Bは、図4Aの断面図(B-B線断面図)である。
半導体基板6は、たとえば、SiC基板であってもよく、その他、GaN基板、Si基板等であってもよい。また、半導体基板6は、下地基板と、この上に結晶成長したエピタキシャル層とを含むエピタキシャル基板であってよい。この実施形態では、半導体基板6がn型SiCエピタキシャル基板である場合を示している。n型SiCエピタキシャル基板は、n+型下地基板と、当該n+型下地基板上のn-型エピタキシャル層とを含んでいてもよい。n+型下地基板の不純物濃度は、たとえば、1.0×1018cm-3~1.0×1020cm-3であり、n-型エピタキシャル層の不純物濃度は、たとえば、5.0×1014cm-3~5.0×1016cm-3であってよい。n型の不純物としては、たとえば、N(窒素),As(砒素),P(リン)等が挙げられる。
図4Aおよび図4Bに示すように、セル領域7において半導体基板6の表面部には、複数のp型ボディ領域12が形成されている。複数のp型ボディ領域12は、たとえば、図4Aに示すように平面視マトリクス状(行列状)に形成されていてもよいし、その他、ストライプ状、ハニカム状に形成されていてもよい。隣り合うp型ボディ領域12の間に、スイッチング素子SWの各単位セル13を区画するラインが設定されている。p型ボディ領域12のp型不純物濃度は、たとえば、1×1015cm-3~1×1020cm-3であってよい。p型の不純物としては、たとえば、B(ホウ素),Al(アルミニウム)等が挙げられる。
p型ボディ領域12の内方領域の表面部には、n+型ソース領域14がp型ボディ領域12の周縁と間隔を空けて形成されている。n+型ソース領域14のn型不純物濃度は、n型の半導体基板6の不純物濃度より高く、たとえば、1×1018cm-3~5×1021cm-3であってよい。
n+型ソース領域14の内方領域には、p+型ボディコンタクト領域15が形成されている。p+型ボディコンタクト領域15は、n+型ソース領域14を深さ方向に貫通して形成されている。p+型ボディコンタクト領域15のp型不純物濃度は、p型ボディ領域12よりも高く、たとえば、1×1018cm-3~5×1021cm-3であってよい。
半導体基板6の表面には、ゲート絶縁膜16が形成されている。ゲート絶縁膜16は、たとえば、酸化シリコン(SiO2)からなっていてよい。ゲート絶縁膜16の厚さは、たとえば、300Å~600Åであってよい。
ゲート絶縁膜16上には、ゲート電極17が形成されている。ゲート電極17は、ゲート絶縁膜16を挟んでp型ボディ領域12の周縁部(平面視でn+型ソース領域14を取り囲む部分)に対向している。ゲート電極17は、たとえば、n型ポリシリコン(n型のドープトポリシリコン)からなるが、p型ポリシリコンからなっていてもよい。ゲート電極17の厚さは、たとえば、6000Å~12000Åであってよい。
半導体基板6上の全面には、ゲート電極17を覆う層間絶縁膜18が形成されている。層間絶縁膜18は、たとえば、酸化シリコン(SiO2)からなっていてもよいし、後述するように、複数の酸化シリコンからなる膜が積層された構成を有していてもよい(図7I~図7L参照)。層間絶縁膜18の厚さ(複数の膜からなる場合はトータルの厚さ)は、たとえば、1000Å~2000Åであってよい。なお、図示はしないが、層間絶縁膜18には、ソースパッド2とn+型ソース領域14およびp+型ボディコンタクト領域15とを電気的に接続する配線、およびゲートパッド3とゲート電極17とを電気的に接続する配線が、それぞれ貫通して形成されている。
<温度センス素子構造>
図5Aは、図3の半導体装置1の温度センス領域9の構造を示す模式的な平面図である。図5Bは、図5Aの断面図(B-B線断面図)である。図5Cは、図5Bの構造の変形例を示す図である。
図5Aおよび図5Bに示すように、温度センス領域9において半導体基板6の表面部には、p型領域19が形成されている。p型領域19は、p型ボディ領域12と同じ導電型の不純物領域であってよく、そのp型不純物濃度および深さもp型ボディ領域12と同じであってもよい。
半導体基板6の表面には、セル領域7のゲート絶縁膜16が温度センス領域9にまで延びて形成されている。温度センス領域9においてゲート絶縁膜16上には、温度センス素子TSの一例としての温度センスダイオード20(pnダイオード)が形成されている。温度センスダイオード20は、ゲート絶縁膜16を挟んで半導体基板6に対向している。たとえば図5Bに示すように、温度センスダイオード20の全体は、半導体基板6の単一の不純物領域(この実施形態では、p型領域19)に対向していてもよい。
温度センスダイオード20は、たとえば、単層のポリシリコン層21からなる。ポリシリコン層21からなる温度センスダイオード20は、ゲート電極17と同一工程で形成されることによって、ゲート電極17と同一層に形成されていてもよい。つまり、ポリシリコン層21は、ゲート電極17と同様に6000Å~12000Åの厚さで形成されていてもよい。むろん、ポリシリコン層21は、ゲート電極17と別工程で形成されていてもよいし、ゲート電極17と異なる厚さを有していてもよい。
温度センスダイオード20は、p型領域22と、p型領域22を取り囲むn+型領域23とを含む。p型領域22をn+型領域23で取り囲む構成であれば、p型領域22およびn+型領域23が平面視で重なっていないので、別途引き回し配線等を必要とせず、p型領域22およびn+型領域23のどちらに対しても、簡単にコンタクトをとることができる。
p型領域22およびn+型領域23は、それぞれ、図5Bに示すようにポリシリコン層21の表面から裏面に達するように形成されていてもよいし、図示はしないが、ポリシリコン層21の表面部に選択的に形成されていてもよい。なお、p型領域22はn+型領域23で取り囲まれていなくてもよく、たとえば、p型領域22およびn+型領域23は、互い隣接して形成されることによって、共有しない周縁を一部に有していてもよい。また、p型領域22のp型不純物濃度は、たとえば、1×1015cm-3~1×1020cm-3(p型ボディ領域12と同じ)あってよい。n+型領域23のn型不純物濃度は、たとえば、1×1018cm-3~5×1021cm-3(n+型ソース領域14と同じ)であってよい。
温度センスダイオード20は、さらに、p+型コンタクト領域24およびp型外周領域25を含んでいてもよい。p+型コンタクト領域24はp型領域22の内方領域にp型領域22の周縁と間隔を空けて形成されており、p型外周領域25は、n+型領域23を取り囲むように形成されていてもよい。p+型コンタクト領域24およびp型外周領域25は、それぞれ、図5Bに示すようにポリシリコン層21の表面から裏面に達するように形成されていてもよいし、図示はしないが、ポリシリコン層21の表面部に選択的に形成されていてもよい。また、p+型コンタクト領域24のp型不純物濃度は、たとえば、1×1018cm-3~5×1021cm-3(p+型ボディコンタクト領域15と同じ)であってよい。p型外周領域25のp型不純物濃度は、たとえば、1×1015cm-3~1×1020cm-3(p型ボディ領域12と同じ)であってよい。
なお、温度センスダイオード20は、図5Cに示すように、ゲート電極17と反対導電型のp型ポリシリコン(p型のドープトポリシリコン)からなるp型ベース層26と、当該p型ベース層26の表面部に選択的に形成されたn+型領域23およびp+型コンタクト領域24とを備える構成を有していてもよい。
温度センスダイオード20は、半導体基板6上の層間絶縁膜18に覆われている。第1電極10は、層間絶縁膜18のコンタクトホール27を介して、アノード電極としてp+型コンタクト領域24に接続されている。第2電極11は、層間絶縁膜18のコンタクトホール28を介して、カソード電極としてn+型領域23に接続されている。温度センスダイオード20の両端に接続された第1電極10および第2電極11は、前述のように、スイッチング素子SW用のソースパッド2およびゲートパッド3とは分離されて形成されたものである。したがって、温度センスダイオード20は、スイッチング素子SWから電気的に独立している。
ポリシリコンは、既に確立されている半導体製造技術によって所望の形状および位置に簡単に形成することができる。そのため、温度センスダイオード20を、スイッチング素子SWの近傍、半導体基板6の発熱部である表面近傍に形成し、半導体基板6の温度変化を高い精度で検出することができる。たとえば、この温度センスダイオード20に定電流を印加し、温度センスダイオード20の順方向電圧VFを監視しておくことによって、半導体基板6の温度変化を検出することができる。定電流として、たとえば、1μAを印加し、順方向電圧VFを監視すればよい。電流としては、1μA~100μAの範囲の定電流とすればよい。
第2電極11は、層間絶縁膜18上において、一部に開放部29を有する環状のコンタクト部30と、当該コンタクト部30から延びるライン状の引き出し部31とを一体的に含む。コンタクト部30は、平面視でp型領域22を取り囲んでいる。また、コンタクトホール28は、コンタクト部30に沿って一部が開放された環状に形成されている。
第1電極10は、層間絶縁膜18上において、第2電極11のコンタクト部30で取り囲まれたコンタクト部32と、当該コンタクト部32から開放部29を通過して延びるライン状の引き出し部33とを一体的に含む。コンタクト部32は、p+型コンタクト領域24上に配置されている。また、コンタクトホール27は、コンタクト部32の下方に重なるように形成されている。
次に、半導体装置1の製造方法を説明する。図6は、半導体装置1の製造工程のフロー図である。図7A~図7Lは、半導体装置1の製造工程の一部を工程順に示す図である。なお、図7A~図7Lは、それぞれ、図6のステップ一つ一つに対応するものではない。以下では、半導体装置1の製造工程を図6のフローに従って説明し、必要に応じて図7A~図7Lを参照する。
半導体装置1を製造するには、たとえば、エピタキシャル成長によって、n+型下地基板上にn-型エピタキシャル層が形成される(ステップS1)。これにより、半導体基板6が形成される。
次に、半導体基板6にp型不純物を選択的に注入することによってp型ボディ領域12およびp型領域19が形成される(ステップS2)。同様に、半導体基板6にn型不純物およびp型不純物を選択的に注入することによって、n+型ソース領域14およびp+型ボディコンタクト領域15が形成される(ステップS3,S4)。
次に、図7Aに示すように、半導体基板6を熱酸化することによって、半導体基板6の表面にゲート絶縁膜16が形成される(ステップS5)。次に、たとえばCVD法によって、ゲート電極17および温度センスダイオード20のベースとなるポリシリコン層21が形成される(ステップS6)。次に、たとえばCVD法によって、酸化シリコン(SiO2)からなるハードマスク34(たとえば、厚さが9000Å程度)が形成される(ステップS7)。
次に、図7Bに示すように、ハードマスク34のリソグラフィ用のレジスト膜35が形成される(ステップS8)。レジスト膜35は、p型領域22およびn+型領域23を形成すべき領域36上のハードマスク34を覆うように形成される。
次に、図7Cに示すように、レジスト膜35を介してハードマスク34が選択的にエッチングされる(ステップS9)。エッチングは、たとえば、フッ酸によるウエットエッチングで行われてよい。エッチング後、レジスト膜35は除去される。
次に、図7Dに示すように、ポリシリコン層21のハードマスク34から露出している領域37(ポリシリコン層21の領域36以外の領域)にn型不純物(たとえば、リン)を堆積し、たとえば1000℃程度で拡散させることによって、当該領域37にn型不純物が導入される(ステップS10)。これにより、ポリシリコン層21のゲート電極17部分を含む領域37がn型ポリシリコンとなる一方、領域36はノンドープの状態が維持される。
次に、図7Eに示すように、ポリシリコン層21上に残っているハードマスク34がエッチングによって除去される(ステップS11)。エッチングは、たとえば、フッ酸によるウエットエッチングで行われてよい。
次に、図7Fに示すように、ポリシリコン層21のゲート電極17部分をマスク(図示せず)で選択的に覆った状態で、p型不純物であるホウ素がポリシリコン層21の全面に注入される(ステップS12)。これにより、ポリシリコン層21の表面から厚さ方向途中までの領域が、p型領域38となる。
次に、図7Gに示すように、ポリシリコン層21のn+型領域23を形成すべき領域を選択的に露出させるマスク(図示せず)がリソグラフィによって形成された後、当該マスクを介して、n型不純物が領域36に注入される(ステップS13)。これにより、n+型領域23が形成される。このときn+型領域23は、図7Gに示すように、ポリシリコン層21の表面から厚さ方向途中までしか形成されていなくてもよい。
次に、図7Hに示すように、ポリシリコン層21のp+型コンタクト領域24を形成すべき領域を選択的に露出させるマスク(図示せず)がリソグラフィによって形成された後、当該マスクを介して、p型不純物が領域36に注入される(ステップS14)。これにより、p+型コンタクト領域24が形成される。このときp+型コンタクト領域24は、図7Hに示すように、ポリシリコン層21の表面から厚さ方向途中までしか形成されていなくてもよい。
次に、図7Iに示すように、ポリシリコン層21の温度センスダイオード20およびゲート電極17を形成すべき領域を選択的に覆うハードマスク39が形成された後、当該ハードマスク39を介してポリシリコン層21が選択的にエッチングされる。これにより、温度センスダイオード20およびゲート電極17(図7Iに記載なし)が形成される。
次に、図7Jに示すように、ハードマスク39を残した状態で、たとえばCVD法によって、複数の絶縁膜が形成される。複数の絶縁膜は、たとえば、図7Jに示すように、下側の酸化シリコン膜40(たとえば、NSG(Non-doped Silicate Glass)膜)と、上側の酸化シリコン膜41(たとえば、PSG(Phosphorus Silicate Glass)膜、BPSG(Boron Phosphorus Silicate Glass)膜等)とを含んでいてもよい。これにより、ハードマスク39、酸化シリコン膜40および酸化シリコン膜41からなる層間絶縁膜18が形成される(ステップS15)。
次に、図7Kに示すように、層間絶縁膜18を選択的にエッチングすることによって、コンタクトホール27,28が形成される(ステップS16)。
次に、図7Lに示すように、半導体基板6が加熱処理(リフロー)される(ステップS17)。当該加熱処理は、たとえば、窒素(N2)雰囲気下、900℃~1200℃で5分~15分間行われる。これにより、ポリシリコン層21の表面部に留まっていたp型領域38、n+型領域23およびp+型コンタクト領域24が、ポリシリコン層21の裏面に達するまで拡散する。
その後は、各種配線、ソースパッド2、ゲートパッド3、第1電極10、第2電極11およびパッシベーション膜等が形成されることによって、半導体装置1が得られる。
次に、半導体モジュール4における半導体装置1の動作、および過電流保護方式をより具体的に説明する。
半導体モジュール4における電気的な回路構成は、図2に示した通りである。そのように接続された半導体装置1には、ゲートドライバG/Dによって電圧が印加される。具体的には、主に図3および図4Bを参照して、ソースパッド2とドレイン電極(図示せず)との間に、ドレイン電極側が正となるバイアス電圧が与えられる。これにより、n型の半導体基板6とp型ボディ領域12との界面のpn接合には逆方向電圧が与えられ、その結果、n+型ソース領域14と半導体基板6と間、すなわち、ソース-ドレイン間は、遮断状態となる。この状態で、ソースパッド2とゲートパッド3との間に、ゲートパッド3側が正となる所定の電圧を与えると、p型ボディ領域12に対するバイアスがゲート電極17に与えられる。これにより、p型ボディ領域12の周縁部には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、n+型ソース領域14と半導体基板6と間が導通する。こうして、ソース-ドレイン間が導通してドレイン電流Idが流れることになる。
一方、図5Aおよび図5Bを参照して、温度センスダイオード20には、ゲートドライバG/Dによって定電流が印加される。また、ゲートドライバG/Dの短絡保護回路5は、温度センスダイオード20の順方向電圧VFを常時監視している。通常時、温度センスダイオード20のI-V特性は、たとえば、図8に実線で示した曲線を描いている。
そして、図4Aおよび図4Bのスイッチング素子SW(MISFET)に短絡が発生して過電流が流れると、半導体基板6の表面側で温度上昇が発生する。この温度上昇は、セル領域7と共通の半導体基板6上に形成された温度センス領域9(図5B参照)にも伝わるので、温度センス領域9では、当該温度上昇に伴って温度センスダイオード20の順方向電圧VFが低下する。たとえば、図8に破線で示した曲線のように、温度センスダイオード20の立ち上がり電圧が低電圧側にシフトする。短絡保護回路5は、この順方向電圧VFの低下を、スイッチング素子SWにおける短絡の発生として感知し、ゲートパッド3に印加している電圧をオフにする。これにより、スイッチング素子SWのソース-ドレイン(S-D)間を流れるドレイン電流Idが遮断され、スイッチング素子SWが保護される。
このように、たとえば短絡等によってスイッチング素子SWに過電流が流れたときには、当該過電流による半導体基板6の温度上昇を温度センスダイオード20の順方向電圧VFの低下に基づいて検出し、当該検出結果に従って、スイッチング素子SWに過電流が流れているか否かを判別することができる。しかも、監視対象がスイッチング素子SWに流れるセンス電流ではないので、当該センス電流にノイズが入って重畳した場合でも、当該重畳電流に起因して過電流と誤って検出することがない。そのため、電流ノイズによる誤動作を低減することができる。また、従来の過電流保護方式とは異なり、一定の待ち時間(マスク時間)を設けないか、設けても短時間で済むため、過電流によってデバイスが破壊に至る時間が比較的短い低オン抵抗デバイス(SiC、GaN等)に非常に効果的である。
また、この実施形態では、図5Bに示すように、温度センスダイオード20が、ゲート電極17と同一層のポリシリコン層21からなるので、温度センスダイオード20の形成に伴う工程数の増加を抑制することができる。また、層間絶縁膜18等の比較的厚い膜に比べて薄いゲート絶縁膜16を介して温度センスダイオード20を半導体基板6上に配置することができる。そのため、温度センスダイオード20の位置を、半導体基板6の表面側の電流経路直近にまで近づけることができる。これにより、半導体基板6の温度変化を検出する精度を向上させることができる。
図9Aは、図3の半導体装置1の温度センス領域9の構造を示す模式的な平面図である。図9Bは、図9Aの断面図(B-B線断面図)である。図9Aおよび図9Bは、温度センス領域9の構造の他の一例を示している。図9Aおよび図9Bにおいて、前述の図5Aおよび図5Bに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
図5Aおよび図5Bでは、温度センスダイオード20は、半導体基板6上のポリシリコン層21からなっていたが、図9Aおよび図9Bの温度センスダイオード42(pnダイオード)は、半導体基板6の表面部に選択的に形成された不純物領域からなる。具体的には、温度センスダイオード42は、p型領域43と、平面視でp型領域43を取り囲むn+型領域44とを含む。p型領域43をn+型領域44で取り囲む構成であれば、p型領域43およびn+型領域44が平面視で重なっていないので、別途引き回し配線等を必要とせず、p型領域43およびn+型領域44のどちらに対しても、簡単にコンタクトをとることができる。
p型領域43は、p型領域19の一部からなる。一方、n+型領域44は、p型領域19の表面部にフローティングした状態で形成されている。このn+型領域44は、n+型ソース領域14(図4B参照)と同一工程で形成されていてもよい。つまり、n+型領域44は、n+型ソース領域14と同様に1×1018cm-3~5×1021cm-3のn型不純物濃度を有していてもよく、また、同じ深さで形成されていてもよい。
温度センスダイオード42は、さらに、p+型コンタクト領域45およびp型外周領域46を含んでいてもよい。p+型コンタクト領域45はp型領域43の内方領域にp型領域43の周縁と間隔を空けて形成されており、p型外周領域46は、n+型領域44を取り囲むように形成されていてもよい。p型外周領域46は、p型領域19の一部からなり、n+型領域44の下方のp型領域19を介してp型領域43と電気的に接続されている。一方、p+型コンタクト領域45は、p型領域19の表面部にフローティングした状態で形成されている。このp+型コンタクト領域45は、p+型ボディコンタクト領域15(図4B参照)と同一工程で形成されていてもよい。つまり、p+型コンタクト領域45は、p+型ボディコンタクト領域15と同様に1×1018cm-3~5×1021cm-3のp型不純物濃度を有していてもよく、また、同じ深さで形成されていてもよい。
第1電極10は、層間絶縁膜18のコンタクトホール27を介して、アノード電極としてp+型コンタクト領域45に接続されている。第2電極11は、層間絶縁膜18のコンタクトホール28を介して、カソード電極としてn+型領域44に接続されている。
以上、上記の温度センスダイオード42によっても、前述の温度センスダイオード20と同様の機能を果たすことができる。さらに、温度センスダイオード42は半導体基板6自体に形成されているため、温度センスダイオード20の場合よりも、半導体基板6の発熱部である表面側の電流経路にpn接合部を近づけることができる。これにより、半導体基板6の温度変化を高い精度で検出することができる。また、不純物領域からなるpnダイオードであれば、高温領域(たとえば200℃以上)においても良好に動作するので、特に、SiC、GaN等のパワーデバイスに特に有効である。
次に、温度センスダイオード20,42を複数設ける場合の接続形態のバリエーションを説明する。図10~図14は、それぞれ、温度センスダイオード20,42の接続形態の一例を示す図である。なお、図10~図14では、前述の図5Aおよび図9Aで示した構成要素のうち、説明に必要な要素にのみ参照符号を付している。
まず、図10に示すように、複数の温度センスダイオード20,42は、一方の第1電極10(アノード)と他方の第2電極11(カソード)とが直列に接続されることによって構成された直列接続単位47を含んでいてもよい。直列接続単位47は、図10に示すように2つの温度センスダイオード20,42で構成されていてもよいし、図示はしないが、3つ以上の温度センスダイオード20,42で構成されていてもよい。
図10の構成によれば、図8に示した順方向電圧VFの温度変化量(シフト量)が温度センスダイオード20,42の接続数に比例して増加するので、温度変化の検出感度を向上させることができる。たとえば、温度センスダイオード20,42の1つ当たりの順方向電圧VFの振れ幅がXmV/℃であるとき、温度センスダイオード20,42を5つ直列に接続して直列接続単位47を構成すれば、直列接続単位47トータルでの振れ幅を5XmV/℃にすることができる。
次に、図11に示すように、少なくとも一対の直列接続単位47が、互いに逆向きに並列接続されていてもよい。つまり、一方の直列接続単位47の末端第1電極10が他方の直列接続単位47の末端第2電極11に接続されて端子48とされ、一方の直列接続単位47の末端第2電極11が他方の直列接続単位47の末端第1電極10に接続されて端子49とされていてもよい。
図11の構成によれば、複数の直列接続単位47を合せた温度センスダイオード20,42の集合体の端子48,49にアノード側およびカソード側の極性の区別がなくなるので、半導体モジュール4(図2参照)等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。つまり、一方の直列接続単位47に逆方向バイアスが印加されても、そのとき、他方の直列接続単位47には順方向バイアスが印加されるので、少なくとも一方を温度センスダイオードとして機能させることができる。
次に、図12に示すように、複数の温度センスダイオード20,42は、一方および他方の第1電極10(アノード)同士、または、一方および他方の第2電極11(カソード)同士が直列に接続されることによって構成された逆直列接続単位50を含んでいてもよい。逆直列接続単位50は、図12に示すように2つの温度センスダイオード20,42で構成されていてもよいし、図示はしないが、3つ以上の温度センスダイオード20,42で構成されていてもよい。さらに、この逆直列接続単位50は、図13に示すように、複数個逆直列に接続されていてもよい。
図12および図13の構成によれば、逆直列接続単位50を構成する温度センスダイオード20,42のうち少なくとも一つには逆バイアスが印加されることになるので、当該逆直列接続単位50トータルでの抵抗が高くなる。そのため、温度センスダイオード20,42の温度変化の監視に必要な電流を小さく抑えることができ、省電力化を達成することができる。
次に、図14に示すように、温度センスダイオード20,42は、少なくとも一対が互いに逆向きに並列接続された構成を含んでいてもよい。つまり、一方の温度センスダイオード20,42の第1電極10が他方の温度センスダイオード20,42の第2電極11に接続されて端子51とされ、一方の温度センスダイオード20,42の第2電極11が他方の温度センスダイオード20,42の第1電極10に接続されて端子52とされていてもよい。
図14の構成によれば、図11の構成と同様に、温度センスダイオード20,42の集合体の端子51,52にアノード側およびカソード側の極性の区別がなくなるので、半導体モジュール4(図2参照)等を組み立てるときにボンディングワイヤ等の配線の自由度を向上させることができる。つまり、一方の温度センスダイオード20,42に逆方向バイアスが印加されても、そのとき、他方の温度センスダイオード20,42には順方向バイアスが印加されるので、少なくとも一方を温度センスダイオードとして機能させることができる。
以上、複数の温度センスダイオード20,42の接続形態は図10~図14の構成に限らず、適宜の形態を採用することができる。また、上記で示した接続形態の概念(直列、直列+逆並列、逆直列、複数の逆直列、逆並列等)は、後述する図16A~図16Cの温度センスダイオード66にも適用することができる。
図15Aは、図3の半導体装置1のセル領域7の構造(トレンチゲート構造)を示す模式的な平面図である。図15Bは、図15Aの断面図(B-B線断面図)である。図15Aおよび図15Bは、セル領域7の構造の他の一例を示している。図15Aおよび図15Bにおいて、前述の図4Aおよび図4Bに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
図15Aおよび図15Bに示すように、セル領域7において半導体基板6には、ゲートトレンチ53が形成されている。ゲートトレンチ53は、スイッチング素子SWの各単位セル54を区画している。ゲートトレンチ53は、たとえば、図15Aに示すように平面視格子状に形成されていてもよいし、その他、ストライプ状、ハニカム状に形成されていてもよい。
各単位セル54の表面部にp型ボディ領域55が形成され、p型ボディ領域55の表面部にn+型ソース領域56が形成されている。p型ボディ領域55のp型不純物濃度は、たとえば、1×1015cm-3~1×1020cm-3であってよい。また、n+型ソース領域56のn型不純物濃度は、n型の半導体基板6の不純物濃度より高く、たとえば、1×1018cm-3~5×1021cm-3であってよい。
n+型ソース領域56の内方領域には、p+型ボディコンタクト領域57が形成されている。p+型ボディコンタクト領域57は、n+型ソース領域56を深さ方向に貫通して形成されている。p+型ボディコンタクト領域57のp型不純物濃度は、p型ボディ領域55よりも高く、たとえば、1×1018cm-3~5×1021cm-3であってよい。
ゲートトレンチ53の内面および半導体基板6の表面には、ゲート絶縁膜58が形成されている。ゲート絶縁膜58は、たとえば、酸化シリコン(SiO2)からなっていてよい。ゲート絶縁膜58の厚さは、たとえば、300Å~600Åであってよい。
ゲートトレンチ53には、ゲート電極59が埋め込まれている。ゲート電極59は、ゲート絶縁膜58を挟んでゲートトレンチ53の側面のp型ボディ領域55に対向している。ゲート電極59は、たとえば、n型ポリシリコン(n型のドープトポリシリコン)からなるが、p型ポリシリコンからなっていてもよい。
次に、セル領域7が図15Aおよび図15Bである場合の温度センス領域9の構造を説明する。図16Aは、図3の半導体装置1の温度センス領域9の構造を示す模式的な平面図である。図16Bは、図16Aの断面図(B-B線断面図)である。図16Cは、図16Aの断面図(C-C線断面図)である。図16A~図16Cにおいて、前述の図5Aおよび図5Bに示した構成要素と同じものには同一の参照符号を付し、説明を省略する。
図16A~図16Cに示すように、温度センス領域9は、ゲートトレンチ53によって区画され、その周囲がゲートトレンチ53で取り囲まれている。温度センス領域9は、図16Aに示すように、たとえば、四方がゲートトレンチ53で取り囲まれた平面視四角形状であってよい。
温度センス領域9において半導体基板6の表面部にはn+型領域60が形成され、n+型領域60の下方にp型領域61が形成されている。p型領域61は、n+型領域60に接している。n+型領域60は、そのn型不純物濃度および深さがn+型ソース領域56と同じであってもよい。また、p型領域61は、そのp型不純物濃度および深さがp型ボディ領域55と同じであってもよいが、深さに関しては図16Bおよび図16Cに示すように、p型ボディ領域55よりも深く、選択的に下方に突出した突出部62を有していてもよい。
温度センス領域9の内方領域には、本発明の第2トレンチの一例としての温度センストレンチ63が形成されている。つまり、温度センストレンチ63は、温度センス領域9の周囲を取り囲むゲートトレンチ53から独立している。この温度センストレンチ63は、たとえば、ゲートトレンチ53と同じ幅で形成されていてもよい。
温度センストレンチ63は、p型領域61を貫通して形成されていてもよいが、図16Bおよび図16Cに示すように、突出部62上に形成されることによってp型領域61を貫通せず、その底部がp型領域61(突出部62)の内部に配置されていてもよい。
また、温度センストレンチ63は、平面視環状に形成されており、その内方に閉領域64が区画されている。当該閉領域64には、p+型コンタクト領域65が形成されている。p+型コンタクト領域65は、図16Aに示すように閉領域64の全面に形成されていてもよいし、図示はしないが、閉領域64の一部のみに選択的に形成されていてもよい。p+型コンタクト領域65は、そのp型不純物濃度および深さがp+型ボディコンタクト領域57と同じであってもよい。
温度センストレンチ63の内面には、セル領域7のゲート絶縁膜58が温度センス領域9にまで延びて形成されている。そして、当該ゲート絶縁膜58の内側には、温度センス素子TSの一例としての温度センスダイオード66(pnダイオード)が形成されている。
温度センスダイオード66は、温度センストレンチ63に埋め込まれた埋め込みポリシリコン層67からなる。埋め込みポリシリコン層67からなる温度センスダイオード66は、ゲート電極59と同一工程で形成されていてもよいし、ゲート電極59と別工程で形成されていてもよい。
温度センスダイオード66は、p型領域68と、p型領域68と横方向に隣接するn+型領域69とを含む。つまり、環状の温度センストレンチ63の一定領域にp型領域68が底部まで埋め込まれ、このp型領域68に隣接するように、n+型領域69が温度センストレンチ63の他の領域に底部まで埋め込まれていてもよい。p型領域68とn+型領域69とが横方向に隣接する構成であれば、p型領域68およびn+型領域69が平面視で重なっていないので、別途引き回し配線等を必要とせず、p型領域68およびn+型領域69のどちらに対しても、簡単にコンタクトをとることができる。
また、p型領域68のp型不純物濃度は、たとえば、1×1015cm-3~1×1020cm-3(p型ボディ領域55と同じ)あってよい。n+型領域69のn型不純物濃度は、たとえば、1×1018cm-3~5×1021cm-3(n+型ソース領域56と同じ)であってよい。
温度センスダイオード66は、さらに、p+型コンタクト領域70を含んでいてもよい。p+型コンタクト領域70は、p型領域68に接するように形成されているが、n+型領域69からはp型領域68を隔てて分離されている。p+型コンタクト領域70は、図16Cに示すように温度センストレンチ63の底部まで埋め込まれてp型領域68と横方向に隣接していてもよいし、図示はしないが、p型領域68とn+型領域69との境界から離れた位置において、p型領域68の表面部に選択的に形成されていてもよい。また、p+型コンタクト領域70のp型不純物濃度は、たとえば、1×1018cm-3~5×1021cm-3(p+型ボディコンタクト領域57と同じ)であってよい。
なお、図3の第1電極10が、アノード電極としてp+型コンタクト領域70に接続され、図3の第2電極11が、カソード電極としてn+型領域69に接続される。
以上、上記の温度センスダイオード66によっても、前述の温度センスダイオード20と同様の機能を果たすことができる。さらに、温度センスダイオード66(pnダイオード)が半導体基板6の表面部に埋め込まれているため、温度センスダイオード20の場合よりも、半導体基板6の発熱部である表面側の電流経路にpn接合部を近づけることができる。これにより、半導体基板6の温度変化を高い精度で検出することができる。
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、温度センス素子TSとしては、前述の温度センスダイオード20,42(pnダイオード)の他、ショットキーバリアダイオード等を採用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。