JP2013500604A - 組み込まれた抵抗を有する電極を含む半導体素子および関連手法 - Google Patents

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Abstract

半導体素子は、絶縁層と前記絶縁層上に半導体電極とを含むことができる。増加した電気抵抗の領域は前記半導体電極のコンタクト領域を、前記半導体電極の活性領域から分離することができる。さらに、金属コンタクトは、前記絶縁層の反対に位置する前記半導体電極の前記コンタクト領域上に設けられ得る。
【選択図】図２Ａ

Description

〔米国政府の権利の表明〕
本発明は、米軍陸軍研究所によって認められた米軍陸軍契約Ｎｏ．Ｗ９１１ＮＦ−０４−２−００２１に基づく政府の支援によって成し遂げられたものである。政府は本発明において明確な権利を有する。
本発明は、エレクトロニクスに関連し、より具体的には、ゲート電極を含む半導体素子およびその関連手法に関連するものである。
半導体パワーデバイスは、大きな電流を伝導し、高電圧をサポートするために広く利用される。近年の半導体パワーデバイスは、一般的に、単結晶シリコン半導体材料から製造される。広く使われているパワーデバイスの１つは、パワー酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴでは、制御信号は、間に挟まれた絶縁体によって半導体表面から分離された絶縁ゲート電極に供給される。電流伝導は、バイポーラトランジスタにおいて用いられる少数キャリア注入なしに、多数キャリアの移送によって生じる。パワーＭＯＳＦＥＴは、極めて安全な動作領域を提供することができ、ユニットセル（単位格子）構造で並べることができる。
当業者によく知られているように、パワーＭＯＳＦＥＴは、ラテラル構造またはバーティカル構造を備えることができる。ラテラル構造では、ドレイン、ゲートおよびソース端子は、基板の同一面上にある。対照的に、バーティカル構造では、ソースとドレインは基板の反対面上にある。
パワーデバイスにおける最近の開発努力は、パワーデバイスのために炭化ケイ素（ＳｉＣ）素子の利用の研究も含まれている。炭化ケイ素は、シリコンに比べて、ワイドバンドギャップ、より低い誘電率、高い破壊電界強度、高い熱伝導率、および、高い飽和電子ドリフト速度を有する。これらの特徴は、従来のシリコンベースパワーデバイスよりも、より高い温度、より高いパワーレベル、および／または、より低い固有オン抵抗で、炭化ケイ素パワーデバイスが動作することを可能にする。シリコン素子と比較して炭化ケイ素デバイスの優位性の理論的な分析は、Bhatnagarらによる論文（非特許文献１）にある。炭化ケイ素で製造されたパワーＭＯＳＦＥＴは、米国特許第５５０６４２１（特許文献１）に記載されている。
多数の炭化ケイ素パワーＭＯＳＦＥＴ構造は、例えば、先行技術文献として挙げた論文等（特許文献１、非特許文献１から１４）に記載されている。
広く使われているシリコンパワーＭＯＳＦＥＴの１つは、二重拡散プロセスを用いて製造される二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）である。シリコンにおける従来のＤＭＯＳＦＥＴ５１０は、図８に示されている。図８の素子において、Ｐ型ベース領域５１４とｎ+型ソース領域５１６は、マスクにおける共通の開口部を通って、基盤５１２に拡散される。Ｐベース領域５１４は、ｎ+ソース領域５１６よりも深いところで駆動される。ゲート酸化物５１８は、基板５１２上に備えられ、ゲート電極５２０はゲート酸化物５１８上に備えられる。ソースコンタクトは、基板５１２上で、かつ、ｎ+ソース領域５１６の間に備えられる。ドレインコンタクト５２４は、ソースコンタクト５２２とは正反対の基板５１２上に備えられる。ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概要は、テキストブック（非特許文献１５）の特に第７章“パワーＭＯＳＦＥＴ（Power MOSFET）”に見つけることができ、参照することにより本明細書に組み込まれる。ＤＭＯＳＦＥＴ構造も炭化ケイ素で製造されている。しかしながら、炭化ケイ素におけるドーパントの低拡散のために、例えば、イオン注入などのようなその他のドーピング手法が、炭化ケイ素でＤＭＯＳＦＥＴを製造することに用いられている。例えば、Shenoyらの文献（非特許文献１６）を参照されたい。よって、用語“ＤＭＯＳＦＥＴ”は、図５の構造と同様の構造を呼ぶために本明細書で用いられる。図５の構造とは、当該構造の製造に用いられる方法を問わず、ベースまたはウェル領域と、当該ベースまたはウェル領域におけるソース領域を備える。
米国特許５５０６４２１号
Bhatnagar et al., "Comparison of 6H--SiC, 3C--SiC and Si for Power Devices", IEEE Transactions on Electron Devices, Vol. 40, 1993, pp. 645-655 A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White, and C. D. Brandt, "1.1 kV 4H--SiC Power UMOSFET's," IEEE Electron Device Letters, Vol. 18, No. 12, pp. 586-588, December 1997 A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek and C. D. Brandt, "1400 V 4H--SiC Power MOSFETs," Materials Science Forum Vols. 264-268, pp. 989-992, 1998 J. Tan, J. A. Cooper, Jr., and M. R. Melloch, "High-Voltage Accumulation-Layer UMOSFETs in 4H--SiC," IEEE Electron Device Letters, Vol. 19, No. 12, pp. 487-489, December 1998 J. N. Shenoy, J. A. Cooper and M. R. Melloch, "High-Voltage Double-Implanted Power MOSFET's in 6H--SiC," IEEE Electron Device Letters, Vol. 18, No. 3, pp. 93-95, March 1997 J. B. Casady, A. K. Agarwal, L. B. Rowland, W. F. Valek, and C. D. Brandt, "900 V DMOS and 1100 V UMOS 4H--SiC Power FETs," IEEE Device Research Conference, Ft. Collins, Colo., June 23-25, 1997 R. Schorner, P Friedrichs, D. Peters, H. Mitlehner, B. Weis and D. Stephani, "Rugged Power MOSFETs in 6H--SiC with Blocking Capability up to 1800 V," Materials Science Forum Vols. 338-342, pp. 1295-1298, 2000 V. R. Vathulya and M. H. White, "Characterization of Channel Mobility on Implanted SiC to determine Polytype suitability for the Power DIMOS structure," Electronic Materials Conference, Santa Barbara, Calif., Jun. 30-Jul. 2, 1999 A. V. Suvorov, L. A. Lipkin, G. M. Johnson, R. Singh and J. W. Palmour, "4H--SiC Self-Aligned Implant-Diffused Structure for Power DMOSFETs," Materials Science Forum Vols. 338-342, pp. 1275-1278,2000 P. M. Shenoy and B. J. Baliga, "The Planar 6H--SiC ACCUFET: A New High-Voltage Power MOSFET Structure," IEEE Electron Device Letters, Vol. 18, No. 12, pp. 589-591, December 1997 Ranbir Singh, Sei-Hyung Ryu and John W. Palmour, "High Temperature, High Current, 4H--SiC Accu-DMOSFET," Materials Science Forum Vols. 338-342, pp. 1271-1274, 2000 Y. Wang, C. Weitzel and M. Bhatnagar, "Accumulation-Mode SiC Power MOSFET Design Issues," Materials Science Forum Vols. 338-342, pp. 1287-1290, 2000 A. K. Agarwal, N. S. Saks, S. S. Mani, V. S. Hegde and P. A. Sanger, "Investigation of Lateral RESURF, 6H--SiC MOSFETs," Materials Science Forum Vols. 338-342, pp. 1307-1310, 2000 Shenoy et al., "High-Voltage Double-Implanted Power MOSFET's in 6H--SiC," IEEE Electron Device Letters, Vol. 18, No. 3, March 1997, pp. 93-95 B. J. Baliga, "Power Semiconductor Devices", PWS Publishing Company, 1996 Shenoy et al., "High-Voltage Double-Implanted Power MOSFET's in 6H--SiC", IEEE Electron Device Letters, Vol. 18, No. 3, March 1997, pp. 93-95
ＤＭＯＳＦＥＴを提供することである。
本発明のいくつかの実施形態によると、半導体素子は絶縁層と、当該絶縁層上に半導体電極を含むことができる。増加した電気抵抗の領域は、半導体電極のコンタクト領域を当該半導体電極の活性領域から分離することができる。さらに、金属コンタクトは、絶縁層と反対の位置にある半導体電極のコンタクト領域上に備えられ得る。
増加した電気抵抗の領域は、半導体電極を通る複数の打ち抜き穴を含むことができる。それゆえに、半導体電極は、当該半導体電極を通る複数の打ち抜き穴間における複数の独立した並列電気経路を定めることができる。別の方法では、増加した電気抵抗の領域は、コンタクトの厚さと比較して、半導体電極の厚さが減らされた領域を含むことができ、半導体電極の活性領域、または、増加した電気抵抗の領域は、半導体電極のコンタクトおよび活性領域の伝導率に比べて、導電率が低下した領域を含むことができる。
増加した電気抵抗の領域は、半導体電極のコンタクト領域を取り囲むことができる。さらに、半導体電極は、多結晶シリコン電極などのような多結晶半導体電極とすることができる。
さらに、絶縁層は、第一の導電型を有する半導体層と半導体電極との間にあり、半導体層は、半導体電極の活性およびコンタクト領域に対応する活性およびコンタクト領域を含むことができる。第二の導電型（第一の導電型とは異なる）を有するウェル領域は、半導体層の活性領域において備えることができる。第一の導電型を有するソース／ドレイン端子領域は、ウェル領域の少なくとも一部に隣接するように備えられ得る。さらに、ソース／ドレイン端子領域と、半導体層の表面に隣接するウェル領域の外周囲との間のウェル領域部分は、絶縁層部分上の半導体電極を用いてチャネルを定めることができ、当該絶縁層は当該チャネルと反対の位置にある。
本発明の他の実施形態によると、半導体素子は、第一の導電型を有する半導体層を含むことができ、半導体層は、活性領域およびゲートコンタクト領域を含むことができる。ウェル領域は、活性領域において第二の導電型を有することができ、第一および第二の導電型は異なっている。ソース／ドレイン端子領域は、ウェル領域の少なくとも一部に隣接して第一の導電型を有し、ソース／ドレイン端子領域とウェル領域の外周囲との間のウェル領域部分は、チャネルを定めることができる。ゲート絶縁層は、チャネル上、ウェル領域の外側の活性領域上、およびゲートコンタクト領域上に備えることができる。さらに、ゲート電極は、チャネルの反対側、ウェル領域の外側にある活性領域の反対側、ゲートコンタクト領域の反対側にあるゲート絶縁層上に備えることができ、当該ゲート電極は、ゲートコンタクト領域とチャネル間に増加した電気抵抗の領域を含む。
増加した電気抵抗の領域は、ゲート電極を通る複数の打ち抜き穴を含むことができる。したがって、ゲート電極は、当該ゲート電極を通る複数の打ち抜き穴間における複数の独立した並列電気経路を定めることができる。本発明の他の実施形態によると、増加した電気抵抗の領域は、ゲート電極の他の部分の厚さと比較して、ゲート電極の厚さが減らされた領域を含むことができ、または、増加した電気抵抗の領域は、ゲート電極の他の部分の導電率と比べて、導電率が低下した領域を含むことができる。
金属コンタクトは、半導体層のゲートコンタクト領域の反対に位置するゲート電極上に備えられ、増加した電気抵抗の領域は、金属コンタクトとゲート電極間のコンタクト領域を取り囲むことができる。さらに、ゲート電極は、多結晶半導体ゲート電極、特に、多結晶シリコンゲート電極などのような半導体ゲート電極とすることができる。
ウェル領域は、第一ウェル領域とすることができ、ソース／ドレイン端子領域は、第一のソース／ドレイン端子領域とすることができ、チャネルは、第一のチャネルとすることができる。その上、第二の導電型を有する第二ウェル領域は、活性領域において第一ウェル領域から間隔を空けられ得る。さらに、第一の導電型を有する第二のソース／ドレイン端子領域は、第二のソース／ドレイン端子領域と第二のチャネルを定める第二ウェル領域の外周囲との間における第二ウェル領域部分とともに、第二ウェル領域の少なくとも一部に隣接し得る。ゲート絶縁層は、第一のチャネルと第二のチャネル上、および、第一ウェル領域と第二ウェル領域との間における活性領域上にあり、ゲート電極は、第一のチャネルと第二のチャネルの反対側、および、第一ウェル領域と第二ウェル領域との間における活性領域の反対側に位置するゲート絶縁層上にある。
さらに、第一のソース／ドレイン電極は、第一および第二のソース／ドレイン領域に連結され、第一のソース／ドレイン電極およびゲート電極は、電気的に絶縁され得る。第二のソース／ドレイン電極は、第一および第二のソース／ドレイン電極の間における半導体層とともに、半導体層上にある。
本発明のさらに他の実施形態によると、半導体素子は、チャネルおよび当該チャネルに隣接した端子領域を包含する半導体層を含むことができる。ゲート電極は、チャネル上、コンタクト領域上、および、コンタクト領域と活性領域間の増加した電気抵抗の領域上の活性領域を含むことができる。また、金属コンタクトは、半導体層の反対に位置するゲート電極のコンタクト領域上に備えられ得る。
増加した電気抵抗の領域は、ゲート電極を通る複数の打ち抜き穴を含むことができる。増加した電気抵抗の領域は、増加した電気抵抗の領域の反対側に位置するゲート電極部分の厚さと比較して、ゲート電極の厚さが削減された領域を含む。増加した電気抵抗の領域は、増加した電気抵抗の領域の反対側に位置するゲート電極部分の導電率と比較して、導電率が低下した領域を含むことができる。
チャネルは、第一のチャネルとすることができ、端子領域は、第一のソース／ドレイン端子領域とすることができ、半導体層は、第二のチャネルと、当該第二のチャネルに隣接した第二のソース／ドレイン端子領域とを含むことができる。さらに、ゲート電極の活性領域は、第一のチャネルと第二のチャネル上にあり、増加した電気抵抗の領域は、コンタクト領域と第一のチャネルおよび第二のチャネルの両チャネルとの間にある。その上、ゲート絶縁層は、ゲート電極と半導体層との間にある。
図１Ａは、本発明のいくつかの実施形態に従った、ＤＭＯＳＦＥＴ（二重拡散金属酸化物半導体電界効果トランジスタ、double diffused Metal Oxide Semiconductor Field Effect Transistor）素子を形成する動作およびその中間構造を図示する平面図である。 図１Ｂは、図１Ａの平面図に対応する断面図である。 図２Ａは、本発明のいくつかの実施形態に従った、ＤＭＯＳＦＥＴ（二重拡散金属酸化物半導体電界効果トランジスタ、double diffused Metal Oxide Semiconductor Field Effect Transistor）素子を形成する動作およびその中間構造を図示する平面図である。 図２Ｂは、図２Ａの平面図に対応する断面図である。 図３Ａは、本発明のいくつかの実施形態に従った、ＤＭＯＳＦＥＴ（二重拡散金属酸化物半導体電界効果トランジスタ、double diffused Metal Oxide Semiconductor Field Effect Transistor）素子を形成する動作およびその中間構造を図示する平面図である。 図３Ｂは、図３Ａの平面図に対応する断面図である。 図４は、本発明のいくつかの実施形態に従った、増加した電気抵抗を有する絶縁ゲート電極領域の拡大図である。 図５は、本発明のいくつかの実施形態に従った、図２Ａの絶縁ゲート電極の中央部分の平面図である。 図６Ａは、本発明の異なる実施形態に従った、ゲート電極構造の断面図である。 図６Ｂは、本発明の異なる実施形態に従った、ゲート電極構造の断面図である。 図６Ｃは、本発明の異なる実施形態に従った、ゲート電極構造の断面図である。 図７Ａは、本発明の実施形態に従った、金属ゲートランナーを含むＤＭＯＳＦＥＴ素子を図示する平面図である。 図７Ｂは、本発明の実施形態に従った、金属ゲートランナーを含むＤＭＯＳＦＥＴ素子を図示する断面図である。 図８は、従来のＤＭＯＳＦＥＴの断面図である。
本発明は、様々な実施形態が示された図面を参照してより十分に説明されている。しかしながら、本発明は、複数の異なる形式で具体化することも可能であり、本明細書に示される実施形態に限定するように解釈すべきではない。むしろ、これらの実施形態は、本開示が十分かつ完全となり、当業者にとって本発明の範囲を十分に伝えるように与えられる。図面において、層および領域のサイズや相対的なサイズは、明瞭さのために誇張され得る。全体を通して、同様の番号は同様の構成要素を参照する。
本明細書において用いられる専門用語は、特定の実施形態を説明する目的のみに用いられるものであり、本発明の限定を意図するものではない。本明細書において用いられるように、単数形（“a”,“an”および“the”）は、文脈から明らかに示されているような場合を除き、複数形も含むことを意図している。さらに、当然のことながら、用語“含む（comprising）”、“包含する（including）”、“有する（having）”および、それらの用語の変形型は、本明細書において用いられる場合、はっきり述べられた特徴、ステップ、動作、要素、および／または、構成要素の存在を特定するものであり、１つ以上のその他の特徴、整数、ステップ、動作、要素、構成要素および／または、それらのグループの存在または追加を妨げるものではない。対照的に、用語“（から）成る（consisting of）”は、本明細書において用いられる場合、はっきり述べられた特徴、整数、ステップ、動作、要素、および／または、構成要素を規定するものであり、追加的な特徴、ステップ、動作、要素、および／または、構成要素を含まない。
当然のことながら、層、領域または基板などのような要素が、別の要素の“上に（on）”あるというとき、直接的に他の要素の上にあることをいうか、または、間に挟まれた要素も存在し得る。さらに、“の下に（beneath）”または“の上にある（overlie）”などの相対的な用語は、図に示されるような基板または基層に対して、１つの層または領域と別の層または領域との関係を記載するために、本明細書において用いられ得る。当然のことながら、これらの用語は、図に表された幾何学的配置に加えて、素子の異なる幾何学的配置を含むことを意図し得る。最後に、用語“直接的に（directly）”は、間に挟まれた要素がないことを意味する。本明細書で用いられるように、用語“および／または（and/or）”は１つ以上の関連する項目のありとあらゆる組合せを含み、“／”と略され得る。
当然のことながら、用語 第一、第二 などは、様々な要素、構成要素、領域、層および／または部分を記述するために、本明細書で用いられ得るが、これらの要素、構成要素、領域、層および／または部分は、これらの用語によって制限すべきではない。これらの用語は、一方の要素、構成要素、領域、層または部分と、他方の領域、層または部分とを区別するためのみに用いられる。したがって、以下で議論される第一の要素、構成要素、領域、層または部分は、本発明の教示から逸脱することなく、第二の要素、構成要素、領域、層または部分と呼ばれることもある。
断面図および／またはその他の図を参照して本明細書に記載される本発明の実施形態は、本発明の理想的な実施形態の略図である。そのように、例えば、製造技術および／または製造上の公差の結果として、図面の形状からの変形も予測され得る。よって、発明の実施形態は、本明細書に図示された領域の特定の形状に限定されるとみなすべきではなく、例えば、製造の結果として生じた形状の誤差も含むものである。例えば、長方形として図示または記載されている領域は、典型的に、通常の製造上の公差が原因で、丸みを帯びたまたは曲線状の特徴を有する。それゆえに、図に説明された領域は、現実には概略図であり、素子の領域の正確な形状を図示することを意図するものではなく、本明細書において特段の定めがない限り、本発明の範囲を制限することを意図するものではない。
本明細書において特段の定めがない限り、本明細書において用いられるすべての用語（技術的用語および科学的用語を含む）は、本発明が属する技術分野における当業者の１人によって共通に理解されるような同一の意味を有する。さらに、当然のことながら、共通に用いられる辞書において定義されるような用語は、関連する技術分野のコンテキストおよび本明細書において、それらの意味と一致した意味を有するものとして解釈すべきであり、本明細書において明示的に定めた場合を除いて、理想化された意味、あるいは過剰に形式的な意味で解釈すべきではない。
多数のＤＭＯＳＦＥＴ素子は、並列に接続することができ、結果として生じるアセンブリの電流容量を増加するために同じヒートシンクを備えることができる。当該アセンブリの多数のＤＭＯＳＦＥＴ素子の制御ゲートが、同じ制御信号線に電気的に接続され得るとしても、ＤＭＯＳＦＥＴ素子を通過する、結果として生じる負荷電流は、並列ＤＭＯＳＦＥＴ素子間の不均衡状態のためにスイッチング中に振動（変動）する。そのような不均衡は、しきい値電圧の変動、遅延時間の変動、アセンブリのＤＭＯＳＦＥＴ素子間のスイッチング時間の変動、および／または、アセンブリの並列ＤＭＯＳＦＥＴ素子間のループインダクタンスおよび／またはクロスカップルフィードバックから結果として生じる。
そのような振動は、各ＤＭＯＳＦＥＴ素子の制御ゲートと制御信号線との間において、直列に比較的小さい制御ゲート抵抗器を連結することによって低減することができる。これらの抵抗器は、ダンペニング（dampening）を与え、相互結合を減らすために、各ＤＭＯＳＦＥＴ素子の制御ゲートに対して、個別の電流源を効果的に提供することができる。そのような制御ゲート抵抗器に対する値は、アセンブリにおけるＤＭＯＳＦＥＴ素子の数、および電流定格に依存して、約１オーム未満から約１００オーム未満の範囲となり得る。しかしながら、別個の抵抗器をモジュールに追加することは、追加的な空間を要し、および／または、当該モジュールのコストおよび／または複雑さを増加することになり得る。
本発明の実施形態によると、増加した電気抵抗の領域は、ＤＭＯＳＦＥＴ素子のゲート電極に組み込まれ得る。例えば、打ち抜き穴は、ゲートコンタクト領域とゲート電極の活性領域との間において、電気抵抗を増加させるために、ゲート電極に備えられ得る。ゲート電極は、ＤＭＯＳＦＥＴ素子の活性領域に渡って、制御信号を分散させるため、ゲートにおいて増加した電気抵抗の領域は、信号経路に沿って電気抵抗を効果的に増加させることができる。したがって、ゲート電極において増加した電気抵抗の領域は、外部の制御ゲート抵抗器を置き換えるために用いることができる。言い換えれば、制御ゲート抵抗器／抵抗は、ＤＭＯＳＦＥＴの制御ゲート電極内、または、制御ゲート電極（例えば、ＭＥＳＦＥＴ、すなわち、金属半導体電界効果型トランジスタ、ＨＥＭＴ、すなわち、高電子移動度トランジスタ、ＨＦＥＴ、すなわち、ヘテロ構造電界効果型トランジスタ、ＭＯＤＦＥＴ、すなわち、不均一不純物添加電界効果トランジスタ）を含むその他の素子内に組み込まれ得る。さらに、抵抗が増加したそのような領域は、ＤＭＯＳＦＥＴ素子のゲート電極にパターンを焼き付けるために用いられるフォトリソグラフィーマスクを調整することによって与えることができる。さらに、抵抗は、打ち抜き穴の異なる長さ／幅／密度／仕切りを有する、異なるゲート電極マスクを与えることによって、簡単に変えることができる。
図１Ａから３Ａおよび１Ｂから３Ｂは、本発明のいくつかの実施形態に従った、ＤＭＯＳＦＥＴ（二重拡散金属酸化物半導体電界効果トランジスタ）を形成する動作およびその構造を図示する平面図および断面図と一致している。図２Ａ、２Ｂ、３Ａおよび３Ｂに示されるように、例えば、絶縁されたゲート電極１２１は、絶縁ゲート電極１２１のゲートコンタクト領域と、半導体層１０１のチャネル領域と反対の位置にある絶縁ゲート電極１２１の活性領域との間に、増加した電気抵抗の領域を規定するために複数の打ち抜き穴１７１を含むことができる。例えば、絶縁ゲート電極１２１は、退化的にドープされたポリシリコンゲート電極とすることもできる。（例えば、打ち抜き穴１７１）を用いて増加した電気抵抗の領域を提供することによって、本発明の実施形態によると、外部の抵抗器はＤＭＯＳＦＥＴを含むアセンブリから省略され得る。
図４は、図２Ａ，２Ｂ，３Ａおよび３Ｂに示されるような絶縁ゲート電極１２１を通り抜ける打ち抜き穴１７１を用いてもたらされる増加した電気抵抗を有する絶縁ゲート電極１２１の領域の非常に拡大した図である。従って、複数の独立した並列電気経路１９１は、打ち抜き穴１７１の間で、絶縁ゲート電極１２１部分を介して与えられ得る。図示されるように、各電気経路１９１の長さは、打ち抜き穴１７１の長さＬによって定められ、各電気経路１９１の幅Ｗは、隣接する打ち抜き穴１７１間の距離によって規定され得る。組み込まれたゲート抵抗器の抵抗は、打ち抜き穴１７１間で定められた電気経路１９１の数、幅Ｗ、および長さＬによって定められ得る。より具体的には、組み込まれたゲート抵抗器の抵抗は、次式を用いて求めることができる：
R = (ρs × L)/(ΣW)
ただし、ρsは、絶縁ゲート電極を構成する材料のシート抵抗であり、Ｌは打ち抜き穴１７１の長さであり、Ｗはそれぞれ個々の電気経路１９１の幅であり、Ｗは絶縁ゲート電極のコンタクト領域と絶縁ゲート電極の活性領域との間における電流経路（電気経路）の総数分で合計される。
例えば、５オームの組み込まれたゲート抵抗があり、ρsが１００オーム／スクエアであり、各打ち抜き穴の長さＬが１００マイクロメートルであるならば、ΣＷは２０００マイクロメートルである。この例では、Ｗ（すなわち、隣接する打ち抜き穴間の各電流経路（電気経路）１９１の幅）が５マイクロメートルであるならば、４００本の電流経路が、絶縁ゲート電極１２１のコンタクト領域を取り囲むために与えられ得る。さらに、ゲート電極１２１のコンタクト領域の周囲にある、増加した抵抗の領域の円周（すなわち、打ち抜き穴１７１によって取り囲まれたコンタクト領域の円周）が、５０００マイクロメートル（例えば、図２Ａの構造において、打ち抜き穴１７１によって規定された正方形のそれぞれの辺あたり１２５０マイクロメートル）ならば、１つの電気経路と１つの打ち抜き穴の各ユニットに対して、反復するユニットは、１２．５マイクロメートルとなり、各打ち抜き穴１７１は７．５マイクロメートルの幅を有し得る。本発明の実施形態は、ＤＭＯＳＦＥＴ構造の形成する動作およびその中間的な構造を以下でより詳しく述べることにする。
本発明のいくつかの実施形態によれば、炭化ケイ素ＤＭＯＳＦＥＴのような半導体素子を形成する作業は、図１Ａ，２Ａおよび３Ａの平面図、図１Ｂ，２Ｂおよび３Ｂの対応する断面図を基準にしてここで説明する。図１Ａおよび１Ｂに示されるように、半導体層１０１（例えば、単結晶シリコン層／基質（基板）、単結晶炭化ケイ素層／基質など）は、第一の導電型（例えば、ｎ型）を有し、対向する表面１０３と１０５を備えることができる。本発明のいくつかの実施形態によれば、半導体層１０１は、４Ｈ−ＳｉＣポリタイプ炭化ケイ素層とすることができる。第二の導電型（たとえば、ｐ型）のウェル領域１０９は、半導体層１０１において形成され、第一の導電型（たとえば、ｎ型）のソース／ドレイン端子領域１０７は、ウェル領域１０９に形成され得る。図示されるように、ウェル領域１０９は、ソース／ドレイン領域１０７を取り囲むことができ、半導体層１０１の方へのウェル領域１０９の深さは、半導体層１０１の方へのソース／ドレイン領域１０７の深さよりも大きくなり得て、第一および第二の導電型は異なっている。さらに、第二の導電型のウェルコンタクト領域１２５は、ウェル領域１０９に対する電気的結合をもたらすために、ソース／ドレイン領域１０７の中央部分を通過して形成され得る。
図１Ａおよび１Ｂには示されていないが、第二の導電型の埋め込み領域は、ソース／ドレイン端子領域１０７の下部とウェル領域１０９の下方境界との間に備えられ、および／または、（端子コンタクト領域とそこを通るウェルコンタクト領域１２５を備える）エピタキシャル層は、ウェル領域１０９およびソース／ドレイン端子領域１０７を形成した後、半導体層１０１上に備えられ得る。ウェル領域１０９、ソース／ドレイン領域端子１０７、およびウェルコンタクト領域１２５を形成する作業は、例えば、米国特許出願第１２／４１２４４８号（２００９年３月２７日出願、発明の名称「Methods Of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures」）で説明され、その開示内容は、参照することによりその全てを本明細書に援用される。関連するソース／ドレイン端子領域１０７およびウェルコンタクト領域１２５を備えるウェル領域１０９のそれぞれは、ユニットセル構造を定めることができる。図１Ａと１Ｂに示されるように、複数のそのようなユニットセル構造を並列に提供することによって、素子の許容電流は増加し得る。
ソース／ドレイン端子領域１０７および層１０１は、周期表の列Ｖ（例えば、窒素、リンなど）からのｎ型元素を用いてドープされ、ウェル領域１０９およびウェルコンタクト領域１２５は、周期表の列III（例えば、ホウ素、アルミニウムなど）からのｐ型元素を用いてドープされ得る。例えば、ソース／ドレイン端子領域１０７は、層１０１の表面１０３における結晶損傷を低減するために窒素を用いてドープされ、ウェル領域１０９（および／または、ソース／ドレイン端子領域１０７下方の埋め込み領域）は、アルミニウムでドープされ得る。
図２Ａおよび２Ｂに示されるように、ゲート絶縁層１１９と絶縁ゲート電極１２１は、図２Ａおよび２Ｂに示されるように形成され得る。ゲート絶縁層１１９は、酸化ケイ素の層とすることができ、ゲート電極１２１は、退化的にドープされた（ポリシリコンとも呼ばれる）多結晶シリコンの層とすることができる。ゲート絶縁層および／またはゲート電極を形成する動作は、例えば、米国特許第７０７４６４３号（発明の名称「Silicon Carbide Power Devices With Self-Aligned Source And Well Regions And Methods Of Fabricating Same」）、米国特許第７３８１９９２号（発明の名称「Silicon Carbide Power Devices With Self-Aligned Source And Well Regions」）、米国特許第６６５３６５９号（発明の名称「Silicon Carbide Inversion Channel MOSFETs」）、米国特許第６９５６２３８号（発明の名称「Silicon Carbide Power Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel And Methods Of Fabricating Silicon Carbide Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel」）、米国特許出願第１２／４１２４４８号（発明の名称「Methods Of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures」）で説明される。上述した特許および出願のそれぞれの開示は、参照することによりそれら全体を本明細書に組み込まれる。
例えば、ゲート絶縁材料（例えば、酸化シリコン）の連続層は形成されて、半導体層１０１の表面１０３上において、ゲート絶縁層１１９を与えるためにパターンが付けられ得る。より詳しくは、ゲート絶縁層１１９は、ソース／ドレイン端子領域１０７の内部およびウェルコンタクト領域１２５の内部を露出しながら、ウェル領域１０９の外部およびソース／ドレイン端子領域１０７の外部において規定されるチャネルを覆うためにパターンが付けられ得る。ゲート絶縁層１１９を形成した後、ゲート電極材料（例えば、ドープされたポリシリコンなどのようなドープされた多結晶シリコン半導体材料）の連続層は形成され、その後、ゲート絶縁層１１９上の絶縁ゲート電極１２１を与えるためにパターンが付けられ得る。より詳しくは、絶縁ゲート電極１２１は、ソース／ドレイン端子領域１０７およびウェルコンタクト領域１２５の内部を露出し、絶縁ゲート電極１２１のコンタクト領域と絶縁ゲート電極１２１の活性領域との間において、増加した電気抵抗の領域を規定する打ち抜き穴１７１を与えるためにパターンが付けられ得る。したがって、個々のフォトリソグラフィックマスク／エッチング操作は、絶縁ゲート電極１２１に増加した電気抵抗の領域を設けるために実行され得る。それゆえに、増加した電気抵抗の領域は、任意の付加的な製造ステップ／操作を追加することなく、絶縁ゲート電極１２１用の既存のパターンマスクを手直しすることによって設けられ得る。
図３Ａおよび３Ｂに示されているように、絶縁層１７３（例えば、酸化シリコン層）は、絶縁ゲート電極１２１上に形成されて、その後、ソース／ドレインコンタクト領域１８１およびゲートコンタクト１８３が形成され得る。とりわけ、絶縁層１７３は、ソース・ドレイン端子領域１０７およびウェルコンタクト領域１２５の内部を露出し、絶縁ゲート電極１２１のコンタクト領域を露出しながら、ソース／ドレインコンタクト１８１から絶縁ゲート電極１２１を電気的に隔離するためにパターンが付けられ得る。それゆえに、ソース／ドレインコンタクト１８１は、オーミック電気コンタクトに、すべてのソース／ドレイン端子領域１０７と、半導体素子のすべてのウェルコンタクト領域１２６とを提供する。同様に、ゲートコンタクト１８３は、オーミック電気コンタクトに絶縁ゲート電極１２１のコンタクト領域を与える。
さらに、ソース／ドレインコンタクト１８１およびゲートコンタクト１８３は、同時に形成され得る。例えば、連続的な金属層または複数の連続的な金属層（例えば、ニッケル層および／またはアルミニウム層）は、絶縁層１７３上、ソース／ドレイン端子領域１０７の露出部分上、露出されたウェルコンタクト領域１２５上、および絶縁ゲート領域１２１のコンタクト領域上に形成される。そして、連続的な金属層または複数の連続的な金属層は、独立したソース／ドレインコンタクト１８１およびゲートコンタクト１８３を設けるために、フォトリソグラフィカルにパターンが付けられ得る。例えば、ソース／ドレインコンタクト１８１およびゲートコンタクト１８３は、オーミックコンタクトに半導体材料を提供するための第一の金属層（例えば、ニッケル）と、改善された導電率、改善されたワイヤーボンディングおよび／またははんだ接合に対する適合性、および／または改善されたパッシベーションを提供するための第二の金属層又は複数の第二の金属層（例えば、銅、アルミニウム、金、プラチナなど）とを含むことができる。さらに、ソース／ドレインコンタクト１８５は、ソース／ドレインコンタクト１８１と１８５との間の半導体層１０１を通過する垂直の導電経路を与えるために、半導体層１０１の表面１０５上に設けられ得る。例えば、ソース／ドレインコンタクト１８５は、オーミックコンタクトに半導体材料を提供するための第一の金属層（例えば、ニッケル）と、改善された導電率、改善されたワイヤーボンディングおよび／またははんだ接合に対する適合性、および／または改善されたパッシベーションを提供するための第二の金属層又は複数の第二の金属層（例えば、銅、アルミニウム、金、プラチナなど）とを含むことができる。図３Ｂには示されていないが、半導体層１０１は、表面１０５に隣接する、ソース／ドレインコンタクト１８５との電気コンタクトを改善するために、第一の導電型の比較的高濃度にドープされた領域を含むことができる。
オーミックソース／ドレインコンタクトを形成する動作は、例えば、米国特許第７０７４６４３号（発明の名称「Silicon Carbide Power Devices With Self-Aligned Source And Well Regions And Methods Of Fabricating Same」）、米国特許第７３８１９９２号（発明の名称「Silicon Carbide Power Devices With Self-Aligned Source And Well Regions」）、米国特許第６６５３６５９号（発明の名称「Silicon Carbide Inversion Channel MOSFETs」）、米国特許第６９５６２３８号（発明の名称「Silicon Carbide Power Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel And Methods Of Fabricating Silicon Carbide Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel」）、および米国特許出願第１２／４１２４４８号（発明の名称「Methods Of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures」）で説明されている。上述した特許および出願のそれぞれの開示は、参照することによりそれら全体を本明細書に組み込まれる。
よって、図３Ａおよび３ＢのＤＭＯＳＦＥＴ素子において、絶縁ゲート電極１２１は、ゲートコンタクト１８３を介して印加された電気信号に応答して、（半導体層１０１の表面１０３に隣接する）ウェル領域１０９を介してチャネル領域の導電率を制御するために用いられ得る。したがって、ＤＭＯＳＦＥＴが電源オンであるとき、電流は、ソース／ドレイン端子流域１０７、ウェル領域１０９のチャネル、および層１０１を介して、ソース／ドレインコンタクト１８１と１８３の間を流れることができる。ＤＭＯＳＦＥＴが電源オフであるとき、ソース／ドレインコンタクト１８１と１８３の間を流れる電流はブロックされ得る。
図３Ａおよび３ＢのＤＭＯＳＦＥＴ素子は、半導体層１０１およびソース／ドレイン端子領域１０７がｎ型の導電性を有し、ウェル領域１０９およびウェルコンタクト領域１２５がｐ型の導電性を有する、本発明のいくつかの実施形態によると、ｎ型チャネル素子とすることができる。本発明の他の実施形態によると、図３Ａおよび３ＢのＤＭＯＳＦＥＴ素子は、半導体層１０１およびソース／ドレイン端子領域１０７がｐ型の導電性を有し、ウェル領域１０９およびウェルコンタクト領域１２５がん型の導電性を有することで、ｐ型チャネル素子とすることができる。
図５は、絶縁ゲート電極１２１のコンタクト領域１２１ａと絶縁ゲート電極１２１の活性領域１２１ｂとの間における増加した電気抵抗の領域１７１’とともに概略的に示された図２Ａの絶縁ゲート電極１２１の中央部分の平面図である。図６Ａ，６Ｂおよび６Ｃは、本発明の異なる実施形態に従う、増加した電気抵抗の領域を図示する図５の切断線６―６’に沿った断面図である。図５，６Ａ，６Ｂおよび／または６Ｃのゲート電極構造は、図２Ａ，２Ｂ，３Ａ，および３Ｂのゲート電極構造に代替することもできる。
図６Ａに示されるように、増加した電気抵抗の領域１７１ａ’は、図２Ａおよび２Ｂについての上記説明のように、絶縁ゲート電極１２１を通り抜ける打ち抜き穴を用いて設けられ得る。図２Ｂに示される打ち抜き穴と図６Ａに示される打ち抜き穴との違いは、これらの断面図を得ることのできる切断線が異なる位置で与えられていることである。すなわち、図２Ｂは、コンタクト領域の中央部分を通る断面図を示し、一方、図６Ａは増加した電気抵抗の領域の長い部分を通る断面図を示す。上述のように、絶縁ゲート電極１２１を通る打ち抜き穴は、フォトリソソース／ドレイン端子領域１０７とウェルコンタクト領域１２５を露出するのに用いられるグラフィックマスク／エッジング動作を使用してパターンを付けられ得る。
図６Ｂに示されるように、増加した電気抵抗の領域１７１ｂ’は、増加した電気抵抗の領域における絶縁ゲート電極の厚さを選択的に減らすことによって設けられ得る。例えば、絶縁ゲート電極は、第一の層１２１ａ（例えば、ドープされたポリシリコン層）と、前記第一の層１２１ａと異なる第二の層１２１ｂ（例えば、金属層、金属シリサイド層など）とを含むことができる。したがって、増加した電気抵抗の領域から第二の層を除去することによって、絶縁ゲート電極の厚さは、その電気抵抗を増すことによって削減することができる。本発明の他の実施形態によると、絶縁ゲート電極は、単層の同じ導電性の材料を用いて設けられ、増加した電気抵抗の領域１７１ｂ’は、選択的エッジバック操作を用いて形成され、それにより、増加した電気抵抗の領域における絶縁ゲート電極の厚さを削減する。それゆえに、層１２１ａおよび１２１ｂを含む絶縁ゲート電極の全体の厚さは、コンタクト領域１２１ａおよび活性領域１２１ｂにおいて維持され、一方、絶縁ゲート電極の厚さは、増加した電気抵抗の領域１７１ｂ’において削減され得る。
図６Ｃに示されるように、増加した電気抵抗の領域１７１ｃ’は、異なる抵抗率を有する絶縁ゲート電極１２１ｃの領域を設けることによって、備えられ得る。例えば、ポリシリコン絶縁ゲート電極を用いると、異なる抵抗率は、異なるドーパント濃度を与えることによって備えられ得る。例えば、絶縁ゲート電極１２１ｃは、その全体にわたって比較的低いドーパント濃度で注入され、絶縁ゲート電極１２１ｃのコンタクト領域１２１ｂと活性領域１２１ｃに対して、相対的に高いドーパント濃度を選択的に注入する前に、マスクは、増加した電気抵抗の領域１７１ｃ’上に提供される。したがって、増加した電気抵抗の領域１７１ｃ’の抵抗率は、絶縁ゲート電極１２１ｃのその他の領域の低効率よりも大きくなり得る。打ち抜き穴、異なる厚さ、および異なる抵抗率は、例として説明され、その他の手法も、ゲート電極１２１の部分の電気抵抗を選択的に増加させるために採用することができる。
図１Ａ，１Ｂ、２Ａ，２Ｂ、および３Ａ，３Ｂで示されるように、金属ゲート電極１８３は、（ウェル領域１０９、ソース／ドレイン端子領域１０７、およびウェルコンタクト領域１２５によって定められる）ユニットセル構造を含む素子の活性領域で囲まれる素子の中央部において、（打ち抜き穴１７１で取り囲まれる）絶縁ゲート電極１２１のコンタクト領域上に設けることができる。本発明のその他の実施形態によると、金属ゲートコンタクトは、絶縁ゲート電極の活性領域全体にわたってゲート信号をより迅速に分配するために、金属ゲートランナーを含むことができる。ゲートランナーを含む構造において、金属ゲートコンタクトのワイヤボンド領域は、ユニットセル構造間のゲート電極にわたる金属ゲートコンタクトのランナーを備える素子の周囲に設けられ得る。しがたって、絶縁ゲート電極の増加した電気抵抗の領域は、その上に金属ゲートコンタクトのワイヤボンド部分とゲートランナー部分の両方を有する絶縁ゲート電極のコンタクト領域の周囲に沿って伸ばすことができる。
図７Ａおよび７Ｂは、それぞれ、本発明の追加の実施形態に従った、増加した電気抵抗の領域および金属ゲートランナーを有する絶縁ゲート電極を含むＤＭＯＳＦＥＴ素子を示す平面図および断面図である。図７Ａおよび７Ｂは、図３Ａおよび３Ｂの要素を再構成したものを示しているので、同じ参照番号は、図３Ａおよび３Ｂで説明したものと同じ要素を識別するために適切に用いられている。
特に、金属ゲートコンタクトは、絶縁ゲート電極１２１の端から端まで、ゲート信号を分配するためにワイヤボンド領域１８３ａと金属ゲートランナー１８３ｂを含むことができる。さらに、絶縁ゲート電極１２１は、（絶縁ゲート電極１２１の斜め線部分で図７Ｂに示された）増加した電気抵抗の領域を含むことができ、当該領域は、（ウェル領域１０９に近接する）絶縁ゲート電極１２１の活性領域から（ワイヤボンド領域１８３ａおよびランナー１８３ｂを有するコンタクトにおける）絶縁ゲート電極１２１のコンタクト領域を隔離する。絶縁ゲート電極１２１の増加した電気抵抗の領域は、図２Ａ，２Ｂ，３Ａ，３Ｂ，４，５および図６Ａ，６Ｂに関する上記の説明のように、与えることができる。例えば、増加した電気抵抗の領域は、絶縁ゲート電極１２１の削減された厚さの領域となるように、あるいは、（例えば、より低いドーピング濃度を与えることで）絶縁ゲート電極１２１のより低い導電率の領域となるように、絶縁ゲート電極１２１を通り抜ける打ち抜き穴を用いて設けられ得る。さらに、金属ゲートコンタクト（ワイヤボンド領域１８３ａおよびランナー１８３ｂを含む）とソース／ドレインコンタクト１８１は、少なくとも約１マイクロメートルの厚さ、とりわけ、少なくとも約４マイクロメートルの厚さを有する同じ金属層（例えば、アルミニウム層）からパターン焼付けが行われ得る。
図７Ａに示されるように、ワイヤボンド領域１８３ａは、金属ゲートランナー１８３ｂを備えるＤＭＯＳＦＥＴ素子の周辺に設けられ、前記金属ゲートランナー１８３ｂは、前記素子の１つの端から前記素子の反対側の端に伸びる。しかしながら、その他の配置を与えることができる。例えば、ワイヤボンド領域１８３ｂは、そこから外側に伸びる金属ゲートランナー１８３ａを備える素子の中央部に設けられ得る。図７Ａおよび７Ｂは、隣接するランナー１８３ｂ間の一列のユニットセル（各ユニットセルは、ウェル領域１０９、ソース／ドレイン端子領域１０７、およびウェルコンタクト領域１２５を含む）を示しているが、何列かのユニットセルは、隣接するランナー１８３ｂ間に設けられ得る。
上述のように、炭化ケイ素ＤＭＯＳＦＥＴは、本発明のいくつかの実施形態に従って設けられ得る。しかしながら、増加した電気抵抗の領域を有するゲート電極は、本発明のその他の実施形態にしたがって、その他の電子デバイス構造にも用いられ得る。例として、図１Ａ−Ｃ，２Ａ−Ｃ，４，５，６Ａ−Ｃ、および７Ａ−Ｂのそれぞれの構造は、表面１０５に近接するコレクタ領域の層１０１の添加を伴って絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）として実装され得る。とりわけ、第一の導電型（例えばｎ型）の端子領域１０７は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域を設けることができ、第二の導電型（例えば、ｐ型）を有する表面１０５に隣接する層１０１の高度にドープされた部分は、ＩＧＢＴのコレクタ領域を提供することができる。ＩＧＢＴ構造は、例えば、米国特許公報第２００８／０１０５９４９号（Zhangら 発明の名称「High Power Insulated Gate Bipolar Transistors」）で説明されている。本発明のその他の実施形態によると、増加した電気抵抗の領域を有するゲート電極は、ＭＥＳＦＥＴ（金属半導体電界）、ＨＥＭＴ（高電子移動度トランジスタ）、ＨＦＥＴ（ヘテロ構造電界効果型トランジスタ）、ＭＯＤＦＥＴ（不均一不純物添加電界効果トランジスタ）などのような、その他の電界効果トランジスタ構造において用いられ得る。
さらに、ｎ型チャネル素子は、例として説明されているが、その他の型の素子は、本発明のその他の実施形態に従って実装され得る。例えば、ｐ型チャネル素子は、上述した半導体領域、層、および基質（基板）を異なる導電型に転換することにより、本発明のその他の実施形態に従って、与えることができる。半導体層１０１およびソース／ドレイン端子領域１０７がｎ型の導電性を有するように、ｎ型として第一の導電型を与え、そして、ウェル領域１０９およびウェルコンタクト領域１２５がｐ型の導電性を有するように、ｐ型として第二の導電型を与えることによって、上記のごとく、ｎ型チャネルＤＭＯＳＦＥＴはもたらされ得る。本発明のその他の実施形態によると、半導体層１０１およびソース／ドレイン端子領域１０７がｐ型の導電性を有するように、ｐ型として第一の導電型を与え、そして、ウェル領域１０９およびウェルコンタクト領域１２５がｎ型の導電性を有するように、ｎ型として第二の導電型を与えることによって、上記のごとく、ｐ型チャネルＤＭＯＳＦＥＴはもたらされ得る。さらに、ｎ型チャネルおよびｐ型チャネルＩＧＢＴは、本発明のさらにその他の実施形態に従って提供され得る。
炭化ケイ素層／基板は、例として上で述べたが、その他の半導体材料（例えば、シリコン、窒化ガリウム、ヒ化ガリウムなど）は、本発明のその他の実施形態に従って、用いられ得る。さらに、水平面上の素子は、本発明のさらに別の実施形態に従って、半導体層１０１の同じ表面上に端子領域とコンタクトを設けることによって与えられ得る。
図面および明細書において、本発明の開示された実施形態が記載され、特定の用語が採用されているが、単に、一般的な意味、記述的な意味で用いており、特許請求の範囲において定められている本発明の範囲を限定する目的はない。

Claims (21)

  1. チャネルと前記チャネルに近接する端子領域とを含む半導体層と、
    前記チャネル上の活性領域とコンタクト領域を含むゲート電極であって、前記ゲート電極は、前記コンタクト領域と前記活性領域の間に増加した電気抵抗の領域を含む、ゲート電極と、
    前記半導体層の反対に位置する前記ゲート電極のコンタクト領域上に金属コンタクトと
    を含むことを特徴とする半導体素子。
  2. 前記増加した電気抵抗の領域は、前記ゲート電極を通る複数の打ち抜き穴を含むこと
    を特徴とする請求項１に記載の半導体素子。
  3. 増加した電気抵抗の領域は、前記増加した電気抵抗の領域の反対側に位置するゲート電極部分の厚さと比べて、前記ゲート電極の厚さが削減された領域を含むこと
    を特徴とする請求項１に記載の半導体素子。
  4. 前記増加した電気抵抗の領域は、前記増加した電気抵抗の領域の反対側に位置するゲート電極部分の導電率と比べて、導電率が低下した領域を含むこと
    を特徴とする請求項１に記載の半導体素子。
  5. 前記チャネルは、第一のチャネルを含み、
    前記端子領域は、第一のソース／ドレイン領域を含み、
    前記半導体は、第二のチャネルと前記第二チャネルに近接する第二のソース／ドレイン端子領域を含み、
    前記ゲート電極の前記活性領域は、前記第一および第二のチャネル上にあり、
    前記増加した電気抵抗の領域は、前記コンタクト領域と前記第一および第二の両チャネルとの間にあること
    を特徴とする請求項１に記載の半導体素子。
  6. 前記ゲート電極と前記半導体層との間のゲート絶縁層を更に含むこと
    を特徴とする請求項５に記載の半導体素子。
  7. 絶縁層と、
    前記絶縁層上の半導体電極であって、増加した電気抵抗の領域は前記半導体電極のコンタクト領域を前記半導体電極の活性領域から分離する、半導体電極と、
    前記絶縁層の反対に位置する前記半導体電極の前記コンタクト領域上の金属コンタクトと
    を含むことを特徴とする半導体素子。
  8. 増加した電気抵抗の領域は、半導体電極を通る複数の打ち抜き穴を含むこと
    を特徴とする請求項７に記載の半導体素子。
  9. 前記増加した電気抵抗の領域は、前記半導体電極のコンタクト領域および活性領域の厚さに比べて、前記半導体電極の厚さが削減された領域を含むこと
    を特徴とする請求項７に記載の半導体素子。
  10. 前記増加した電気抵抗の領域は、前記半導体電極のコンタクト領域および活性領域の導電率に比べて、導電率が低下した領域を含むこと
    を特徴とする請求項７に記載の半導体素子。
  11. 前記増加した電気抵抗の領域は、前記半導体電極のコンタクト領域を取り囲むこと
    を特徴とする請求項７に記載の半導体素子。
  12. 前記半導体電極は、多結晶半導体電極を含むこと
    を特徴とする請求項７に記載の半導体素子。
  13. 第一の導電型を有する半導体層であって、絶縁層は前記半導体層と半導体電極の間にあり、前記半導体層は、前記半導体電極の活性領域およびコンタクト領域に対応する活性領域およびコンタクト領域を含む、半導体層と、
    前記半導体層の活性領域において第二の導電型を有するウェル領域であって、前記第一の導電型と前記第二の導電型は異なる、ウェル領域と、
    前記ウェル領域の少なくとも一部と近接する、前記第一の導電型を有するソース／ドレイン端子領域であって、前記ソース／ドレイン端子領域と、前記半導体層の表面に近接する前記ウェル領域の外周囲との間の前記ウェル領域部分はチャネルを規定し、前記半導体電極は前記チャネルの反対の位置にある絶縁層部分の上にある、ソース／ドレイン領域と
    をさらに含むことを特徴とする請求項７に記載の半導体素子。
  14. 第一の導電型を有する半導体層であって、前記半導体層は活性領域とゲートコンタクト領域を含む、半導体層と、
    前記活性領域において第二の導電型を有するウェル領域であって、前記第一の導電型および前記第二の導電型は異なる、ウェル領域と、
    前記ウェル領域の少なくとも一部と近接する前記第一の導電型を有するソース／ドレイン端子領域であって、前記ソース／ドレイン端子領域と前記ウェル領域の外周囲との間の前記ウェル領域部分はチャネルを規定する、ソース／ドレイン端子領域と、
    前記チャネル上、前記ウェル領域の外側の前記活性領域上、かつ前記ゲートコンタクト領域上のゲート絶縁層と、
    前記チャネルの反対の位置にあり、前記ウェル領域の外側の前記活性領域の反対の位置にあり、かつ前記ゲートコンタクト領域の反対の位置にある前記ゲート絶縁層上のゲート電極であって、前記ゲート電極は前記ゲートコンタクト領域と前記チャネルの間に、増加した電気抵抗の領域を含む、ゲート電極と
    を含むことを特徴する半導体素子。
  15. 前記増加した電気抵抗の領域は、前記ゲート電極を通る複数の打ち抜き穴を含むこと
    を特徴とする請求項１４に記載の半導体素子。
  16. 前記増加した電気抵抗の領域は、前記ゲート電極のその他の部分の厚さに比べて、前記ゲート電極の厚さが削減された領域を含むこと
    を特徴とする請求項１４に記載の半導体素子。
  17. 前記増加した電気抵抗の領域は、前記ゲート電極のその他の部分の導電率に比べて、導電率が低下した領域を含むこと
    を特徴とする請求項１４に記載の半導体素子。
  18. 前記半導体層の前記ゲートコンタクト領域の反対の位置にある前記ゲート電極上の金属コンタクトであって、前記増加した電気抵抗の領域は、前記金属コンタクトと前記ゲート電極の間のコンタクトの領域を取り囲む、金属コンタクトをさらに含むこと
    を特徴とする請求項１４に記載の半導体素子。
  19. 前記ゲート電極は半導体ゲート電極を含むこと
    を特徴とする請求項１４に記載の半導体素子。
  20. 前記ウェル領域は第一のウェル領域を含み、前記ソース／ドレイン端子領域は、第一のソース／ドレイン端子領域を含み、前記チャネルは第一のチャネルを含み、前記半導体素子はさらに、
    前記活性領域において前記第一のウェル領域から離れた間隔が空けられ、前記第二の導電型を有する第二のウェル領域と、
    前記第二のウェル領域の少なくとも一部と近接する、前記第一の導電型を有する第二のソース／ドレイン端子領域であって、
    前記第二のソース／ドレイン端子領域と前記第二のウェル領域の外周囲との間における前記第二のウェル領域部分は、第二のチャネルを規定し、
    前記ゲート絶縁層は、前記第一のチャネルおよび前記第二のチャネル上、かつ前記第一のウェル領域と前記第二のウェル領域の間の活性領域上にあり、
    前記ゲート電力は、前記第一のチャネルおよび前記第二のチャネルの反対に位置し、前記第一のウェル領域と前記第二のウェル領域の間における前記活性領域の反対に位置する前記ゲート絶縁層上にある、第二のソース／ドレイン端子領域と
    を含むことを特徴とする請求項１４に記載の半導体素子。
  21. 前記第一のソース／ドレイン領域および前記第二のソース／ドレイン領域に連結した第一のソース／ドレイン電極であって、前記第一のソース／ドレイン電極と前記ゲート電極は電気的に絶縁される、第一のソース／ドレイン電極と、
    前記半導体層上の第二のソース／ドレイン電極であって、前記半導体層は前記第一のソース／ドレイン電極と前記第二のソース／ドレイン電極との間にある、第二のソース／ドレイン電極と
    を含むことを特徴とする請求項１４に記載の半導体素子。
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