DE112010003113T5 - Halbleitervorrichtungen mit elektroden mit integriertenwiderständen und diesbezügliche verfahren - Google Patents

Halbleitervorrichtungen mit elektroden mit integriertenwiderständen und diesbezügliche verfahren Download PDF

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Abstract

Eine Halbleitervorrichtung kann eine Isolationsschicht und eine Halbleiterelektrode auf der Isolationsschicht umfassen. Ein Bereich erhöhten elektrischen Widerstands kann einen Kontaktbereich der Halbleiterelektrode von einem aktiven Bereich der Halbleiterelektrode separieren. Zusätzlich kann ein Metallkontakt auf dem Kontaktbereich der Halbleiterelektrode gegenüberliegend der Isolationsschicht gebildet werden.

Description

  • BEMERKUNG ÜBER REGIERUNGSRECHTE
  • Die vorliegende Erfindung wurde mit Regierungsunterstützung unter US-Armee-Vertrag Nr. W911NF-04-2-0021 durchgeführt, welcher vom US-Armee-Forschungslaboratorium abgeschlossen wurde. Die Regierung hat bestimmte Rechte an der Erfindung.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Elektronik, und insbesondere Halbleitervorrichtungen mit Gateelektroden und diesbezügliche Verfahren.
  • HINTERGRUND
  • Halbleiter-Leistungsbauelemente werden weitläufig verwendet, um große Ströme zu tragen und hohe Spannungen zu unterstützen. Moderne Halbleiter-Leistungsbauelemente werden im Allgemeinen aus monokristallinem Silizium-Halbleitermaterial hergestellt. Ein weitläufig verwendetes Leistungsbauelement ist der Leistungs-Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET). In einem Leistungs-MOSFET wird ein Steuersignal einer isolierten Gateelektrode zugeführt, welche von der Halbleiteroberfläche durch einen dazwischenliegenden Isolator isoliert ist, welcher Siliziumdioxid sein kann, aber darauf nicht beschränkt ist. Die Stromleitung geschieht über den Transport von Mehrheits-Ladungsträgern ohne das Vorliegen einer Injektion von Minderheits-Ladungsträgern, welche in dem Betrieb eines Bipolartransistors verwendet wird. Leistungs-MOSFETs können einen exzellenten sicheren Betriebsbereich bieten und können in einer Einheitszellstruktur parallel geschaltet werden.
  • Wie den Fachleuten wohlbekannt, können Leistungs-MOSFETs eine laterale Struktur oder eine vertikale Struktur aufweisen. Bei einer lateralen Struktur sind die Drain-, Gate- und Source-Anschlüsse auf derselben Oberfläche eines Substrats. Im Gegensatz dazu sind bei einer vertikalen Struktur die Source und der Drain auf gegenüberliegenden Oberflächen des Substrats.
  • Jüngere Entwicklungsbestrebungen bei Leistungsbauelementen beinhalteten ebenfalls die Erforschung der Verwendung von Siliziumcarbid(SiC)-Bauelementen für Leistungsbauelemente. Siliziumcarbid hat eine große Bandlücke, eine geringe Dielektrizitätskonstante, eine hohe Durchbruchsfeldstärke, ein hohes thermisches Leitvermögen sowie eine hohe Sättigungselektrodentriftgeschwindigkeit im Vergleich zu Silizium, Diese Charakteristika ermöglichen, dass Siliziumcarbid-Leistungsbauelemente bei höheren Temperaturen, höheren Leistungspegeln und/oder mit einem geringeren spezifischen Einschaltwiderstand arbeiten als herkömmliche Silizium-basierte Leistungsbauelemente. Eine theoretische Analyse der Überlegenheit von Siliziumcarbid-Bauelementen gegenüber Silizium-Bauelementen findet sich in einer Publikation von Bhatnagar et al. mit dem Titel „Comparison of 6H--SiC, 3C--SiC and Si for Power Devices", IEEE Transactions on Electron Devices, Bd. 40, 1993, Seiten 645–655. Ein Leistungs-MOSFET, welcher in Siliziumcarbid hergestellt ist, wird im US-Patent Nr. 5,506,421 von Palmour mit dem Titel „Power MOSFET in Silicon Carbide” beschrieben und ist auf den Inhaber der vorliegenden Erfindung übertragen.
  • Eine Anzahl von Siliziumcarbid-Leistungs-MOSFET-Strukturen ist in der Literatur beschrieben. Siehe beispielsweise US-Patent Nr. 5,506,421 ; A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White und C. D. Brandt, „1.1 kV 4H--SiC Power UMOSFET's", IEEE Electron Device Letters, Bd. 18, Nr. 12, Seiten 586–588, Dezember 1997; A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek und C. D. Brandt, „1400 V 4H--SiC Power MOSFETs", Materials Science Forum, Bde. 264–268, Seiten 989–992, 1998; J. Tan, J. A. Cooper, Jr., und M. R. Melloch, „High-Voltage Accumulation-Layer UMOSFETs in 4H--SiC", IEEE Electron Device Letters, Bd. 19, Nr. 12, Seiten 487–489, Dezember 1998; J. N. Shenoy, J. A. Cooper und M. R. Melloch, „High-Voltage Double-Implanted Power MOSFET's in 6H--SiC", IEEE Electron Device Letters, Bd. 18, Nr. 3, Seiten 93–95, März 1997; J. B. Casady, A. K. Agarwal, L. B. Rowland, W. F. Valek und C. D. Brandt, „900 V DMOS and 1100 V UMOS 4H--SiC Power FETs", IEEE Device Research Conference, Ft. Collins, Colo., Juni 23–25, 1997; R. Schorner, P. Friedrichs, D. Peters, H. Mitlehner, B. Weis und D. Stephani, „Rugged Power MOSFETs in 6H--SiC with Blocking Capability up to 1800 V", Materials Science Forum, Bde. 338–342, Seiten 1295–1298, 2000; V. R. Vathulya und M. H. White, "Characterization of Channel Mobility on Implanted SiC to determine Polytype suitability for the Power DIMOS structure", Electronic Materials Conference, Santa Barbara, Calif., Juni 30–Juli 2, 1999; A. V. Suvorov, L. A. Lipkin, G. M. Johnson, R. Singh und J. W. Palmour, "4H--SiC Self-Aligned Implant-Diffused Structure for Power DMOSFETs", Materials Science Forum, Bde. 338–342, Seiten 1275–1278, 2000; P. M. Shenoy und B. J. Baliga, "The Planar 6H--SiC ACCUFET: A New High-Voltage Power MOSFET Structure", IEEE Electron Device Letters, Bd. 18, Nr. 12, Seiten 589–591, Dezember 1997; Ranbir Singh, Sei-Hyung Ryu und John W. Palmour, "High Temperature, High Current, 4H--SiC Accu-DMOSFET", Materials Science Forum, Bde. 338–342, Seiten 1271–1274, 2000; Y. Wang, C. Weitzel und M. Bhatnagar, "Accumulation-Mode SiC Power MOSFET Design Issues", Materials Science Forum, Bde. 338–342, Seiten 1287–1290, 2000; A. K. Agarwal, N. S. Saks, S. S. Mani, V. S. Hegde und P. A. Sanger, "Investigation of Lateral RESURF, 6H--SiC MOSFETs", Materials Science Forum, Bde. 338–342, Seiten 1307–1310, 2000; und Shenoy et al., "High-Voltage Double-Implanted Power MOSFET's in 6H--SiC", IEEE Electron Device Letters, Bd. 18, Nr. 3, März 1997, Seiten 93–95.
  • Ein weitläufig verwendeter Silizium-Leistungs-MOSFET ist der doppelt diffundierte MOSFET (DMOSFET), welcher unter Verwendung eines Doppeldiffusionsprozesses hergestellt wird. Ein üblicher DMOSFET 510 in Silizium ist in 8 illustriert. In der Vorrichtung von 8 sind ein p-Basisbereich 514 und ein n+-Source-Bereich 516 in einem Substrat 512 über eine gemeinsame Öffnung in einer Maske eindiffundiert. Der p-Basisbereich 514 ist tiefer eingetrieben als der n+-Source-Bereich 516. Die Differenz in der lateralen Diffusion zwischen dem p-Basisbereich 514 und dem n+-Source-Bereich 516 bildet einen Oberflächenkanalbereich. Ein Gateoxid 518 ist auf dem Substrat 512 vorgesehen, und eine Gateelektrode 520 ist auf dem Gateoxid 518 vorgesehen. Ein Source-Kontakt 522 ist auf dem Substrat 512 vorgesehen und liegt zwischen den n+-Source-Bereichen 516. Ein Drain-Kontakt 524 ist auf dem Substrat 512 gegenüberliegend dem Source-Kontakt 522 vorgesehen. Ein Überblick von Leistungs-MOSFETs einschließlich DMOSFETs kann in dem Fachbuch mit dem Titel „Power Semiconductor Devices" von B. J. Baliga, veröffentlicht durch PWS Publishing Company, 1996, und insbesondere in Kapitel 7 mit dem Titel „Power MOSFET” gefunden werden, dessen Offenbarung hiermit durch Bezugnahme eingegliedert wird. Die DMOSFET-Struktur wurde ebenfalls in Siliziumcarbid hergestellt. Wegen der niedrigen Diffusion von Dotierstoffen in Siliziumcarbid jedoch wurden andere Dotiertechniken, wie z. B. Ionenimplantation beim Herstellen von DMOSFETs in Siliziumcarbid verwendet. Siehe beispielsweise die Referenz von Shenoy et al., mit dem Titel „High-Voltage Double-Implanted Power MOSFET's in 6H--SiC", IEEE Electron Device Letters, Bd. 18, Nr. 3, März 1997, Seiten 93–95. Somit wird der Ausdruck „DMOSFET” hierin verwendet, um sich auf eine Struktur zu beziehen, welche ähnlich ist wie die von 5 mit einem Basis- oder Wannen-Bereich und Source-Bereichen in der Basis oder im Wannen-Bereich unabhängig von den Verfahren, welche zu seiner Herstellung verwendet werden.
  • ZUSAMMENFASSUNG
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung kann eine Halbleitervorrichtung eine Isolationsschicht und eine Halbleiterelektrode auf der Isolationsschicht umfassen. Ein Bereich erhöhten elektrischen Widerstands kann einen Kontaktbereich der Halbleiterelektrode von einem aktiven Bereich der Halbleiterelektrode separieren. Zusätzlich kann ein Metallkontakt auf der Kontaktfläche der Halbleiterelektrode gegenüberliegend der Isolationsschicht vorgesehen sein.
  • Der Bereich erhöhten Widerstands kann eine Mehrzahl von Perforationen durch die Halbleiterelektrode enthalten. Dementsprechend kann die Halbleiterelektrode eine Mehrzahl von separaten und parallelen elektrischen Pfaden zwischen der Mehrzahl von Perforationen durch die Halbleiterelektrode definieren. Bei Alternativen kann der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Dicke der Halbleiterelektrode relativ zur Dicke des Kontaktbereichs und des aktiven Bereichs der Halbleiterelektrode beinhalten oder der Bereich erhöhten elektrischen Widerstands kann einen Bereich reduzierter Leitfähigkeit relativ zu den Leitfähigkeiten des Kontaktbereichs und des aktiven Bereichs der Halbleiterelektrode enthalten.
  • Der Bereich erhöhten elektrischen Widerstands kann den Kontaktbereich der Halbleiterelektrode umgeben. Weiterhin kann die Halbleiterelektrode eine polykristalline Halbleiterelektrode, wie z. B. eine polykristalline Siliziumelektrode sein.
  • Zusätzlich kann die Isolationsschicht zwischen der Halbleiterschicht mit einem ersten Leitungstyp und der Halbleiterelektrode liegen, und die Halbleiterschicht kann aktive und Kontaktbereiche entsprechend aktiven und Kontaktbereichen der Halbleiterelektrode umfassen. Ein Wannen-Bereich mit einem zweiten Leitungstyp (welcher vom ersten Leitungstyp verschieden ist) kann in dem aktiven Bereich der Halbleiterschicht vorgesehen werden. Ein Source/Drain-Anschlussbereich mit dem ersten Leitungstyp kann zumindest neben Bereichen des Wannen-Bereichs vorgesehen werden. Weiterhin können Bereiche des Wannen-Bereichs zwischen dem Source/Drain-Anschlussbereich und einem äußeren Umfang des Wannen-Bereichs neben einer Oberfläche der Halbleiterschicht einen Kanal mit der Halbleiterelektrode auf Bereichen der Isolationsschicht gegenüberliegend des Kanals definieren.
  • Gemäß weiteren Ausführungsformen der vorliegenden Erfindung kann eine Halbleitervorrichtung eine Halbleiterschicht mit einem ersten Leitungstyp umfassen, und die Halbleiterschicht kann einen aktiven Bereich und einen Gatekontaktbereich umfassen. Ein Wannen-Bereich kann einen zweiten Leitungstyp in dem aktiven Bereich aufweisen, und der erste und zweite Leitungstyp können verschieden sein. Ein Source/Drain-Anschlussbereich kann den ersten Leitungstyp zumindest neben Bereichen des Wannen-Bereichs aufweisen, und Bereiche des Wannen-Bereichs zwischen dem Source/Drain-Anschlussbereich und einem äußeren Umfang des Wannen-Bereichs können einen Kanal definieren. Eine Gateisolationsschicht kann auf dem Kanal vorgesehen sein, auf dem aktiven Bereich außerhalb des Wannen-Bereichs und auf dem Gatekontaktbereich. Zusätzlich kann eine Gateelektrode auf der Gateisolationsschicht gegenüberliegend dem Kanal, gegenüberliegend dem aktiven Bereich außerhalb des Wannen-Bereichs und gegenüberliegend dem Gatekontaktbereich vorgesehen werden, wobei die Gateelektrode einen Bereich erhöhten elektrischen Widerstands zwischen dem Gatekontaktbereich und dem Kanal aufweist.
  • Der Bereich erhöhten elektrischen Widerstands kann eine Mehrzahl von Perforationen durch die Gateelektrode aufweisen. Dementsprechend kann die Gateelektrode eine Mehrzahl von separaten und parallelen elektrischen Pfaden zwischen der Mehrzahl von Perforationen durch die Gateelektrode definieren. Gemäß weiterer Ausführungsformen der vorliegenden Erfindung kann der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Dicke der Gateelektrode relativ zu der Dicke weiterer Bereiche der Gateelektrode aufweisen, oder der Bereich erhöhten elektrischen Widerstands kann einen Bereich reduzierter Leitfähigkeit relativ zu den Leitfähigkeiten anderer Bereiche der Gateelektrode aufweisen.
  • Ein Metallkontakt kann auf der Gateelektrode gegenüber dem Gatekontaktbereich der Halbleiterschicht vorgesehen werden, und der Bereich erhöhten elektrischen Widerstands kann einen Bereich des Kontakts zwischen dem Metallkontakt und der Gateelektrode umgeben. Weiterhin kann die Gateelektrode eine Halbleitergateelektrode sein, wie z. B. eine polykristalline Halbleitergateelektrode, und insbesondere eine polykristalline Siliziumgateelektrode.
  • Der Wannen-Bereich kann ein erster Wannen-Bereich sein, der Source/Drain-Anschlussbereich kann ein erster Source/Drain-Anschlussbereich sein, und der Kanal kann ein erster Kanal sein. Zusätzlich kann ein zweiter Wannen-Bereich mit dem zweiten Leitungstyp beabstandet von dem ersten Wannen-Bereich in dem aktiven Bereich sein. Weiterhin kann ein zweiter Source/Drain-Anschlussbereich mit dem ersten Leitungstyp zumindest neben Bereichen des zweiten Wannen-Bereichs liegen, wobei Bereiche des zweiten Wannen-Bereichs zwischen dem zweiten Source/Drain-Anschlussbereich und einem äußeren Umfang des zweiten Wannen-Bereichs einen zweiten Kanal definieren. Die Gateisolationsschicht kann auf dem ersten und zweiten Kanal und auf dem aktiven Bereich zwischen dem ersten und zweiten Wannen-Bereich liegen, und die Gateelektrode kann auf der Gateisolationsschicht gegenüberliegend dem ersten und zweiten Kanal und gegenüberliegend dem aktiven Bereich zwischen dem ersten und zweiten Wannen Bereich liegen.
  • Zusätzlich kann eine erste Source/Drain-Elektrode mit dem ersten und zweiten Source/Drain-Bereich verbunden sein, und die erste Source/Drain-Elektrode und die Gateelektrode können elektrisch isoliert sein. Eine zweite Source/Drain-Elektrode kann auf der Halbleiterschicht liegen, wobei die Halbleiterschicht zwischen der ersten und zweiten Source/Drain-Elektrode legt.
  • Gemäß noch weiteren Ausführungsformen der vorliegenden Erfindung kann eine Halbleitervorrichtung eine Halbleiterschicht einschließlich eines Kanals und eines Anschlussbereichs neben dem Kanal aufweisen. Eine Gateelektrode kann einen aktiven Bereich auf dem Kanal, einen Kontaktbereich und einen Bereich erhöhten elektrischen Widerstands zwischen dem Kontaktbereich und dem aktiven Bereich aufweisen. Ein Metallkontakt kann ebenfalls auf dem Kontaktbereich der Gateelektrode gegenüberliegend der Halbleiterschicht vorgesehen werden.
  • Der Bereich erhöhten elektrischen Widerstands kann eine Mehrzahl von Perforationen durch die Gateelektrode beinhalten. Der Bereich erhöhten elektrischen Widerstands kann einen Bereich reduzierter Dicke der Gateelektrode relativ zur Dicke von Bereichen der Gateelektrode auf gegenüberliegenden Seiten des Bereichs erhöhten elektrischen Widerstands aufweisen. Der Bereich erhöhten elektrischen Widerstands kann einen Bereich reduzierter Leitfähigkeit relativ zu Leitfähigkeiten von Bereichen der Gateelektrode auf gegenüberliegenden Seiten des Bereichs erhöhten elektrischen Widerstands aufweisen.
  • Der Kanal kann ein erster Kanal sein, der Anschlussbereich kann ein erster Source/Drain-Anschlussbereich sein, und die Halbleiterschicht kann einen zweiten Kanal und einen zweiten Source/Drain-Anschlussbereich neben dem zweiten Kanal aufweisen. Weiterhin kann der aktive Bereich der Gateelektrode auf dem ersten und zweiten Kanal liegen, und der Bereich erhöhten elektrischen Widerstands kann zwischen dem Kontaktbereich und sowohl dem ersten und zweiten Kanal liegen. Zusätzlich kann eine Gateisolationsschicht zwischen der Gateelektrode und der Halbleiterschicht liegen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1A, 2A und 3A sind ebene Ansichten zum Illustrieren von Operationen beim Bilden von DMOSFET (doppelt diffundierte Metalloxid-Halbleiter-Feldeffekttransistoren) Bauelementen und Zwischenstrukturen davon gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • 1B, 2B und 3B sind Querschnittsansichten entsprechend den ebenen Ansichten von 1A bis 3A.
  • 4 ist ein stark vergrößerter Bereich eines Bereichs einer isolierten Gateelektrode mit erhöhtem elektrischen Widerstand gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • 5 ist eine ebene Ansicht eines zentralen Bereichs einer isolierten Gateelektrode von 2A gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • 6A bis C sind Querschnittsansichten von Gateelektrodenstrukturen gemäß unterschiedlichen Ausführungsformen der vorliegenden Erfindung.
  • 7A und 7B sind entsprechende ebene und Querschnittsansichten zum Illustrieren eines DMOSFET-Bauelements einschließlich Metallgate-Ausläufern gemäß Ausführungsformen der vorliegenden Erfindung.
  • 8 ist eine Querschnittsansicht eines herkömmlichen DMOSFETs.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird jetzt detaillierter mit Bezug auf die begleitenden Zeichnungen beschrieben, in welchen verschiedene Ausführungsformen gezeigt sind. Die vorliegende Erfindung kann jedoch in vielen verschiedenen Formen ausgeführt werden und sollte nicht als auf die hierin angegebenen Ausführungsformen beschränkt angesehen werden. Vielmehr sind diese Ausführungsformen angegeben, sodass die Offenbarung ausführlich und vollständig ist und den Fachleuten vollständig den Schutzbereich der Erfindung vermittelt. In den Zeichnungen können die Größe und die Relativgrößen von Schichten und Bereichen aus Klarheitsgründen übertrieben sein. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
  • Die hierin verwendete Terminologie dient lediglich dem Zweck des Beschreibens bestimmter Ausführungsformen und soll die vorliegende Erfindung nicht limitieren. Wie hier verwendet, sollen die Singularformen „ein”, „ein”, und „der/die/das” die Pluralformen genauso enthalten, falls nicht der Kontext eindeutig etwas anderes anzeigt. Es soll weiterhin verstanden werden, dass die Ausdrücke „umfassend”, „beinhaltend”, „mit” und Varianten davon bei Verwendung in dieser Beschreibung das Vorliegen der angegebenen Merkmale, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, aber nicht die Gegenwart oder die Hinzufügung von einem oder mehrerer weiterer Merkmale, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen. Im Gegensatz dazu spezifiziert der Ausdruck „bestehend aus” bei Verwendung in dieser Beschreibung die angegebenen Merkmale, Schritte, Operationen, Elemente und/oder Komponenten und schließt zusätzliche Merkmale, Schritte, Operationen, Elemente und/oder Komponenten aus.
  • Es sei verstanden, dass, wenn ein Element, wie z. B. eine Schicht, ein Bereich oder ein Substrat, als „auf” einem weiteren Element angegeben wird, es direkt auf dem anderen Element sein kann oder dazwischenliegende Elemente ebenfalls vorliegen können. Weiterhin können die relativen Ausdrücke wie z. B. „unter” oder „liegt über” hierin benutzt werden, um eine Beziehung von einer Schicht oder einem Bereich zu einer weiteren Schicht oder einem weiteren Bereich relativ zu einem Substrat oder einer Basisschicht zu beschreiben, wie in den Figuren illustriert. Man wird verstehen, dass diese Ausdrücke dazu dienen, verschiedene Orientierungen der Vorrichtung zusätzlich zu der in den Figuren angegebenen Orientierung zu umfassen. Letzthin bedeutet der Ausdruck „direkt”, dass es keine dazwischenliegende Elemente gibt. Wie hier verwendet, beinhaltet der Ausdruck „und/oder” irgendeine und alle Kombinationen von einem oder mehreren der dazugehörigen aufgelisteten Gegenstände und kann als „/” abgekürzt werden.
  • Man wird verstehen, dass, obwohl die Ausdrücke erster, zweiter, usw. hierin verwendet werden, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Abschnitte nicht durch diese Ausdrücke beschränkt sein sollten. Diese Ausdrücke werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht oder einen Abschnitt von einem anderen Bereich, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Somit könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder ein erster Abschnitt, der nachstehend diskutiert wird, ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder ein zweiter Abschnitt benannt werden, ohne von der Lehre der vorliegenden Erfindung abzuweichen.
  • Ausführungsformen der Erfindung werden hier mit Bezug auf Querschnittsansichten und/oder andere Ansichten beschrieben, welche schematische Illustrationen idealisierter Ausführungsformen der Erfindung sind. Als solche sind Variationen der Gestalten der Darstellungen beispielsweise als Resultat von Herstellungstechniken und/oder Toleranzen zu erwarten. Somit sollten die Ausführungsformen der vorliegenden Erfindung nicht als beschränkend hinsichtlich bestimmter Gestalten von hierin illustrierten Bereichen angesehen werden, sondern sollen Abweichungen in den Gestalten, welche beispielsweise von der Herstellung herrühren, umfassen. Beispielsweise wird ein Bereich, welcher als Rechteck illustriert oder beschrieben ist, typischerweise gerundete oder gekrümmte Merkmale aufgrund von normalen Herstellungstoleranzen aufweisen. Somit sind die in den Figuren illustrierten Bereiche von schematischer Natur, und ihre Gestalten sollen nicht die präzise Gestalt eines Bereichs einer Vorrichtung illustrieren und soll nicht den Schutzumfang der Erfindung beschränken, falls nicht hierin anderweitig definiert.
  • Falls nicht anderweitig hierin definiert, haben alle Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke), welche hierin verwendet werden, dieselbe Bedeutung, wie gemeinhin von einem zuständigen Durchschnittsfachmann verstanden, in dessen Gebiet die Erfindung gehört. Es soll weiterhin verstanden werden, dass Ausdrücke, wie z. B. die, die in üblicherweise verwendeten Wörterbüchern definiert sind, derart interpretiert werden sollen, dass sie eine Bedeutung haben, welche konsistent ist mit ihrer Bedeutung im Kontext des relevanten technischen Gebietes, und die Beschreibung soll nicht interpretiert werden in einem idealisierten und übertrieben formalen Sinn, falls nicht ausdrücklich hierin so definiert.
  • Mehrere DMOSFET-Vorrichtungen können parallel gekoppelt werden und auf einer gemeinsamen Wärmesenke vorgesehen werden, um eine Stromkapazität der resultierenden Anordnung zu erhöhen. Obwohl Steuergates der mehreren DMOSFET-Bauelemente der Anordnung elektrisch mit einer gemeinsamen Steuersignalleitung verbunden werden können, kann ein resultierender Laststrom durch die DMOSFET-Bauelemente während des Schaltens aufgrund von Unausgeglichenheiten zwischen den parallelen DMOSFET-Bauelementen oszillieren. Solche Unausgeglichenheiten können resultieren von: Variationen der Schwellspannungen; Variationen der Verzögerungszeiten; Variationen der Schaltzeiten zwischen DMOSFET-Bauelementen der Anordnung; und/oder Schleifeninduktivitäten und/oder übersprechende Rückkopplung zwischen parallelen DMOSFET-Bauelementen der Anordnung.
  • Solche Oszillationen können reduziert werden durch Anschließen eines relativ kleinen Steuergatewiderstands in Reihe zwischen dem Steuergate von jedem einzelnen DMOSFET-Bauelement und der Steuersignalleitung. Diese Widerstände können effektiv individuelle Stromquellen für das Steuergate von jedem DMOSFET-Bauelement bieten, um eine Dämpfung zu schaffen und das Übersprechen zu reduzieren. Werte für solche Steuergatewiderstände können in dem Bereich von weniger als etwa 1 Ohm bis weniger als etwa 100 Ohm liegen, und zwar abhängig von einer Anzahl und einem Stromrating der DMOSFET-Bauelemente in der Anordnung. Zusätzliche diskrete Widerstände für ein Modul jedoch können zusätzlichen Raum einnehmen und/oder die Kosten erhöhen und/oder die Komplexität des Moduls erhöhen.
  • Gemäß Ausführungsformen der vorliegenden Erfindung kann ein Bereich erhöhten elektrischen Widerstands in eine Gateelektrode eines DMOSFET-Bauelements integriert werden. Beispielsweise können Perforationen in der Gateelektrode vorgesehen werden, um einen elektrischen Widerstand zwischen einem Gatekontaktbereich und einem aktiven Bereich der Gateelektrode zu erhöhen. Da die Gateelektrode das Steuersignal über einen aktiven Bereich des DMOSFET-Bauelements verteilt, kann der Bereich erhöhten elektrischen Widerstands in dem Gate effektiv einen elektrischen Widerstand entlang des Signalwegs erhöhen. Dementsprechend kann der Bereich erhöhten elektrischen Widerstands in der Gateelektrode verwendet werden, um einen externen Steuergatewiderstand zu ersetzen. Mit anderen Worten kann ein Steuergatewiderstand/Widerstandswert innerhalb einer Steuergateelektrode eines DMOSFET-Bauelements oder einer anderen Vorrichtung mit einer Steuergateelektrode (wie z. B. ein MESFET oder ein Metall-Halbleiter-Feldeffekttransistor, ein HEMT oder Transistor hoher Elektronenmobilität, ein HFET oder Heterostruktur-Feldeffekttransistor, ein MODFET oder Modulations-dotierter Feldeffekttransistor etc.) integriert werden. Weiterhin kann solch ein Bereich erhöhten Widerstands vorgesehen werden durch Modifizieren einer Fotolithografiemaske, welche verwendet wird, um die Gateelektrode des DMOSFET-Bauelements zu strukturieren. Zusätzlich können die Widerstandswerte einfach geändert werden durch Vorsehen einer unterschiedlichen Gateelektrodenmaske mit verschiedenen Längen/Breiten/Dichten/Separationen der Perforationen.
  • 1A–3A und 1B–3B sind entsprechende ebene Ansichten und Querschnittsansichten zum Illustrieren von Operationen zum Bilden von DMOSFETs (doppelt diffundierte Metalloxid-Halbleiter-Feldeffekttransistoren) und Strukturen davon gemäß einiger Ausführungsformen der vorliegenden Erfindung. Wie in 2A, 2B, 3A und 3B gezeigt, kann eine isolierte Gateelektrode 121 beispielsweise eine Mehrzahl von Perforationen 171 durch sich enthalten, um einen Bereich erhöhten elektrischen Widerstands zwischen einem Gatekontaktbereich der isolierten Gateelektrode 121 und einem aktiven Bereich der isolierten Gateelektrode 121 gegenüberliegenden Kanalbereichen der Halbleiterschicht 101 zu definieren. Die isolierte Gateelektrode 121 kann beispielsweise eine degenerativ dotierte Polysilizium-Gateelektrode sein. Durch Vorsehen des Bereichs erhöhten elektrischen Widerstands (beispielsweise unter Verwendung von Perforationen 171) kann ein externer Widerstand von einer Anordnung mit DMOSFETs gemäß Ausführungsformen der vorliegenden Erfindung weggelassen werden.
  • 4 ist eine stark vergrößerte Ansicht eines Bereichs einer isolierten Gateelektrode 121 mit erhöhtem elektrischem Widerstand, welcher dadurch geschaffen wird, dass Perforationen 171 durch die isolierte Gateelektrode 121 verwendet werden, wie in 2A, 2B, 3A und 3B gezeigt. Dementsprechend kann eine Mehrzahl separater und paralleler elektrischer Pfade 191 durch Bereiche der isolierten Gateelektrode 121 zwischen den Perforationen 171 vorgesehen werden. Wie gezeigt, kann eine Länge jedes elektrischen Weges 191 definiert werden durch eine Länge L der Perforationen 171, und eine Breite W jedes elektrischen Pfades 191 kann definiert werden durch einen Abstand zwischen benachbarten Perforationen 171. Ein Widerstandswert des integrierten Gatewiderstands kann bestimmt werden durch die Anzahlen, Breiten W und Längen L der elektrischen Pfade 191, welche zwischen den Perforationen 171 definiert sind. Insbesondere kann ein Widerstandswert des integrierten Gatewiderstands unter Verwendung der folgenden Formel bestimmt werden: R = (ρS × L)/(ΣW), wobei ρS der Schichtwiderstand des Materials ist, welches die isolierte Gateelektrode bildet, wobei L die Länge der Perforationen 171 ist, wobei W die Breite jedes individuellen elektrischen Wegs 191 ist und wobei W die Summe über die Gesamtanzahl der Strompfade zwischen dem Kontaktbereich der isolierten Gateelektrode und einem aktiven Bereich der isolierten Gateelektrode ist.
  • Falls beispielsweise ein integrierter Gatewiderstandswert von 5 Ohm beabsichtigt ist, ρS 100 Ohm/square ist und die Länge L jeder Perforation 100 Mikrometer ist, dann ist ΣW 2000 Mikrometer. Falls in diesem Beispiel W (d. h. die Breite jedes Strompfads 191 zwischen benachbarten Perforationen) 5 Mikrometer ist, dann können 400 Strompfade vorgesehen werden, welche den Kontaktbereich der isolierten Gateelektrode 121 umgeben. Falls weiterhin ein Umfang des Bereichs erhöhten Widerstands, welcher den Kontaktbereich der Gateelektrode 121 umgibt (d. h. der Umfang des Kontaktbereichs umgeben durch Perforationen 171) 5000 Mikrometer ist (beispielsweise 1250 Mikrometer pro jeder Seite eines Quadrats, welches durch die Perforationen 171 in der Struktur von 2A definiert ist), dann kann eine Wiederholungseinheit für jede Einheit von einem Strompfad und einer Perforation 12,5 Mikrometer sein, und jede Perforation 171 kann eine Breite von 7,5 Mikrometern aufweisen. Ausführungsformen der vorliegenden Erfindung werden nachstehend detaillierter bezüglich von Operationen des Bildens von DMOSFET-Strukturen und Zwischenstrukturen davon beschrieben.
  • Operationen zum Bilden einer Halbleitervorrichtung, wie z. B. eines Siliziumcarbid-DMOSFET, gemäß einigen Ausführungsformen der vorliegenden Erfindung werden jetzt mit Bezug auf die ebenen Ansichten von 1A, 2A und 3A und mit Bezug auf entsprechende Querschnittsansichten von 1B, 2B und 3B diskutiert. Wie in 1A und 1B gezeigt, kann eine Halbleiterschicht 101 (z. B. eine einkristalline Siliziumschicht/Substrat, eine einkristalline Siliziumcarbidschicht/Substrat usw.) einen ersten Leitungstyp (z. B. n-Typ) und gegenüberliegende Oberflächen 103 und 105 aufweisen. Gemäß einigen Ausführungsformen der vorliegenden Erfindung kann die Halbleiterschicht 101 eine 4H-SiC Polytyp-Siliziumcarbidschicht sein. Wannen-Bereiche 109 eines zweiten Leitungstyps (z. B. p-Typ) können in der Halbleiterschicht 101 gebildet sein, und Source/Drain-Anschlussbereiche 107 des ersten Leitungstyps (z. B. n-Typ) können in den Wannen-Bereichen 109 gebildet sein. Wie gezeigt, können die Wannen-Bereiche 109 die Source/Drain-Anschlussbereiche 107 umgeben, und eine Tiefe von Wannen-Bereichen 109 in der Halbleiterschicht 101 kann größer sein als eine Tiefe der Source/Drain-Anschlussbereiche 107 in der Halbleiterschicht 101, und der erste und zweite Leitungstyp können unterschiedlich sein. Zusätzlich können Wannen-Kontaktbereiche 125 des zweiten Leitungstyps durch die zentralen Bereiche der Source/Drain-Anschlussbereiche 107 gebildet werden, um einen elektrischen Anschluss für die Wannen-Bereiche 109 zu bieten.
  • Obwohl nicht in 1A und 1B gezeigt, können vergrabene Bereiche des zweiten Leitungstyps zwischen unteren Bereichen der Source/Drain-Anschlussbereiche 107 und unteren Grenzen der Wannen-Bereiche 109 vorgesehen werden; und/oder eine Epitaxieschicht (mit Anschlusskontaktbereichen und Wannen-Kontaktbereichen 125 durch sie laufend) kann auf einer Oberfläche der Halbleiterschicht 101 nach dem Bilden der Wannen-Bereiche 109 und der Source/Drain-Anschlussbereiche 107 vorgesehen werden. Operationen des Bildens der Wannen-Bereiche 109, der Source/Drain-Anschlussbereiche 107 und der Wannen-Kontaktbereiche 125 werden beispielsweise in der US-Patentanmeldung Nr. 12/412,448 mit dem Titel „Methods of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures”, eingereicht am 27. März 2009, diskutiert, deren Offenbarung hiermit durch Bezugnahme vollständig eingegliedert sein soll. Jeder der Wannen-Bereiche 109 mit zugehörigen Source/Drain-Anschlussbereichen 107 und Wannen-Kontaktbereichen 125 kann eine Einheitszellenstruktur definieren. Durch Bereitstellen einer Mehrzahl derartiger Einheitszellstrukturen in paralleler Weise, wie in 1A und 1B gezeigt, kann eine Stromtragfähigkeit des Bauelements erhöht werden.
  • Die Source/Drain-Anschlussbereiche 107 und die Schicht 101 können mit (einem) n-Typ-Element(e) aus Spalte V des Periodensystems (z. B. Stickstoff, Phosphor usw.) dotiert sein, und die Wannen-Bereiche 109 und Wannen-Kontaktbereiche 125 können mit (einem) p-Typ-Element(e) aus Spalte III des Periodensystems (z. B. Bor, Aluminium usw.) dotiert sein. Die Source/Drain-Anschlussbereiche 107 können beispielsweise mit Stickstoff dotiert sein, um einen Kristallschaden an der Oberfläche 103 der Schicht 101 zu reduzieren, und die Wannen-Bereiche 109 (und/oder die vergrabenen Bereiche unterhalb der Source/Drain-Anschlussbereiche 107) können mit Aluminium dotiert sein.
  • Wie in 2A und 2B gezeigt, können eine Gateisolationsschicht 119 und eine isolierte Gateelektrode 121 auf die in 2A und 2B dargestellte Weise gebildet werden. Die Gateisolationsschicht 119 kann eine Schicht aus Siliziumoxid sein, und eine Gateelektrode 121 kann eine Schicht aus degenerativ dotiertem polykristallinem Silizium (auch als Polysilizium) sein. Operationen zum Bilden der Gateisolationsschichten und/oder Gateelektroden werden beispielshalber diskutiert in: US-Patent Nr. 7,074,643 von Ryu mit dem Titel „Silicon Carbide Power Devices With Self-Aligned Source And Well Regions And Methods Of Fabricating Same”; US-Patent Nr. 7,381,992 von Ryu mit dem Titel „Silicon Carbide Power Devices With Self-Aligned Source And Well Regions”; US-Patent Nr. 6,653,659 von Ryu et al. mit dem Titel „Silicon Carbide Inversion Channel MOSFETs”; US-Patent Nr. 6,956,238 von Ryu et al. mit dem Titel „Silicon Carbide Power Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel And Methods Of Fabricating Silicon Carbide Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel”; und US-Patentanmeldung Nr. 12/412,448 mit dem Titel ”Methods Of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures”. Die Offenbarungen von jeder einzelnen der oben angegebenen Patente und Patentanmeldungen werden hiermit durch Bezugnahme vollständig eingegliedert.
  • Beispielsweise kann eine kontinuierliche Schicht aus einem Gateisolationsmaterial (z. B. Siliziumoxid) gebildet und dann strukturiert werden, um die Gateisolationsschicht 119 auf der Oberfläche 103 der Halbleiterschicht 101 zu bilden. Insbesondere kann die Gateisolationsschicht 119 strukturiert werden, um Kanäle zu bedecken, welche in äußeren Bereichen des Wannen-Bereichs 109 und äußeren Bereichen der Source/Drain-Anschlussbereiche 107 definiert sind, wobei innere Bereiche der Source/Drain-Anschlussbereiche 107 und die Wannen-Kontaktbereiche 125 freigelassen werden. Nach Bilden der Gateisolationsschicht 119 kann eine kontinuierliche Schicht eines Gateelektrodenmaterials (beispielsweise dotiertes polykristallines Halbleitermaterial wie z. B. dotiertes Polysilizium) gebildet und dann strukturiert werden, um die isolierte Gateelektrode 121 auf der Gateisolationsschicht 119 zu bilden. Insbesondere kann die isolierte Gateelektrode 121 derart strukturiert werden, dass sie innere Bereiche der Source/Drain-Anschlussbereiche 107 und die Wannenkontaktbereiche 125 freilässt und dass sie Perforationen 171 bietet, welche einen Bereich erhöhten elektrischen Widerstands zwischen einem Kontaktbereich der isolierten Gateelektrode 121 und einem aktiven Bereich der isolierten Gateelektrode 121 definieren. Demzufolge kann eine einzelne fotolithografische Masken-/Ätz-Operation durchgeführt werden, um die isolierte Gateelektrode 121 mit dem Bereich erhöhten elektrischen Widerstands zu bilden. Der Bereich erhöhten elektrischen Widerstands kann somit durch Überarbeitung einer existierenden Strukturierungsmaske für die isolierte Gateelektrode 121 ohne Hinzufügung zusätzlicher Herstellungsschritte/-Operationen geschaffen werden.
  • Wie in 3A und 3B gezeigt, kann eine Isolationsschicht 173 (z. B. Siliziumoxidschicht) auf der isolierten Gateelektrode 121 gebildet werden, und dann können Source/Drain-Kontakte 181 und Gatekontakte 183 gebildet werden. Insbesondere kann die Isolationsschicht 173 derart strukturiert werden, dass sie elektrisch die isolierte Gateelektrode 121 von dem Source/Drain-Kontakt 181 isoliert, wohingegen sie innere Bereiche der Source/Drain-Anschlussbereiche 107 und die Wannen-Kontaktbereiche 125 freilässt und während sie einen Kontaktbereich der isolierten Gateelektrode 121 freilässt. Der Source/Drain-Kontakt 181 kann somit einen Ohm'schen elektrischen Kontakt mit allen Source/Drain-Anschlussbereichen 107 bieten sowie mit allen Wannen-Kontaktbereichen 126 des Halbleiterbauelements. In ähnlicher Weise kann der Gatekontakt 183 einen Ohm'schen elektrischen Kontakt mit einem Kontaktbereich der isolierten Gateelektrode 121 schaffen.
  • Weiterhin können der Source/Drain-Kontakt 181 und der Gatekontakt 183 simultan gebildet werden. Beispielsweise kann eine kontinuierliche Metallschicht oder -schichten (z. B. eine Nickelschicht und/oder eine Aluminiumschicht) auf der Isolationsschicht 173, auf freigelegten Bereichen der Source/Drain-Anschlussbereiche 107, auf freigelegten Wannen-Kontaktbereichen 125 und auf den Kontaktbereich der isolierten Gateelektrode 121 gebildet werden. Die kontinuierliche Metallschicht oder -schichten können dann fotolithografisch strukturiert werden, um separate Source/Drain-Kontakte 181 und Gatekontakte 183 zu schaffen. Die Source/Drain-Kontakte 181 und Gatekontakte 183 beispielsweise können eine erste Metallschicht (z. B. Nickel) umfassen, um einen Ohm'schen Kontakt mit dem Halbleitermaterial zu bieten, sowie eine zweite Metallschicht oder -schichten (z. B. Kupfer, Aluminium, Gold, Platin usw.), um eine verbesserte elektrische Leitfähigkeit, Eignung zum Drahtbonden und/oder Lotbonden und/oder eine Passivierung zu schaffen. Zusätzlich kann der Source/Drain-Kontakt 185 auf der Oberfläche 105 der Halbleiterschicht 101 derart gebildet werden, dass er einen vertikalen Leitungspfad durch die Halbleiterschicht 101 zwischen den Source/Drain-Kontakten 181 und 185 bietet. Der Source/Drain-Kontakt 185 kann beispielsweise eine erste Metallschicht (z. B. Nickel) umfassen, um einen Ohm'schen Kontakt mit dem Halbleitersubstrat zu schaffen, sowie eine zweite Metallschicht oder -schichten (z. B. Kupfer, Aluminium, Gold, Platin usw.), um eine verbesserte elektrische Leitfähigkeit, Eignung zum Drahtbonden und/oder Lotbonden und/oder eine Passivierung zu schaffen. Obwohl in 3B nicht gezeigt, kann die Halbleiterschicht 101 einen relativ hochdotierten Bereich des ersten Leitungstyps angrenzend an die Oberfläche 105 umfassen, um einen elektrischen Kontakt mit dem Source/Drain-Kontakt 185 zu verbessern.
  • Operationen zum Bilden der Ohm'schen Source/Drain-Kontakte sind beispielsweise diskutiert in: US-Patent Nr. 7,074,643 von Ryu mit dem Titel „Silicon Carbide Power Devices With Self-Aligned Source And Well Regions And Methods Of Fabricating Same”; US-Patent Nr. 7,381,992 von Ryu mit dem Titel „Silicon Carbide Power Devices With Self-Aligned Source And Well Regions”; US-Patent Nr. 6,653,659 von Ryu et al. mit dem Titel „Silicon Carbide Inversion Channel MOSFETs”; US-Patent Nr. 6,956,238 von Ryu et al. mit dem Titel „Silicon Carbide Power Metall-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel And Methods Of Fabricating Silicon Carbide Metal-Oxide Semiconductor Field Effect Transistors Having A Shorting Channel”; und US-Patentanmeldung Nr. 12/412,448 mit dem Titel ”Methods of Forming Semiconductor Devices Including Epitaxial Layers And Related Structures”. Die Offenbarungen von jedem einzelnen der oben angeführten Patente und Patentanmeldungen werden hiermit durch Bezugnahme vollständig eingegliedert.
  • In dem DMOSFET-Bauelement der 3A und 3B kann die isolierte Gateelektrode 121 somit verwendet werden, um eine Leitfähigkeit der Kanalbereiche durch die Wannen-Bereiche 109 (angrenzend an die Oberfläche 103 der Halbleiterschicht 101) ansprechend auf ein elektrisches Signal, welches durch den Gatekontakt 183 angelegt wird, zu steuern. Dementsprechend kann, wenn der DMOSFET eingeschaltet wird, ein Strom zwischen den Source/Drain-Kontakten 181 und 183 durch die Source/Drain-Anschlussbereiche 107, in Kanäle der Wannen-Bereiche 109 und die Schicht 101 fließen. Wenn der DMOSFET ausgeschaltet wird, kann der Stromfluss zwischen den Source/Drain-Kontakten 181 und 183 blockiert werden.
  • Das DMOSFET-Bauelement der 3A und 3B kann ein n-Kanal-Bauelement gemäß einigen Ausführungsformen der vorliegenden Erfindung sein, indem die Halbleiterschicht 101 und die Source/Drain-Anschlussbereiche 107 den n-Leitungstyp haben und indem die Wannen-Bereiche 109 und die Wannen-Kontaktbereiche 125 den p-Leitungstyp haben. Gemäß weiteren Ausführungsformen der vorliegenden Erfindung kann das DMOSFET-Bauelement der 3A und 3B ein p-Kanal-Bauelement sein, indem die Halbleiterschicht 101 und die Source/Drain-Anschlussbereiche 107 den p-Leitungstyp haben und indem die Wannen-Bereiche 109 und die Wannen-Kontaktbereiche 125 den n-Leitungstyp haben.
  • 5 ist eine ebene Ansicht eines zentralen Bereichs der isolierten Gateelektrode 121 aus 2A allgemein illustriert mit einem Bereich erhöhten elektrischen Widerstands 171' zwischen dem Kontaktbereich 121a der isolierten Gateelektrode 121 und einem aktiven Bereich 121b der isolierten Gateelektrode 121. 6A, 6B und 6C sind alternative Querschnittsansichten, aufgenommen entlang der Schnittlinie 6-6' von 5 zum Illustrieren von Bereichen erhöhten elektrischen Widerstands gemäß unterschiedlichen Ausführungsformen der vorliegenden Erfindung. Die Gateelektrodenstrukturen von 5, 6A, 6B und/oder 6C können mit den Gateelektrodenstrukturen von 2A, 2B, 3A und 3B ausgetauscht werden.
  • Wie in 6A gezeigt, kann ein Bereich erhöhten elektrischen Widerstands 171a' geschaffen werden durch Verwendung von Perforationen durch die isolierte Gateelektrode 121, wie oben mit Bezug auf 2A und 2B diskutiert. Der Unterschied zwischen den Perforationen, welche in 2B und 6A gezeigt sind, besteht darin, dass die Schnittlinien, von denen Querschnittsansichten aufgenommen sind, an unterschiedlichen Orten vorgesehen sind. Mit anderen Worten zeigt 2B einen Querschnitt durch einen zentralen Bereich des Kontaktbereichs, während 6A einen Querschnitt durch eine Länge des Bereichs erhöhten elektrischen Widerstands zeigt. Wie oben erörtert, können die Perforationen durch die isolierte Gateelektrode 121 strukturiert werden, indem eine fotolithografische Masken-/Ätz-Operation angewendet wird, um die Source/Drain-Anschlussbereiche 107 und die Wannen-Kontaktbereiche 125 freizulegen.
  • Wie in 6B gezeigt, kann ein Bereich erhöhten elektrischen Widerstands 171b' geschaffen werden durch selektives Reduzieren einer Dicke der isolierten Gateelektrode in dem Bereich des erhöhten elektrischen Widerstands. Die isolierte Gateelektrode kann beispielsweise eine erste Schicht 121a (beispielsweise eine dotierte Polysiliziumschicht) und eine zweite Schicht 121b (z. B. eine Metallschicht, eine Metallsilizidschicht usw.), welche von der ersten Schicht 121a verschieden ist, umfassen. Dementsprechend kann durch Entfernen der zweiten Schicht 121b aus dem Bereich erhöhten elektrischen Widerstands eine Dicke der isolierten Gateelektrode reduziert werden, um somit einen elektrischen Widerstand davon zu erhöhen. Durch Verwenden verschiedener Materialien für die erste und die zweite Schicht 121a und 121b kann die erste Schicht 121a als Ätzstopp beim Strukturieren der zweiten Schicht 121b dienen. Gemäß weiteren Ausführungsformen der vorliegenden Erfindung kann die isolierte Gateelektrode unter Verwendung einer einzelnen Schicht ein und desselben leitenden Materials geschaffen werden und der Bereich erhöhten elektrischen Widerstands 171b' kann unter Verwendung einer selektiven Rückätzoperation gebildet werden, um dadurch eine Dicke der isolierten Gateelektrode im Bereich des erhöhten elektrischen Widerstands zu reduzieren. Eine vollständige Dicke der isolierten Gateelektrode einschließlich der Schichten 121a und 121b kann somit in den Kontaktbereichen und den aktiven Bereichen 121a und 121b beibehalten werden, während eine Dicke der isolierten Gateelektrode in dem Bereich des erhöhten elektrischen Widerstands 171b' reduziert sein kann.
  • Wie in 6C gezeigt, kann ein Bereich erhöhten elektrischen Widerstands 171c' geschaffen werden durch Bilden von Bereichen der isolierten Gateelektrode 121c mit verschiedenen Widerstandswerten. Bei einer isolierten Gateelektrode aus Polysilizium beispielsweise können unterschiedliche Widerstandswerte durch Vorsehen verschiedener Dotierstoffkonzentrationen geschaffen werden. Beispielsweise kann die isolierte Gateelektrode 121c mit einer relativ geringen Dotierstoffkonzentration über ihre Gesamtheit implantiert werden, und dann kann eine Maske auf den Bereich erhöhten elektrischen Widerstands 171c' vorgesehen werden, bevor eine relative hohe Dotierstoffkonzentration für die Kontaktbereiche und aktiven Bereiche 121b und 121a der isolierten Gateelektrode 121c selektiv implantiert wird. Dementsprechend kann ein Widerstandswert des Bereichs erhöhten elektrischen Widerstands 171c' größer sein als die Widerstandswerte übriger Bereiche der isolierten Gateelektrode 121c. Obwohl Perforation, verschiedene Dicke und verschiedene Widerstandswerte beispielshalber diskutiert werden, können andere Techniken verwendet werden, um selektiv einen elektrischen Widerstandswert von Bereichen der Gateelektrode 121 zu erhöhen.
  • Wie in 1A–B, 2A–B und 3A–B illustriert, kann ein Metallgatekontakt 183 auf einen Kontaktbereich der isolierten Gateelektrode 121 (umgeben von Perforationen 171) in einem zentralen Bereich des Bauelements geschaffen werden, welche durch aktive Bereiche des Bauelements einschließlich Einheitszellstrukturen (definiert durch die Wannen-Bereiche 109, die Source/Drain-Anschlussbereiche 107 und die Wannen-Kontaktbereiche 125) umgeben werden. Gemäß weiterer Ausführungsformen der vorliegenden Erfindung kann ein Metallgatekontakt Metallgate-Ausläufer umfassen, um Gatesignale schneller über die aktiven Bereiche der isolierten Gateelektrode zu verteilen. In einer Struktur mit Gate-Ausläufern kann ein Drahtbondbereich des Metallgatekontakts an einer Peripherie des Bauelements geschaffen werden, wobei sich die Ausläufer des Metallgatekontakts über die Gateelektrode zwischen den Einheitszellstrukturen erstrecken. Dementsprechend können sich die Bereiche des erhöhten elektrischen Widerstands der isolierten Gateelektrode entlang eines Umfangs des Kontaktbereichs der isolierten Gateelektrode mit sowohl den Drahtbondbereichen als auch den Gate-Ausläuferbereichen des Metallgatekontakts darauf befindlich erstrecken.
  • 7A und 7B sind jeweilige ebene Ansichten und Querschnittsansichten zum Illustrieren eines DMOSFET-Bauelements mit einer isolierten Gateelektrode mit Bereichen erhöhten elektrischen Widerstands und mit Metallgate-Ausläufern gemäß zusätzlicher Ausführungsformen der vorliegenden Erfindung. Weil die 7A und 7B eine Umanordnung der Elemente von 3A und 3B zeigen, werden dieselben Bezugszeichen verwendet werden, sobald angebracht, um die Elemente zu identifizieren, welche dieselben sind wie diejenigen, die in 3A und 3B dargestellt sind.
  • Insbesondere kann der Metallgatekontakt einen Drahtbondbereich 183a und Metallgate-Ausläufer 183b, um die Gatesignale über die isolierte Gateelektrode 121 zu verteilen, umfassen. Zusätzlich kann die isolierte Gateelektrode 121 Bereiche erhöhten elektrischen Widerstands (gezeigt in 7B als straffierte Bereiche der isolierten Gateelektrode 121) umfassen, welche die Kontaktbereiche der isolierten Gateelektrode 121 (in Kontakt mit dem Drahtbondbereich 183a und den Ausläufern 183b) von aktiven Bereichen der isolierten Gateelektrode 121 (angrenzend an die Wannen-Bereiche 109) zu separieren. Die Bereiche erhöhten elektrischen Widerstands der isolierten Gateelektroden 121 können, wie oben mit Bezug auf 2A–B, 3A–B, 4, 5 und 6A–B diskutiert, geschaffen werden. Beispielsweise können die Bereiche erhöhten elektrischen Widerstands geschaffen werden unter Verwendung von Perforationen durch die isolierte Gateelektrode 121, als Bereiche reduzierter Dicke der isolierten Gateelektrode 121 oder als Bereiche geringerer Leitfähigkeit (z. B. durch Vorsehen einer geringeren Dotierstoffkonzentration) der isolierten Gateelektrode 121. Weiterhin können der Metallgatekontakt (einschließlich des Drahtbondbereichs 183a und der Ausläufer 183b) und der Source/Drain-Kontakt 181 aus ein und derselben Metallschicht (z. B. einer Aluminiumschicht) mit einer Dicke von zumindest etwa 1 Mikrometer, und insbesondere von zumindest etwa 4 Mikrometer strukturiert werden.
  • Wie in 7A gezeigt, kann der Drahtbondbereich 183a an einer Peripherie des DMOSFET-Bauelements mit Metallgate-Ausläufern 183b versehen werden, welche sich von einem Rand des Bauelements hin zu einem gegenüberliegenden Rand des Bauelements erstrecken. Andere Layouts können jedoch vorgesehen werden. Beispielsweise kann der Drahtbondbereich 183b in einem zentralen Bereich des Bauelements vorgesehen werden, wobei sich die Metallgate-Ausläufer 183a von dort nach außen erstrecken. Obwohl 7A und 7B eine einzelne Spalte der Einheitszellen zeigen (wobei jede Einheitszelle einen Wannen-Bereich 109, Source/Drain-Anschlussbereiche 107 und einen Wannen-Kontaktbereich 125 aufweist) zwischen angrenzenden Ausläufern 183b zeigen, kann jegliche Anzahl von Spalten von Einheitszellen zwischen nebeneinanderliegenden Ausläufern 183b vorgesehen werden.
  • Wie oben erwähnt, kann ein Siliziumcarbid-DMOSFET gemäß einigen Ausführungsformen der vorliegenden Erfindung geschaffen werden. Gateelektroden mit Bereichen erhöhten elektrischen Widerstands jedoch können in anderen Strukturen elektronischer Bauelemente gemäß weiteren Ausführungsformen der vorliegenden Erfindung verwendet werden. Beispielsweise kann jede der Strukturen von 1A–C, 2A–C, 4, 5, 6A–C und 7A–B als Bipolartransistor mit isoliertem Gate (IGBT) unter Hinzufügung eines Kollektorbereichs der Schicht 101 angrenzend an die Oberfläche 105 implementiert werden. Insbesondere können die Anschlussbereiche 107 des ersten Leitungstyps (z. B. n-Typ) Emitterbereiche des Bipolartransistors mit isoliertem Gate (IGBT) bilden, und ein hochdotierter Bereich der Schicht 101 angrenzend an die Oberfläche 105 mit dem zweiten Leitungstyp (z. B. p-Typ) kann einen Kollektorbereich des IGBT bilden. IGBT-Strukturen werden beispielshalber diskutiert in der US-Offenlegung Nr. 2008/0105949 von Zhang et al. mit dem Titel „High Power Insulated Gate Bipolar Transistors”. Gemäß weiterer Ausführungsformen der vorliegenden Erfindung können Gateelektroden mit Bereichen erhöhten elektrischen Widerstands in anderen Feldeffekttransistorstrukturen verwendet werden, wie z. B. einem MESFET (Metall-Halbleiter-Feldeffekttransistor), einem HEMT (Transistor mit hoher Elektronenmobilität), einem HFET (Heterostruktur-Feldeffekttransistor), einem MODFET (Modulations-dotierter Feldeffekttransistor) usw.
  • Weiterhin können, obwohl n-Kanal-Bauelemente beispielshalber diskutiert werden, andere Typen von Bauelementen gemäß weiterer Ausführungsformen der vorliegenden Erfindung implementiert werden. Beispielsweise können p-Kanal-Bauelemente gemäß weiterer Ausführungsformen der vorliegenden Erfindung durch Umkehrung der Leitungstypen der unterschiedlichen Halbleiterbereiche, Schichten und Substrate, welche oben diskutiert wurden, geschaffen werden. Ein n-Kanal-DMOSFET kann, wie oben diskutiert, geschaffen werden durch Vorsehen des ersten Leitungstyps als n-Typ, sodass die Halbleiterschicht 101 und die Source/Drain-Anschlussbereiche 107 einen n-Leitungstyp aufweisen, und durch Vorsehen des zweiten Leitungstyps als p-Typ, sodass die Wannen-Bereiche 109 und die Wannen-Kontaktbereiche 125 den p-Leitungstyp haben. Gemäß weiterer Ausführungsformen der vorliegenden Erfindung kann ein p-Kanal-DMOSFET, wie oben diskutiert, geschaffen werden durch Vorsehen des ersten Leitungstyps als p-Typ, sodass die Halbleiterschicht 101 und die Source/Drain-Anschlussbereiche 107 den p-Leitungstyp haben, und durch Vorsehen des zweiten Leitungstyps als n-Typ, sodass die Wannen-Bereiche 109 und die Wannen-Kontaktbereiche 125 den n-Leitungstyp haben. Weiterhin können n-Kanal- und p-Kanal-IGBTs gemäß noch anderer Ausführungsformen der vorliegenden Erfindung geschaffen werden.
  • Obwohl Siliziumcarbidschichten/Substrate vorhergehend beispielshalber diskutiert werden, können andere Halbleitermaterialien (z. B. Silizium, Galliumnitrid, Galliumarsenid usw.) gemäß weiterer Ausführungsformen der vorliegenden Erfindung verwendet werden. Zusätzlich können horizontale Vorrichtungen gemäß noch weiterer Ausführungsformen der vorliegenden Erfindung geschaffen werden, indem alle Anschlussbereiche und Kontakte auf ein und derselben Oberfläche der Halbleiterschicht 101 vorgesehen werden.
  • In den Zeichnungen und der Beschreibung wurden Ausführungsformen der vorliegenden Erfindung offenbart, obwohl spezifische Ausdrücke verwendet werden, werden sie lediglich in einem generischen und deskriptiven Sinn verwendet und nicht zum Zweck einer Beschränkung, wobei der Schutzumfang der Erfindung durch die folgenden Patentansprüche definiert ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (21)

  1. Halbleitervorrichtung mit: einer Halbleiterschicht mit einem Kanal und einem Anschlussbereich angrenzend an den Kanal; einer Gateelektrode mit einem aktiven Bereich auf dem Kanal und einem Kontaktbereich, wobei die Gateelektrode einen Bereich erhöhten elektrischen Widerstands zwischen dem Kontaktbereich und dem aktiven Bereich aufweist; und einem Metallkontakt auf dem Kontaktbereich der Gateelektrode gegenüberliegend der Halbleiterschicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei der Bereich erhöhten elektrischen Widerstands eine Mehrzahl von Perforationen durch die Gateelektrode aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Dicke der Gateelektrode relativ zu den Dicken der Bereiche der Gateelektrode auf gegenüberliegenden Seiten des Bereichs erhöhten elektrischen Widerstands aufweist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Leitfähigkeit relativ zu Leitfähigkeiten von Bereichen der Gateelektrode auf gegenüberliegenden Seiten des Bereichs erhöhten elektrischen Widerstands aufweist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei der Kanal einen ersten Kanal aufweist, wobei der Anschlussbereich einen ersten Source/Drain-Anschlussbereich aufweist, wobei die Halbleiterschicht einen zweiten Kanal und einen zweiten Source/Drain-Anschlussbereich angrenzend an den zweiten Kanal aufweist, wobei der aktive Bereich der Gateelektrode auf dem ersten und zweiten Kanal liegt, und wobei der Bereich erhöhten elektrischen Widerstands zwischen dem Kontaktbereich und sowohl dem ersten und zweiten Kanal liegt.
  6. Halbleitervorrichtung nach Anspruch 5, welche weiterhin aufweist: eine Gateisolationsschicht zwischen der Gateelektrode und der Halbleiterschicht.
  7. Halbleitervorrichtung mit: einer Isolationsschicht; einer Halbleiterelektrode auf der Isolationsschicht, wobei ein Bereich erhöhten elektrischen Widerstands einen Kontaktbereich der Halbleiterelektrode von einem aktiven Bereich der Halbleiterelektrode separiert; und einem Metallkontakt auf dem Kontaktbereich der Halbleiterelektrode gegenüberliegend der Isolationsschicht.
  8. Halbleitervorrichtung nach Anspruch 7, wobei der Bereich erhöhten elektrischen Widerstands eine Mehrzahl von Perforationen durch die Halbleiterelektrode aufweist.
  9. Halbleitervorrichtung nach Anspruch 7, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Dicke der Halbleiterelektrode relativ zu den Dicken des Kontaktbereichs und des aktiven Bereichs der Halbleiterelektrode aufweist.
  10. Halbleitervorrichtung nach Anspruch 7, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Leitfähigkeit relativ zu den Leitfähigkeiten des Kontaktbereichs und des aktiven Bereichs der Halbleiterelektrode aufweist.
  11. Halbleitervorrichtung nach Anspruch 7, wobei der Bereich erhöhten elektrischen Widerstands den Kontaktbereich der Halbleiterelektrode umgibt.
  12. Halbleitervorrichtung nach Anspruch 7, wobei die Halbleiterelektrode eine polykristalline Halbleiterelektrode aufweist.
  13. Halbleitervorrichtung nach Anspruch 7, welche weiterhin aufweist: eine Halbleiterschicht mit einem ersten Leitungstyp, wobei die Isolationsschicht zwischen der Halbleiterschicht und der Halbleiterelektrode liegt und wobei die Halbleiterschicht einen aktiven Bereich und einen Kontaktbereich entsprechend einem aktiven Bereich und einem Kontaktbereich der Halbleiterelektrode aufweist; einen Wannen-Bereich mit einem zweiten Leitungstyp in dem aktiven Bereich der Halbleiterschicht, wobei der erste und der zweite Leitungstyp unterschiedlich sind; einen Source/Drain-Anschlussbereich mit dem ersten Leitungstyp angrenzend an zumindest Bereichen des Wannen-Bereichs, wobei die Bereiche des Wannen-Bereichs zwischen dem Source/Drain-Anschlussbereich und einem äußeren Umfang des Wannen-Bereichs angrenzend an eine Oberfläche der Halbleiterschicht einen Kanal definieren, wobei die Halbleiterelektrode auf Bereichen der Isolationsschicht gegenüberliegend des Kanals liegt.
  14. Halbleitervorrichtung mit: einer Halbleiterschicht mit einem ersten Leitungstyp, wobei die Halbleiterschicht einen aktiven Bereich und einen Gatekontaktbereich aufweist; einen Wannen-Bereich mit einem zweiten Leitungstyp in dem aktiven Bereich, wobei der erste und zweite Leitungstyp unterschiedlich sind; einem Source/Drain-Anschlussbereich mit dem ersten Leitungstyp angrenzend an zumindest Bereiche des Wannen-Bereichs, wobei die Bereiche des Wannen-Bereichs zwischen dem Source/Drain-Anschlussbereich und einem äußeren Umfang des Wannen-Bereichs einen Kanal definieren; einer Gateisolationsschicht auf dem Kanal, auf dem aktiven Bereich außerhalb des Wannen-Bereichs und auf dem Gatekontakt; und einer Gateelektrode auf der Gateisolationsschicht gegenüberliegend dem Kanal, gegenüberliegend dem aktiven Bereich außerhalb des Wannen-Bereichs und gegenüberliegend dem Gatekontaktbereich, wobei die Gateelektrode einen Bereich erhöhten elektrischen Widerstands zwischen dem Gatekontaktbereich und dem Kanal aufweist.
  15. Halbleitervorrichtung nach Anspruch 14, wobei der Bereich erhöhten elektrischen Widerstands eine Mehrzahl von Perforationen durch die Gateelektrode aufweist.
  16. Halbleitervorrichtung nach Anspruch 14, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Dicke der Gateelektrode relativ zu den Dicken weiterer Bereiche der Gateelektrode aufweist.
  17. Halbleitervorrichtung nach Anspruch 14, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich reduzierter Leitfähigkeit relativ zu den Leitfähigkeiten weiterer Bereiche der Gateelektrode aufweist.
  18. Halbleitervorrichtung nach Anspruch 14, welche weiterhin aufweist: einen Metallkontakt auf der Gateelektrode gegenüberliegend dem Gatekontaktbereich der Halbleiterschicht, wobei der Bereich erhöhten elektrischen Widerstands einen Bereich des Kontakts zwischen dem Metallkontakt und der Gateelektrode umgibt.
  19. Halbleitervorrichtung nach Anspruch 14, wobei die Gateelektrode eine Halbleiter-Gateelektrode aufweist.
  20. Halbleitervorrichtung nach Anspruch 14, wobei der Wannen-Bereich einen ersten Wannen-Bereich aufweist, wobei der Source/Drain-Anschlussbereich einen ersten Source/Drain-Anschlussbereich aufweist und wobei der Kanal einen ersten Kanal aufweist, wobei die Halbleitervorrichtung weiterhin aufweist: einen zweiten Wannen-Bereich mit dem zweiten Leitungstyp, welcher von dem ersten Wannen-Bereich in dem aktiven Bereich beabstandet ist; und einen zweiten Source/Drain-Anschlussbereich mit dem ersten Leitungstyp angrenzend an zumindest Bereiche des zweiten Wannen-Bereichs, wobei die Bereiche des zweiten Wannen-Bereichs zwischen dem Source/Drain-Anschlussbereich und einem äußeren Umfang des zweiten Wannen-Bereichs einen zweiten Kanal definieren, wobei die Gateisolationsschicht auf dem ersten und zweiten Kanal und auf dem aktiven Bereich zwischen dem ersten und zweiten Wannen-Bereich liegt, und wobei die Gateelektrode auf der Gateisolationsschicht gegenüberliegend dem ersten und zweiten Kanal und gegenüberliegend dem aktiven Bereich zwischen dem ersten und zweiten Wannen-Bereich liegt.
  21. Halbleitervorrichtung nach Anspruch 14, welche weiterhin aufweist: eine erste Source/Drain-Elektrode, welche mit dem ersten und zweiten Source/Drain-Bereich verbunden ist; wobei die erste Source/Drain-Elektrode und die Gateelektrode elektrisch isoliert sind; und eine zweite Source/Drain-Elektrode auf der Halbleiterschicht, wobei die Halbleiterschicht zwischen der ersten und zweiten Source/Drain-Elektrode liegt.
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