JP5655255B2 - パワー集積回路デバイス - Google Patents

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Description

この開示は、半導体デバイス、デバイス構造、および高電圧集積回路またはパワートランジスタデバイスを作製するためのプロセスに関する。
背景
しばしばセンスＦＥＴと称される電流検知型電界効果トランジスタは、電流を正確に検知することによって制御および過電流保護のための情報を提供することのできる集積回路応用例において長年にわたって用いられてきた。センスＦＥＴは、典型的には、より大型で主要な通電半導体デバイスのごく一部またはトランジスタ部分として構築される。たとえば、従来の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおいては、センスＦＥＴは、主デバイスにチャネル領域の小さな区域を含み得る。動作時に、センスＦＥＴは、より大型のデバイスにおけるチャネル電流のごく一部をサンプリングし、これにより、主トランジスタデバイスを通って流れる電流を示し得る。センスＦＥＴおよび主デバイスは、典型的には、共通のドレインおよびゲートを共有するが、各々は、ボディ領域に短絡され得るかまたは短絡され得ない別個のソース電極を有する。
センスＦＥＴは、電流制限保護および正確な送電を提供するために、多くの送電用途で特に有用である。これらの機能を提供するために、センスＦＥＴは、広範囲のドレイン電流（１００ｍＡ〜１０アンペア）、温度（−２５℃〜１２５℃）、ならびに作製プロセスのばらつき、および機械的応力／パッケージングのばらつきについて、主高電圧ＦＥＴに対する定電流検知比（ＣＳＲ）を維持する必要がある。主高電圧ＦＥＴ（ＨＶＦＥＴ）のドレイン電流とセンスＦＥＴのドレイン電流との比は、典型的には、２０：１〜８００：１の範囲であるか、またはそれ以上である。
横型電界効果トランジスタは、（たとえば、４００ボルトを上回る）高電圧の集積回路の応用例に広く用いられる。横型ＨＶＦＥＴ構造では、ソース領域は、チャネル領域によって、拡張されたドレインまたはドリフト領域から横方向に隔てられている。ゲート構造はチャネル領域上にわたって配置され、酸化物の薄層によって、下に位置する半導体材料から絶縁されている。オン状態の場合、ゲートに適切な電圧を印加することにより、ソース領域と拡張されたドレイン領域との間に横向きの導電チャネルが形成され、これにより、電流がデバイスを通って横方向に流れることを可能にする。オフ状態の場合、ゲート上の電圧が十分に低いため、導電チャネルが基板に形成されず、このため電流が流れなくなる。オフ状態では、デバイスは、ドレイン領域とソース領域との間で高電圧を維持する。
横型ＨＶＦＥＴデバイスとともにパワーＩＣ（integrated circuit）において用いられるセンスＦＥＴの設計において生じる問題点の中には、ドレイン電圧の脱バイアス（debiasing）やボディ効果といったものがある。ドレイン電圧の脱バイアスが起こり得るのは、（典型的にはソースと接地との間に結合された）センス抵抗器がセンスＦＥＴ抵抗のうち大きな割合（たとえば、＞２５％）を占めている場合であり、結果として、センス抵抗器にわたって電圧が大きく低下する。これにより、センスＦＥＴのソース電圧がゲートに対して上昇し、こうして、ゲートが、主ＨＶＦＥＴに相対的にセンスＦＥＴのソースドライブにまで下げられる。同様に、ボディが基板に物理的に接続されている横型ＨＶＦＥＴにおいては、センスＦＥＴのボディはソースとは別個にされる必要がある。これにより、センスＦＥＴのしきい値電圧が電流とともに上昇し、主ＨＶＦＥＴデバイスに対するセンスＦＥＴのトラッキングが損なわれてしまう。加えて、トラッキングを向上させるためにセンスＦＥＴを物理的に（たとえば、共有されているウェル領域において）主ＨＶＦＥＴの近くに配置しようとする過去の試みでは多くの問題が生じた。というのも、デバイス内の電荷バランスに影響が及ぼされ、結果として破壊電圧（ＢＶ）が下がる可能性があるからである。典型的には、ＨＶＦＥＴ領域からいくらか距離をあけて配置される抵抗器であるセンス要素の位置が、別の不利点になってしまう。結果として、ＨＶＦＥＴへの整合が不良になってしまう。
この開示は、以下の詳細な説明と添付の図面とから、より十分に理解されることとなるが、本発明を図示された特定の実施例に限定するものとして解釈されるべきではなく、説明および理解を助けるためのものである。
横型ＨＶＦＥＴ構造に組込まれた例示的なセンスＦＥＴを示す側断面図である。 図１に示される集積デバイスの例示的な回路図である。 横型ＨＶＦＥＴ構造に組込まれた別の例示的なセンスＦＥＴを示す側断面図である。 図３に示される集積デバイスの例示的な回路図である。 横型ＨＶＦＥＴ構造に組込まれたセンスＦＥＴの例示的なレイアウトを示す上面図である。
詳細な説明
以下の説明においては、本発明を完全に理解できるようにするために、材料の種類、寸法、構造特徴、処理ステップなどの具体的な詳細が述べられる。しかしながら、当業者であれば、本発明を実施するのにこれらの具体的な詳細が不要であるかもしれないことを認識するだろう。図中の要素が図式的であり、明瞭にするために縮尺通りには描かれていないことも理解されるはずである。
図１は、半導体デバイス１０の例示的な側断面図を示す。半導体デバイス１０は、主横型ＨＶＦＥＴ ３０および隣接したセンスＦＥＴ ３１を備えており、これらはともに、軽くドープされた（高抵抗性）Ｐ型シリコン基板１１上に形成されている。基板１１は典型的には軽くドープされて、Ｐ型ボディ領域３６と１６との間を流れる寄生電流に対する抵抗を高める。その抵抗は、抵抗器５０（Ｒsub）によって図１に示される。一実施例においては、Ｐ基板１１は、約１´１０13ｃｍ-3から約１´１０14ｃｍ-3の範囲の濃度にまでドープされる。この場合、低効率は約１００〜１０００オーム／ｃｍである。
主ＨＶＦＥＴ ３０はＮ＋ドレイン領域１３を含む。Ｎ＋ドレイン領域１３は、より高濃度にドープされた（たとえば、１×１０17ｃｍ-3）Ｐボディ領域１６にまで横方向に延在する軽くドープされた（たとえば、２×１０16ｃｍ-3）Ｎウェル領域１２に配置されている。Ｎウェル１２の部分は、Ｎ＋領域１３から、Ｐボディ領域１６に隣接するＮウェル１２の側方の境界にまで延在しており、横型ＨＶＦＥＴ ３０の拡張されたドレインまたはドリフト領域を含む。拡張されたドレイン半導体材料の大部分は、比較的厚い（〜１μｍ）フィールド酸化物層１８の下に配置される。Ｐ＋領域１７およびＮ＋ソース領域１５は、Ｐボディ領域１６内において基板表面に配置される。横型ＨＶＦＥＴ ３０の拡張されたドレイン領域が、ｐ型ボディ領域１６とＮ＋ドレイン領域１３との間に位置する複数の平行なＮ型ドリフト領域を含み得ることが認識される。
ＨＶＦＥＴ ３０はまた、たとえばポリシリコンからなるゲート１４と、下に位置する半導体領域からゲート１４を絶縁するゲート絶縁層２０とを含む。ゲート絶縁層２０は、通常の二酸化珪素または別の適切な誘電性絶縁材料からなる薄層を含み得る。図から分かるように、ゲート１４は、基板上にわたって、Ｎ＋ソース領域１５から横方向に延在して、Ｎウェル領域１２上方のフィールド酸化物層１８の最左の端縁を通り過ぎている。厚い（〜１．５μｍ）層間誘電体（ＩＬＤ）１９が、ソース金属層（電極）２１からゲート１４を絶縁する。金属層２１は、ＨＶＦＥＴ ３０のＰ＋領域１７およびＮ＋ソース領域１５と電気的に接触している。ドレイン金属層（電極）２２は、ＨＶＦＥＴ ３０のＮ＋領域１３とセンスＦＥＴ ３１のＮ＋ドレイン領域３３とに電気的に接触している。言い換えれば、センスＦＥＴ ３１およびＨＶＦＥＴ ３０のドレイン領域同士は、デバイス１０において電気的に結合されている。
一実施例においては、ソース電極およびドレイン電極はアルミニウムを含む。しかしながら、半導体技術に精通している当業者であれば、代替的な実施例において、ソース電極およびドレイン電極が他の金属、合金または導電性材料（たとえば、ポリシリコン）を含み得ることを認識するだろう。
センスＦＥＴ ３１は、ＨＶＦＥＴ ３０のデバイス構造を反映したデバイス構造を有しているが、但し、電流処理能力を高めるために主ＨＶＦＥＴ ３０が典型的にははるかに大型の横型トランジスタデバイスとして作製されることが認識される。図１の実施例においては、図示されるセンスＦＥＴ ３１は、ＨＶＦＥＴ ３０に隣接して配置されており、Ｐボディ領域３６に隣接するＮウェル領域３２を含む。Ｎ＋ソース領域３５およびＰ＋領域３７はともにＰボディ領域３６に配置されており、ソース領域３５の側方の端縁が、わずかな距離をあけてＮウェル３２に接するＰボディ領域３６の側方の境界から隔てられている。ゲート２４は、Ｎ＋ソース領域３５の端縁からＰボディ領域３６のこの区域上にわたって横方向に延在して、Ｎウェル領域３２の上方でフィールド酸化物層１８の最左の端縁を通り過ぎている。ゲート２４は、典型的には熱成長酸化物を含む薄いゲート絶縁層４０によって、下に位置する半導体基板から絶縁される。Ｎ＋ソース領域３５およびＰ＋領域３７はともに、ソース金属層４１に電気的に結合されている。図示されるソース金属層４１は、ＩＬＤ １９によってゲート２４から絶縁されている。
センスＦＥＴ ３１およびＨＶＦＥＴ ３０は、互いから距離「ｄ3」だけ離れて高抵抗性のＰ基板１１に配置される。２つの電界効果トランジスタを隔てている横方向の区域は、Ｎウェル領域２５、および、Ｎウェル領域２５の最左の端縁または境界とセンスＦＥＴ ３１のＰボディ領域３６の最右の端縁または境界との間におけるＰ基板１１の小さな区域を含む。フィールド酸化物層１８は、デバイスのこの小さな区域において基板の上部を覆っている。距離ｄ3は、Ｎウェル領域２５の横幅（距離「ｄ2」）と、Ｎウェル２５をＰボディ３６から隔てているＰ基板１１の小さな区域の幅（距離「ｄ1」）との合計に等しい。
具体的な実施例においては、図１におけるＨＶＦＥＴ ３０のＰボディ領域１６からセンスＦＥＴ ３１のＰボディ領域３６を隔てている距離ｄ3は、ほぼ７５μｍである。他の実施例においては、この距離は、レイアウトの幾何学的形態、Ｎウェル２５のドーピング濃度、抵抗器５０および５１の所望の値などに応じて、５μｍ〜１００μｍ以上であり得る。また、適切な間隔をあけていれば、抵抗器５０の基板寄生抵抗Ｒsubを最小限にすることができる。
なお、図示される実施例においては、抵抗器５０（Ｒsub）が基板１１のＰ型半導体材料によって形成されるのに対して、抵抗器５１は、Ｎウェル２５のＮ型半導体材料によって形成されることに留意されたい。こうして、図１に示されるデバイス構造では、抵抗器５０（Ｒsub）は抵抗器５１（Ｒsense）と平行に接続される。この構成により、ＲsenseをＲsubよりも約５０〜１００倍低くして、センスＦＥＴ ３１のトラッキング精度に対する影響を最小限にすることが可能となる。一実施例においては、Ｒsense＝５オーム、Ｒsub＝５００オームであり、ＨＶＦＥＴ ３０およびセンスＦＥＴ ３１のデバイス抵抗値（ドレイン−ソース）はそれぞれ１オームおよび２５オームである。他の実施例においては、抵抗ＲsenseとセンスＦＥＴ ３１のデバイス抵抗との比は、約１０：１〜４：１の範囲である。ＲsubとＲsenseとの比は１０：１から８００：１の間で変動し得るかまたはそれ以上であり得る。さらに、抵抗器５１が複数の絶縁されたウェル領域の組合せとして実現されてもよく、そのうちの１つ以上がＮ＋コンタクト（たとえば、コンタクト２７および２６）によってＰボディ領域３６および１６に接続されることが理解されるはずである。
実務者であれば、Ｎウェル領域１２、２５および３２の各々が、同じドーピング濃度および導電性を有するように同じマスキング／注入／拡散ステップを用いて形成され得ることを理解するだろう。同様に、Ｐボディ領域１６および３６は同じ処理ステップで形成されてもよい。Ｎ＋領域１３、１５、２６、２７、３５および３３も、単独の一連の処理ステップで形成され得る。当業者であれば、同じ処理ステップを用いて、半導体デバイス構造のうち隣接して位置する同様の領域（たとえば、Ｎウェル領域）を作製することによって、より均一なデバイス特性（たとえば、センスＦＥＴトラッキング）が達成されることを認識するだろう。これにより、作製プロセス全体も単純化される。
半導体技術の実務者がさらに認識するであろうことによれば、センスＦＥＴ ３１の電流トラッキング精度が優れているのは、センスＦＥＴ ３１およびＨＶＦＥＴ ３０が互いに隣接して配置されているにもかかわらず、センスＦＥＴボディ領域３６およびソース領域３５がＨＶＦＥＴ ３０から十分に隔てられており、Ｎウェル領域３２および１２がＰボディ領域３６および１６から後退させられているためにＨＶＦＥＴ ３０のＢＶを損なうことがないことに起因している。また、抵抗器Ｒsenseが、センスＦＥＴ ３１およびＨＶＦＥＴ ３０の拡張されたドレイン（Ｎウェル）領域を作製するのに用いられる同じ注入／拡散ステップによって形成され、物理的に２つのトランジスタ間のレイアウトの中心に位置しているので、非常に高いプロセスおよびパッケージ整合が実現され、結果として電流検知比が一定になる。さらに、Ｒsense抵抗器５１がセンスＦＥＴ ３１の隣りに組込まれるので、ＩＣのパワーデバイス領域から外へ、およびそのＩＣのコントローラ部分内へと経由され得るセンスＦＥＴ信号は、電流信号ではなく電圧信号となる。言い換えれば、ソース金属４１はＩＣのコントローラ部分へと経由されて、パワーデバイスの制御信号として利用されるノード電圧を与え得る。
図１の実施例においては、Ｎウェル２５の最右の端縁は、ＨＶＦＥＴ ３０のＰボディ領域１６の最左の端縁に接するかまたは隣接する。２つのＮ＋領域２６および２７は、それぞれ、Ｎウェル２５において横方向に反対側に位置する両端付近に配置される。Ｎ＋領域２６はソース金属２１に電気的に接続されており、ソース金属２１はまた横型ＨＶＦＥＴ ３０のソース領域１５に結合されている。Ｎ＋領域２７はソース金属４１に電気的に接続されており、ソース金属４１はまた、センスＦＥＴ ３１のソース領域３５に結合されている。したがって、ソース領域２１および４１は、Ｎウェル２５における半導体材料によって形成された抵抗器５１（Ｒsense）を通じて電気的に接続される。抵抗器５１の抵抗は、当然のことながら、Ｎウェル２５のドーピングレベルと、Ｎ＋コンタクト領域２６と２７との間の隔てられた距離とに依存している。
別の実施例においては、垂直に積層され垂直方向に隔てられた１つ以上のＰ型埋込層をＮウェル領域１２、２５および３２の各々に配置して、そこに複数の横型ＪＦＥＴ導電チャネルを形成してもよい。たとえば、複数のＰ型埋込層は、各々が、完全に、対応するＮウェル領域内に配置される（すなわち、すべての側面が囲まれる）ように、適切なドーパントを注入することによってＮウェル領域の各々に形成されてもよい。この態様では、各々のＰ埋込層は、他のすべてのＰ埋込層から隔てられている。最上部のＰ埋込領域は、Ｎウェル領域の上面の下に、または当該上面に揃えて配置されてもよい。特定の実現例においては、各々のＰ埋込層におけるドーピング濃度は、約１´１０12／ｃｍ3から約２´１０12／ｃｍ3の範囲内であってもよい。各々のＮウェルにＰ埋込層を含めることによって形成されるＪＦＥＴチャネルの抵抗が、これらのチャネルにおける総電荷に反比例しているので、追加された各々のＰ埋込層により、結果として、ＨＶＦＥＴおよびセンスＦＥＴデバイスのオン抵抗が低下する。
図２の回路図は、横型ＨＶＦＥＴ ３０およびセンスＦＥＴ ３１が共通のゲートノード１４および共通のドレインノード２２を共有しているのを示す。抵抗器５０および５１がセンスＦＥＴ ３１のソース金属層（ノード）４１と接地との間に平行に接続されるのに対して、ＨＶＦＥＴ ３０のソース金属層（ノード）２１が接地電位に直接接続されることに留意されたい。上述したように、センスＦＥＴ ３１のソースノード４１を用いて、はるかに大きな横型トランジスタデバイス３０を通って流れる電流のごく一部に比例した電圧をサンプリングし、これにより、ＨＶＦＥＴ ３０を通って流れる電流を示すこともできる。
図３は、横型ＨＶＦＥＴ構造に組込まれた別の例示的なセンスＦＥＴを示す側断面図である。センス抵抗器ＲsenseがＨＶＦＥＴ ３０とセンスＦＥＴ ３１との間のレイアウトの中心位置には組込まれていない点を除いては、図２のデバイス６０は、図１のデバイスと同じ態様で配置および作製される。この実施例においては、センス抵抗器Ｒsenseは、基板の別の区域に（デバイス６０の近傍に、またはデバイス６０から離れて）配置される。図３においては、距離ｄ4だけ隔てられたＰボディ領域１６および３６が示される。その距離ｄ4は、デバイスのレイアウトに応じて５から１００μｍの範囲であり得る。フィールド酸化物層１８は、基板１１の横方向の表面上にわたってＰボディ領域１６と３６との間に延在する。
図４は、図３に示される集積デバイスの例示的な回路図である。ＨＶＦＥＴ ３０およびセンスＦＥＴ ３１のそれぞれ対応するソースノード２１および４１が、デバイス６０内において高抵抗性のＰ基板抵抗器５０を介して電気的に結合されていることに留意されたい。加えて、（デバイス６０の外部に示される）センス抵抗器５５がノード２１と４１との間に平行に接続された状態で示されている。接地に接続されたソースノード２１が示される。図３および図４の実施例においては、ソースノード２１は、パワーＩＣのコントローラ部分に結合されて、横型ＨＶＦＥＴ ３０を通って流れる電流を表わす電圧信号を供給し得る。
図５は、横型ＨＶＦＥＴ構造に組込まれたセンスＦＥＴの例示的なレイアウトを示す上面図である。この実施例においては、単一のＮウェル領域４５を利用して、センスＦＥＴおよびＨＶＦＥＴのトランジスタデバイスの両方における拡張されたドレイン領域を形成することに留意されたい。Ｎウェル領域４５の最左の側方の端縁または境界が、主横型ＨＶＦＥＴデバイスおよびセンスＦＥＴにそれぞれ対応付けられる２つの別個のＰボディ領域４７ａおよび４７ｂに隣接している。Ｐ＋領域５７およびＮ＋領域５８が交互に配置されてなる一群が、各々のＰボディ領域４７内に配置されているのが示される。たとえば、主Ｐボディ領域４７ａにおけるＰ＋領域５７ａの各々の間に介在するＮ＋ソース領域５８ａが示される。同様に、主Ｐボディ領域４７ｂにおけるＰ＋領域５７ｂの各々の間に介在するＮ＋ソース領域５８ｂが示される。１つの長手のゲート部材４６が、Ｎウェル４５上にわたって（Ｐボディ領域４７上の）領域５７および５８の各々の右側端縁からわずかな距離だけ横方向にｘ方向に延在しているのが示される。ゲート４６は、センスＦＥＴのＰボディ領域４７ｂの上部端縁から、主Ｐボディ領域４７ａの下部端縁にまで横方向にｙ方向に延在する。
図５においては、距離ｄ5だけ隔てられているＰボディ領域４７ａおよび４７ｂが示されている。一実施例においては、距離ｄ5は約５μｍである。この実施例においては、高抵抗性のＰ型基板１１だけがＰボディ領域４７ａと４７ｂとを隔てている。すなわち、センス抵抗器は、図５に示されるデバイスレイアウトには組み込まれていない。
特定のデバイスタイプに関連付けて上述の実施例を説明してきたが、当業者であれば、多数の変形例および代替例が本発明の範囲内に十分に収まることを認識するだろう。たとえば、ＨＶＦＥＴを説明してきたが、図示される方法、レイアウトおよび構造は、ショトキー（Schottky）、ダイオード、ＩＧＢＴおよびバイポーラの構造を含む他の構造およびデバイスタイプに等しく適用可能である。さらに、ｎチャネルデバイスを説明してきたが、さまざまな半導体領域の導電型を適切に変化させることによってｐチャネルデバイス構造も実現され得ることが認識される。加えて、一例として示された実施例は、単一のＲＥＳＵＲＦ横型構造および複数のＲＥＳＵＲＦ横型構造の両方に適用可能である。したがって、明細書および図面は、限定的な意味ではなく、例示的な意味で解釈されるべきである。
１０ 半導体デバイス、１１ Ｐ型シリコン基板、１６ Ｐ型ボディ領域、３０ 主横型ＨＶＦＥＴ、３１ センスＦＥＴ、３６ Ｐ型ボディ領域、５０ 抵抗器。

Claims (31)

  1. パワー集積回路（ＩＣ：integrated circuit）デバイスであって、
    第１の導電型の基板と、
    横型高電圧電界効果トランジスタ（ＨＶＦＥＴ：high-voltage field-effect transistor）とを含み、前記横型ＨＶＦＥＴは、
    前記基板に配置された第１のウェル領域を含み、前記第１のウェル領域は、第１の導電型とは逆の第２の導電型であり、前記横型ＨＶＦＥＴの拡張されたドレインを含み、前記横型ＨＶＦＥＴはさらに、
    前記第１のウェル領域に配置された第２の導電型の第１のドレイン領域と、
    前記基板に配置された第１の導電型の第１のボディ領域とを含み、前記第１のボディ領域は、第１および第２の側方の端縁を有し、前記第２の側方の端縁は前記第１のウェル領域に隣接しており、前記横型ＨＶＦＥＴはさらに、
    前記第２の側方の端縁付近において前記第１のボディ領域内に配置された第２の導電型の第１のソース領域と、
    前記基板上にわたって配置された第１の絶縁ゲートとを含み、前記第１の絶縁ゲートは、前記第２の側方の端縁から前記第１のソース領域にまで横方向に延在しており、前記横型ＨＶＦＥＴはさらに、
    前記第１のソース領域に電気的に接続された第１のソース電極と、
    前記第１のドレイン領域に電気的に接続されたドレイン電極とを含み、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴに隣接して配置されたセンスＦＥＴを含み、前記センスＦＥＴは、
    前記基板に配置された第２の導電型の第２のウェル領域を含み、前記第２のウェル領域は前記センスＦＥＴの拡張されたドレインを含み、前記センスＦＥＴはさらに、
    前記第２のウェル領域に配置された第２の導電型の第２のドレイン領域を含み、前記ドレイン電極は前記第２のドレイン領域に電気的に接続されており、前記センスＦＥＴはさらに、
    前記基板に配置された第１の導電型の第２のボディ領域を含み、前記第２のボディ領域は第３および第４の側方の端縁を有し、前記第３の側方の端縁は前記第２のウェル領域に隣接しており、前記センスＦＥＴはさらに、
    前記第３の側方の端縁付近において前記第２のボディ領域内に配置された第２の導電型の第２のソース領域と、
    前記基板上にわたって配置された第２の絶縁ゲートとを含み、前記第２の絶縁ゲートは、前記第３の側方の端縁から前記第２のソース領域まで横方向に延在し、前記センスＦＥＴはさらに、
    前記第２のソース領域に電気的に接続された第２のソース電極を含み、前記センスＦＥＴはさらに、
    前記基板のうち前記第１のボディ領域と前記第２のボディ領域との間の区域に横方向に配置された第２の導電型の第３のウェル領域を含み、センス抵抗器が、前記第３のウェル領域において間隔をあけて配置された第１のコンタクト領域と第２のコンタクト領域との間に形成され、前記第１のソース電極は、前記第１のコンタクト領域に電気的に接続され、前記第２のソース電極は前記第２のコンタクト領域に電気的に接続されており、前記横型ＨＶＦＥＴおよび前記センスＦＥＴがオン状態であれば、前記横型ＨＶＦＥＴを通って流れる第１の電流に比例する電圧電位が前記第２のソース金属層において生成される、パワーＩＣデバイス。
  2. 寄生基板抵抗器が、前記基板において前記第１のボディ領域と前記第２のボディ領域との間に配置され、前記寄生基板抵抗器は、前記センス抵抗器の抵抗よりも少なくとも２５倍大きい値を有している、請求項１に記載のパワーＩＣデバイス。
  3. 前記第１および第２のボディ領域にそれぞれ配置された第１の導電型の第３および第４のコンタクト領域をさらに含み、寄生基板抵抗器が前記第１のソース電極と前記第２のソース電極との間で前記センス抵抗器と平行に接続されるように、前記第１のソース電極が前記第３のコンタクト領域と電気的に接触し、前記第２のソース電極が前記第３のコンタクト領域と電気的に接触する、請求項１に記載のパワーＩＣデバイス。
  4. 前記センス抵抗器の抵抗が前記センスＦＥＴのデバイス抵抗の少なくとも４分の１である、請求項１に記載のパワーＩＣデバイス。
  5. 前記センスＦＥＴのデバイス抵抗が前記横型ＨＶＦＥＴのデバイス抵抗よりも少なくとも１０倍大きい、請求項１に記載のパワーＩＣデバイス。
  6. 前記第３のウェル領域が、前記基板の表面において第１の距離だけ前記第２のボディ領域から隔てられている、請求項１に記載のパワーＩＣデバイス。
  7. 第２の距離は前記第１のボディ領域と前記第２のボディ領域とを隔てるものであり、前記第２の距離は前記第１の距離よりも長い、請求項６に記載のパワーＩＣデバイス。
  8. パワー集積回路（ＩＣ）デバイスであって、
    第１の導電型の基板上に形成された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）を含み、前記横型ＨＶＦＥＴは、第２の導電型のソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１の導電型の第１のボディ領域に配置され、前記ドレイン領域は、第２の導電型の第１のウェル領域に配置され、前記第１のウェル領域は前記横型ＨＶＦＥＴのドリフト領域を形成し、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴに隣接して前記基板上に形成された横型センスＦＥＴを含み、前記横型センスＦＥＴは、第２の導電型のソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１の導電型の第２のボディ領域に配置され、前記ドレイン領域は第２の導電型の第２のウェル領域に配置され、前記第２のウェル領域は前記横型センスＦＥＴのドリフト領域を形成し、前記パワーＩＣデバイスはさらに、
    前記基板の表面において、前記基板のうち、前記横型ＨＶＦＥＴから第１の距離だけ前記横型センスＦＥＴを隔てている区域を含み、寄生基板抵抗器が、前記横型ＨＶＦＥＴの前記第１のボディ領域と前記横型センスＦＥＴの前記第２のボディ領域との間に形成され、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴの前記ドレイン領域はともに共通のドレイン電極を共有し、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴの前記ゲートはともに共通のゲート電極を共有しており、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴの第１のソース電極と前記横型センスＦＥＴの第２のソース電極との間に結合されたセンス抵抗器を含み、前記第１および第２のソース電極は、前記センス抵抗器および前記寄生基板抵抗器が平行に結合されるように、前記第１および第２のボディ領域にオーム接続される、パワーＩＣデバイス。
  9. 前記寄生基板抵抗器は、前記センス抵抗器の第２の抵抗よりも少なくとも２０倍大きい第１の抵抗を有する、請求項８に記載のパワーＩＣデバイス。
  10. 前記第２の抵抗は、前記横型センスＦＥＴの第１のデバイス抵抗の少なくとも４分の１である、請求項９に記載のパワーＩＣデバイス。
  11. 前記第１のデバイス抵抗は、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴがオン状態である場合に、前記横型ＨＶＦＥＴを通って流れる電流に比例する電圧電位が前記第２のソース電極において生成されるように、前記横型ＨＶＦＥＴの第２のデバイス抵抗よりも少なくとも１０倍大きい、請求項８に記載のパワーＩＣデバイス。
  12. 前記センス抵抗器が、前記基板の前記区域に配置された第３のウェル領域に形成される、請求項８に記載のパワーＩＣデバイス。
  13. 前記センス抵抗器は、前記基板のうち異なる区域に配置された第３のウェル領域に形成される、請求項８に記載のパワーＩＣデバイス。
  14. 前記第３のウェル領域は、第１および第２の側方の境界を有し、前記第１の側方の境界は前記第１のボディ領域に隣接し、前記第２の側方の境界は前記第２のボディ領域から第２の距離をあけて形成される、請求項１２に記載のパワーＩＣデバイス。
  15. 前記第２の距離は少なくとも５μｍである、請求項１４に記載のパワーＩＣデバイス。
  16. 前記第１の距離は５０μｍから１００μｍの間である、請求項８に記載のパワーＩＣデバイス。
  17. 前記第１および第２のウェル領域の各々のドーピング濃度は、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項８に記載のパワーＩＣデバイス。
  18. 前記第１、第２および第３のウェル領域の各々のドーピング濃度は、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項１２に記載のパワーＩＣデバイス。
  19. 前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項８に記載のパワーＩＣデバイス。
  20. 前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項８に記載のパワーＩＣデバイス。
  21. パワー集積回路（ＩＣ）デバイスであって、
    第１の導電型の基板に配置された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）を含み、前記横型ＨＶＦＥＴは、
    第１の導電型とは逆の第２の導電型の第１のウェル領域と、
    第２の導電型の第１のドレイン領域とを含み、前記第１のドレイン領域は前記第１のウェル領域に形成され、前記第１のウェル領域は前記横型ＨＶＦＥＴのドリフト領域を含み、前記横型ＨＶＦＥＴはさらに、
    前記第１のウェル領域に隣接する第１の導電型の第１のボディ領域と、
    前記第１のボディ領域に配置された第２の導電型の第１のソース領域と、
    前記第１のソース領域に隣接して前記第１のボディ領域に配置された第１の導電型の第１のコンタクト領域と、
    前記基板上にわたって配置された第１の絶縁ゲートとを含み、前記第１の絶縁ゲートは、前記第１のソース領域から前記第１のウェル領域上にまで横方向に延在し、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴを通って流れる電流のごく一部を検知するための横型センス電界効果トランジスタ（ＦＥＴ）デバイスを含み、前記横型センスＦＥＴは前記横型ＨＶＦＥＴに隣接して前記基板に配置されており、前記横型センスＦＥＴは、
    第２の導電型の第２のウェル領域を含み、前記第２のウェル領域は前記センスＦＥＴの拡張されたドレインを含み、前記横型センスＦＥＴはさらに、
    前記第２のウェル領域に配置された第２の導電型の第２のドレイン領域を含み、前記第２のドレイン領域は前記第１のドレイン領域に電気的に結合されており、前記横型センスＦＥＴはさらに、
    第１の導電型の第２のボディ領域を含み、前記第２のボディ領域は第１および第２の側方の境界を有し、前記第１の側方の境界は前記第２のウェル領域に隣接し、前記基板の区域が、前記基板の表面において、前記横型ＨＶＦＥＴの前記第１のボディ領域から第１の距離だけ前記第２の側方の境界を隔てており、前記横型センスＦＥＴはさらに、
    前記第２のボディ領域内に配置された第２の導電型の第２のソース領域と、
    前記第２のボディ領域内において前記第２のソース領域に隣接して配置された第１の導電型の第２のコンタクト領域と、
    前記基板上にわたって配置された第２の絶縁ゲートとを含み、前記第２の絶縁ゲートは、前記第２のソース領域から前記第２のウェル領域上にまで横方向に延在し、前記第２の絶縁ゲートは前記第１の絶縁ゲートに電気的に結合されており、前記横型センスＦＥＴはさらに、
    前記区域に配置された第２の導電型の第３のウェル領域を含み、第１および第２のコンタクトを有するセンス抵抗器が前記第３のウェル領域に形成され、前記第１のコンタクトは前記第１のソース領域に電気的に結合され、前記第２のコンタクトは前記第２のソース領域に電気的に結合される、パワーＩＣデバイス。
  22. 前記第１のソース領域と前記第１のコンタクト領域とを電気的に接続する第１のソース電極と、
    前記第２のソース領域と前記第２のコンタクト領域とを電気的に接続する第２のソース電極とを含み、前記横型ＨＶＦＥＴおよび前記横型センスＦＥＴがオン状態である場合に、前記横型ＨＶＦＥＴを通って流れる電流に比例する電圧電位が前記第２のソース電極において生成される、請求項２１に記載のパワーＩＣデバイス。
  23. 寄生基板抵抗器が、前記基板において前記第１のボディ領域と第２のボディ領域との間に形成される、請求項２２に記載のパワーＩＣデバイス。
  24. 前記寄生基板抵抗器は、前記第１のソース電極と第２のソース電極との間において前記センス抵抗器と平行に電気的に結合され、前記寄生基板抵抗器は、前記センス抵抗器の抵抗よりも少なくとも２５倍大きい抵抗値を有する、請求項２３に記載のパワーＩＣデバイス。
  25. 前記センス抵抗器の抵抗値は、前記横型センスＦＥＴのデバイス抵抗の少なくとも４分の１である、請求項２１に記載のパワーＩＣデバイス。
  26. 前記横型センスＦＥＴのデバイス抵抗は、前記横型ＨＶＦＥＴのデバイス抵抗よりも少なくとも１０倍大きい、請求項２５に記載のパワーＩＣデバイス。
  27. 前記第１のボディ領域と前記第２のボディ領域とが、前記第１の距離よりも少なくとも８倍長い第２の距離だけ隔てられる、請求項２１に記載のパワーＩＣデバイス。
  28. 前記第１のドレイン領域と前記第２のドレイン領域とを電気的に接続するドレイン電極をさらに含む、請求項２１に記載のパワーＩＣデバイス。
  29. 前記第１、第２および第３のウェル領域の各々のドーピング濃度は、寄生基板抵抗器の抵抗値が前記センス抵抗器の抵抗値よりも大きくなるように、前記基板のドーピング濃度よりも少なくとも１００倍高い、請求項２１に記載のパワーＩＣデバイス。
  30. パワー集積回路（ＩＣ：integrated circuit）デバイスであって、
    第１の導電型の基板と、横型高電圧電界効果トランジスタ（ＨＶＦＥＴ：high-voltage field-effect transistor）とを含み、前記横型ＨＶＦＥＴは、第１の導電型とは逆の第２の導電型の第１のウェル領域に配置された第１のドレイン領域と、第１の導電型の第１のボディ領域に配置された第１のソース領域と、前記第１のソース領域に電気的に接続された第１のソース電極とを含み、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴから横方向に間隔をあけて配置されたセンスＦＥＴを含み、前記センスＦＥＴは、第２の導電型の第２のウェル領域に配置された第２のドレイン領域と、第１の導電型の第２のボディ領域に配置された第２のソース領域と、前記第２のソース領域に電気的に接続された第２のソース電極とを含み、前記パワーＩＣデバイスはさらに、
    前記基板のうち前記第１のボディ領域と前記第２のボディ領域との間の区域に横方向に配置された第２の導電型の第３のウェル領域を含み、センス抵抗器が、前記第３のウェル領域において間隔をあけて配置された第１のコンタクト領域と第２のコンタクト領域との間に形成され、前記第１のソース電極は、前記第１のコンタクト領域に電気的に接続され、前記第２のソース電極は前記第２のコンタクト領域に電気的に接続されており、前記横型ＨＶＦＥＴおよび前記センスＦＥＴがオン状態であれば、前記横型ＨＶＦＥＴを通って流れる第１の電流に比例する電圧電位が前記第２のソース電極において生成される、パワーＩＣデバイス。
  31. パワー集積回路（ＩＣ）デバイスであって、
    基板と、前記基板に配置された横型高電圧電界効果トランジスタ（ＨＶＦＥＴ）とを含み、前記横型ＨＶＦＥＴは、ソース領域およびドレイン領域と、ゲートとを有し、前記ソース領域は第１のボディ領域に配置され、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴに隣接して前記基板に配置された横型センスＦＥＴを含み、前記横型センスＦＥＴはソース領域およびドレイン領域と、ゲートとを有し、前記横型センスＦＥＴの前記ソース領域は第２のボディ領域に配置され、前記横型センスＦＥＴは、前記基板の表面において、前記横型ＨＶＦＥＴから第１の距離だけ横方向に隔てられており、前記パワーＩＣデバイスはさらに、
    前記横型ＨＶＦＥＴの前記第１のボディ領域と前記横型センスＦＥＴの前記第２のボディ領域との間に形成された寄生基板抵抗器と、
    前記横型ＨＶＦＥＴの第１のソース電極と前記横型センスＦＥＴの第２のソース電極との間に結合されたセンス抵抗器とを含み、前記第１および第２のソース電極は、前記センス抵抗器および前記寄生基板抵抗器が平行に結合されるように、前記第１および第２のボディ領域にオーム接続される、パワーＩＣデバイス。
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