JP2010080925A - 半導体装置 - Google Patents

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Sanyo Electric Co Ltd
Sanyo Semiconductor Co Ltd
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Abstract

【課題】 ２層の電極構造を有するディスクリート型バイポーラトランジスタでは、２層目のベース電極下方に１層目のエミッタ電極およびベース電極が配置される。１層目の電極は２層目の電極よりその厚みが薄く、第２ベース電極下方の動作領域（エミッタ領域）から１層目のエミッタ電極を経由して、２層目のエミッタ電極へ流れる電流経路は、ほぼ真上に電流が引き上げられる第２エミッタ電極下方の電流経路と比べて抵抗が高くなり、チップ内の電流密度が不均一になる問題があった。
【解決手段】 第１ベース電極および第１エミッタ電極を全て短冊状に形成し、交互に平行して配置し、第２エミッタ電極の面積を第２ベース電極の面積より拡張する。これにより、エミッタ領域から第１エミッタ電極を介して第２エミッタ電極まで略真上に引き上げられる電流経路が増加するので、チップ全体の電流密度が不均一になることを回避できる。
【選択図】 図３

Description

本発明は半導体装置に係り、特にトランジスタの安全動作領域の拡大と熱暴走の回避、および抵抗成分の低減が実現できる半導体装置に関する。
ディスクリート型のバイポーラトランジスタとして、格子状のエミッタ領域と島状のベース領域からなる動作領域上にベース電極およびエミッタ電極をそれぞれ２層に配置したバイポーラトランジスタが知られている（例えば特許文献１参照。）。
図６を参照して従来の半導体装置を、ｎｐｎ型トランジスタを例に説明する。
図６（Ａ）は半導体素子１００の全体の平面図であり、図６（Ｂ）は、図６（Ａ）のｉ−ｉ線断面図であり、図６（Ｃ）は図６（Ａ）のｊ−ｊ線断面図である。尚、図６（Ａ）では２層目の電極は破線で示した。
ｎ＋型シリコン半導体基板５１ａ上に、例えばｎ−型半導体層５１ｂを積層するなどし、コレクタ領域を設ける。ｎ−型半導体層５１ｂ表面にはｐ型不純物領域であるベース領域５３を設け、ベース領域５３表面には格子状にｎ＋型不純物を拡散して、エミッタ領域５４が形成される。これによりベース領域５３は島状に分離され、エミッタ領域５４と交互に配置される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域５４より深く形成されるベース領域５３は、深い領域で１つの連続した領域となっている。このように島状に分割されたベース領域とその周辺のエミッタ領域で形成されるトランジスタを、以下セルと称し、多数のセルが配置された領域を動作領域５８と称する。
ベース領域５３およびエミッタ領域５４に接続するベース電極およびエミッタ電極はそれぞれ２層構造となっている。１層目のベース電極は、島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂからなり、第１絶縁膜６１に設けたコンタクトホールＣＨ１’を介してベース領域５３とコンタクトする。島状の第１ベース電極５６ａと短冊状の第１ベース電極５６ｂは、動作領域５８を略中央で２分した領域にそれぞれ配置される。
第１エミッタ電極５７は、第１ベース電極５６ａ、５６ｂ間に格子状に設けられ、第１絶縁膜６１に設けたコンタクトホールＣＨ２’を介してエミッタ領域５４とコンタクトする。
第１ベース電極５６ａ、５６ｂおよび第１エミッタ電極５７上に、第２絶縁膜６２が設けられ、更にその上に２層目となる平板状の第２ベース電極６６および第２エミッタ電極６７が設けられる。第２ベース電極６６は、第２絶縁膜６２に設けたスルーホールＴＨ１’を介して島状の第１ベース電極５６ａ、および短冊状の第１ベース電極５６ｂの端部とコンタクトする（図６（Ａ））。第２エミッタ電極６７は、第２絶縁膜６２に設けたスルーホールＴＨ２’を介して第１エミッタ電極５７とコンタクトする（図６（Ｂ））。平板状の第２ベース電極６６と第２エミッタ電極６７の面積は、同等であり、第２ベース電極６６および第２エミッタ電極６７には、金（Ａｕ）などのボンディングワイヤ（不図示）が接続する。
特開２０００−４０７０３号公報
図６（Ｃ）を参照して、第２ベース電極６６下方では、コレクタ電流は、第２ベース電極６６下方の第１エミッタ電極５７を経由して、第２エミッタ電極へ流れる。このとき、１層目の電極（第１エミッタ電極５７）の厚みは、２層目の電極（第２エミッタ電極６７の厚みより薄いため、第２エミッタ電極６７までの距離が長い電流経路ＣＰ２’ＣＰ３’は、第２エミッタ電極６７下方の電流経路ＣＰ１’より抵抗が大きくなる問題がある。
従って、コレクタ電流は電流経路ＣＰ１’に集中する傾向となり、チップの電流密度が不均一となる問題がある。電流密度が不均一になると、熱暴走の危険が大きくなり、安全動作領域が狭くなる問題が発生する。また、オン時に動作しないセルが発生することによって更に抵抗成分が増大し、電流密度の不均一化が進む問題も生じる。
本発明は上述した種々の問題点に鑑みてなされたものであり、コレクタ領域となる一導電型半導体基板と、前記基板上に設けられた逆導電型のベース領域と、前記ベース領域表面に格子状に設けられた一導電型のエミッタ領域と、前記ベース領域及び前記エミッタ領域上に設けられた第１絶縁膜と、複数の前記ベース領域とコンタクトする短冊状の第１ベース電極と、前記エミッタ領域とコンタクトする短冊状の第１エミッタ電極と、前記第１ベース電極および前記第１エミッタ電極上に設けられた第２絶縁膜と、前記第２絶縁膜上に配置された平板状の第２ベース電極と、前記第２絶縁膜上に配置され前記第２ベース電極と隣接する平板状の第２エミッタ電極と、を具備し、前記第２エミッタ電極は、前記第１ベース電極および前記第１エミッタ電極上に設けられて前記第１エミッタ電極とコンタクトし、前記第２ベース電極は、前記第２エミッタ電極より小さい面積を有し、前記第１ベース電極および前記第１エミッタ電極上に設けられて前記第１ベース電極とコンタクトすることにより解決するものである。
本発明によれば以下の効果が得られる。
第１に、平板状の第２エミッタ電極の面積を、第２ベース電極の面積より大きくすることで、第２エミッタ電極直下に配置される第１エミッタ電極の総面積を増加させることができる。これにより、電流経路の抵抗値が低い領域を増加させることができ、電流密度の集中を抑制できる。従って、チップの電流密度の均一化が図れ、熱暴走の危険や安全動作領域の狭小化を防止できる。また、電流密度が分散するので、オン時に動作しないセルを少なくすることができ、不動作セルの存在による電流集中および抵抗成分の増加を回避できる。
第２に、従来と同等のＡＳＯ（Area of Safe Operating：安全動作領域）および抵
抗値を実現する場合に、チップサイズを小型化することができる。
本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 本発明の実施形態を説明するための平面図である。 本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。 従来技術を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
図１から図５を参照して本発明の実施の形態を詳細に説明する。本実施形態では半導体装置１０としてディスクリート素子のｎｐｎ型バイポーラトランジスタを例に説明する。
図１は第１の実施形態である半導体装置１０の構造を示す図である。図１は動作領域を示す図であり図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）のａ−ａ線断面図、図１（Ｃ）は図１（Ａ）のｂ−ｂ線断面図である。
半導体基板１は、高濃度のｎ＋型半導体基板１ａの上に例えばエピタキシャル成長などによりｎ−型半導体層１ｂを設けたものであり、バイポーラトランジスタのコレクタ領域となる。
ベース領域３は、コレクタ領域表面に設けられたｐ型拡散領域である。ベース領域３表面には、格子状にｎ＋型不純物を拡散してエミッタ領域４を形成する。これによりベース領域３は図中の正方形状に示す島状に分離される。尚、島状に分離されているのは表面的な構造であり、エミッタ領域４より深く形成されるベース領域３は、深い領域で１つの連続した領域となっている（図１（Ｃ））。島状に分割されたベース領域３とその周辺のエミッタ領域４で形成されるセルＣＬが多数配置されて動作領域８を構成する。
ここで、１つのセルＣＬとは、１つのベース領域３と、これと接して外側を囲むエミッタ領域４からなる領域である。エミッタ領域４はベース領域３間に格子状に配置されるため、ここではエミッタ領域４を格子の中央部分で２分して、それぞれが隣り合う１つのベース領域３を囲んで１つのセルＣＬを構成することとする（図１（Ａ）の二点鎖線参照）。また、図１に示すエミッタ領域４及びベース領域３の端部までを、動作領域８とする。
本実施形態では島状のベース領域３はいずれも同等の形状及び面積で、半導体基板（チップ）上にマトリクス状に配置される。本実施形態では、エミッタ領域４面積をなるべく大きく確保するため、格子状パターンとしている。
図２は１層目の電極構造と動作領域を示す図であり、図２（Ａ）が平面図、図２（Ｂ）は図２（Ａ）のｃ−ｃ線断面図、図２（Ｃ）は図２（Ａ）のｄ−ｄ線断面図である。尚、図２（Ａ）において破線で示したのは２層目の電極である。
図２（Ａ）を参照して、動作領域８（ベース領域３およびエミッタ領域４）表面には第１絶縁膜（ここでは不図示）が設けられ、その上に第１ベース電極６および第１エミッタ電極７が設けられる。
第１ベース電極６は短冊状に設けられ、複数のベース領域３と接続する。１つの第１ベース電極６は、半導体基板（チップ）の一辺と平行する方向に配列する一行又は一列（ここでは一列）のベース領域３（およびそれらの間のエミッタ領域４）上に渡って延在し、延在方向に配列する全てのベース領域３とコンタクトする。
第１エミッタ電極７も短冊状に設けられ、エミッタ領域４と接続する。エミッタ領域４は格子状であるが（図１（Ａ））、第１エミッタ電極７は、半導体基板の一辺と平行する一方向のみに延在する。すなわち、第１ベース電極６に平行してこれらと交互に配置される。
図２（Ｂ）（Ｃ）を参照して、第１絶縁膜２１には、ベース領域３、エミッタ領域４にそれぞれ対応したベースコンタクトホールＣＨ１、エミッタコンタクトホールＣＨ２が設けられる。第１ベース電極６の下方には、ベース領域３と重畳し、互いに離間する複数の矩形状のベースコンタクトホールＣＨ１が設けられ、これを介して１つの第１ベース電極６が複数のベース領域３とコンタクトする（図２（Ｂ））。
第１エミッタ電極７の下方には、第１エミッタ電極７と重畳する短冊状のエミッタコンタクトホールＣＨ２が設けられ、これを介して第１エミッタ電極７がエミッタ領域４とコンタクトする。エミッタコンタクトホールＣＨ２は１つの第１エミッタ電極７の延在方向に１つ設けられる（図２（Ｃ））。
図３は２層目の電極構造を示す図であり、図３（Ａ）が平面図、図３（Ｂ）は図３（Ａ）のｅ−ｅ線断面図、図３（Ｃ）は図３（Ａ）のｆ−ｆ線断面図である。尚、図３（Ａ）において破線で示したのは１層目の第１ベース電極６、第１エミッタ電極７である。
図３（Ａ）を参照して、第１ベース電極６および第１エミッタ電極７を覆って第２絶縁膜（ここでは不図示）が設けられ、その上に、それぞれ１つの平板状の第２ベース電極１６および第２エミッタ電極１７が設けられる。
第２ベース電極１６は複数の第１ベース電極領域６と接続する。すなわち、第２ベース電極１６は、ここでは行方向に延在して半導体基板（チップ）上に配置される全ての第１ベース電極６および第１エミッタ電極７の端部の上を覆い、全ての第１ベース電極６の端部とコンタクトする。
第２エミッタ電極１７は、第２ベース電極１６と隣接して設けられ、第１エミッタ電極７と接続する。すなわち、第２エミッタ電極１７は、半導体基板（チップ）上に配置される全ての第１ベース電極６および第１エミッタ電極７上を覆い、全ての第１エミッタ電極７とコンタクトする。
第２ベース電極１６と第２エミッタ電極１７の境界部Ｓは、所望の距離３０μｍ程度で離間される。境界部Ｓは、第１ベース電極６と第１エミッタ電極７が延在する方向と直交する方向に延在する。
図３（Ｂ）（Ｃ）を参照して、第２絶縁膜２２には、ベーススルーホールＴＨ１、エミッタスルーホールＴＨ２が設けられる。
第２ベース電極１６下方の第２絶縁膜２２にはベーススルーホールＴＨ１のみが設けられる。詳細には、それぞれの列の第１ベース電極６に対応して矩形状のベーススルーホールＴＨ１が設けられ、これを介して複数の第１ベース電極６は端部において１つの平板状の第２ベース電極１６とコンタクトする。すなわち、図３（Ｂ）の如く、第２ベース電極１６下方のベース領域３は、これと重畳するベースコンタクトホールＣＨ１、ベーススルーホールＴＨ１によって、ベース領域３の直上に配置された第１ベース電極６および第２ベース電極１６と直接的に接続する。
第１エミッタ電極７の下方の第２絶縁膜２２にはエミッタスルーホールＴＨ２のみが設けられる。詳細には、それぞれの列の第１エミッタ電極７に対応し、これと重畳する短冊状のエミッタスルーホールＴＨ２が設けられ、これを介して複数の第１エミッタ電極７は１つの平板状の第２エミッタ電極１７とコンタクトする。すなわち、図３（Ｃ）の如く、第２エミッタ電極１７下方の第２絶縁膜２２に設けられたエミッタスルーホールＴＨ２は、その下方のエミッタコンタクトホールＣＨ２と重畳する。従って、第１エミッタ電極７下方のエミッタ領域４は、エミッタコンタクトホールＣＨ２およびエミッタスルーホールＴＨ２によって、当該エミッタ領域４の直上に配置された第１エミッタ電極７および第２エミッタ電極１７と直接的にコンタクトする。第２ベース電極１６、第２エミッタ電極１７上にはそれぞれ、ボンディングワイヤ２６、２７などの外部接続手段が固着する（図３（Ｂ）（Ｃ））。
第２ベース電極１６の面積は、第２エミッタ電極１７の面積の３分の１以下である。より好適には、第２ベース電極１６は、その表面に１箇所または２箇所ボンディングワイヤ２６が固着できればよいので、少なくともワイヤボンドに必要な面積（例えば１００μｍ〜１５０μｍの幅Ｗ１（図３（Ａ））参照））を確保した最小限の面積とする。これにより、第２エミッタ電極１７の面積を従来より拡張することができる。
従来は、第１エミッタ電極は、少なくとも一部が格子状に設けられていたが、本実施形態では全ての第１エミッタ電極７を短冊状に設けることにより、第２エミッタ電極１７の面積を最大限まで拡張することができる。
図３（Ｃ）を参照して、第２エミッタ電極１７の面積を拡張することにより、その下方の動作領域８では電流経路ＣＰ１、ＣＰ２の如くコレクタ電流が略真上に引き上げられることとなり、電流経路の低抵抗化が図れる。そして第２ベース電極１６下方に位置する動作領域８の面積を低減できるので、電流経路ＣＰ３の如く、動作領域８から薄い第１エミッタ電極７をその延在方向に流れて第２エミッタ電極１７に引き上げられる、抵抗の高い電流経路を少なくすることができる。
これにより、チップ全体の電流密度の不均一さが解消され、熱暴走の危険が少なくなり、ＡＳＯを拡大できる。更に、動作しないセルの発生が抑制できるので、不動作セルの存在による更なる抵抗成分の増大を回避できる。
図４および図５を参照して、上記の半導体装置１０の第２の実施形態の一例を示す。図４は、半導体装置１０の第２ベース電極１６および第２エミッタ電極１７を示す平面図である。図４（Ａ）では、両電極層とその下層の構成の一部を示す平面図であり、図４（Ｂ）は第２ベース電極１６および第２エミッタ電極１７とこれに接続する外部接続手段を説明する平面図である。
第２の実施形態では、第２ベース電極１６と第２エミッタ電極１７がそれぞれ、凹凸形状にパターンニングされ、凹部と凸部を噛み合わせるように配置される。第２ベース電極１６および第２エミッタ電極１７のパターンおよび第２エミッタ電極１７に接続する外部接続手段以外の構成は、第１の実施形態と同様である。
第２ベース電極１６は、第１の幅Ｗ１を有するベースパッド部１６ｐと、第１の幅Ｗ１より小さい第２の幅Ｗ２を有するベース配線部１６ｗを含む。ここで、第１の幅Ｗ１および第２の幅Ｗ２はいずれも、第１ベース電極６（第１エミッタ電極７）の延在方向の幅である。
図４（Ｂ）を参照して、ベースパッド部１６ｐには一点鎖線の固着領域ＢＲにボンディングワイヤ（不図示）の一端が固着する。つまり、第１の幅Ｗ１はワイヤボンドに必要な幅（例えば１００μｍ〜１５０μｍ）が確保され、ベースパッド部１６ｐは、ワイヤボンドに必要な面積（例えば１００μｍ×１００μｍの正方形の面積）を確保した最小限の面積を有する。
ベース配線部１６ｗの第２の幅Ｗ２は、１つのセルＣＬの領域を確保した、最小限の幅（例えば８０μｍ〜１００μｍ）とする（図４（Ａ）（Ｂ）の二点鎖線参照）。
第２エミッタ電極１７は、境界部Ｓを挟んでベースパッド部１６ｐと対向するエミッタ配線部１７ｗと、境界部Ｓを挟んでベース配線部１６ｗと対向するエミッタパッド部１７ｐを有する。エミッタパッド部１７ｐは、エミッタ配線部１７ｗより面積が大きい矩形状である。
第２ベース電極１６および第２エミッタ電極１７上は、例えば窒化膜などの絶縁膜（ここでは不図示）で被覆される。絶縁膜には開口部ＯＰが設けられ、第２ベース電極１６側（ベースパッド部１６ｐ）ではボンディングワイヤとの固着領域ＢＲとなり、第２エミッタ電極１７側（エミッタパッド部１７ｐ）では金属プレート３３との固着領域ＢＲとなる（図４（Ｂ））。
エミッタパッド部１７ｐ表面には、導電性接着材（例えば半田や銀（Ａｇ）ペーストなど）３０が塗布され、例えば銅（Ｃｕ）の金属プレート３３の一端が固着される。金属プレート３３の一端は、エミッタパッド部１７ｐの略中央に固着する。図４（Ｂ）の一点鎖線の領域が、固着領域ＢＲである。
第２の実施形態では境界部Ｓは、第１方向と、第１方向に直交する第２方向に曲折して延在するが、第１方向に延在する距離の方が、第２方向の距離より長い。第１方向は、図４（Ａ）のＸ方向であり、第２方向は、図４（Ａ）のＹ方向である。
本実施形態のベースパッド部１６ｐは、チップのコーナー部分に設けられる。これにより、エミッタパッド部１７ｐとベースパッド部１６ｐが第１ベース電極６（第１エミッタ電極７）の延在方向（図４（Ａ）のＹ方向）において対向しないように配置することができ、開口部ＯＰと固着領域ＢＲの距離Ｌ２を大きく確保できる。
また、エミッタパッド部１７ｐ上の金属プレート３３と、ベースパッド部１６ｐとの距離Ｌ１を可能な限り離間することができる。
図５を参照して更に説明する。図５は第２の実施形態の半導体装置１０の実装構造を示す図であり、図５（Ａ）が平面図、図５（Ｂ）が金属プレート３３の固着領域ＢＲを示す図５（Ａ）および図４（Ｂ）のｇ−ｇ線断面図、図５（Ｃ）が図５（Ａ）のｈ−ｈ線断面図である。
半導体装置１０は、裏面にコレクタ電極１８が形成され、例えば銅の打ち抜きフレーム３１のヘッダー３４上に固着される。
ベースパッド部１６ｐにボンディングワイヤ３５の一端が固着し、他端はフレームのリード３２に固着される（図５（Ａ））。
金属プレート３３の一端はエミッタパッド部１７ｐに固着し、他端はフレーム３１のリード３２に固着される。あるいは、金属プレート３３の他端がそのままリード３２の一部を構成してもよい。（図５（Ａ）（Ｃ））。
ところで、図５（Ｂ）の如く、第２エミッタ電極１７（エミッタパッド部１７ｐ）上を覆う絶縁膜（窒化膜）４０の開口部ＯＰに半田（またはＡｇペースト）３０を供給して金属プレート３３を固着する場合、第２エミッタ電極１７表面と、半田（またはＡｇペースト）表面とのなす角度θは、小さいほうが望ましい。例えば当該角度θは、６０°以下が好適である。この角度θが大きく（例えば９０°に近い角度）なると、第２エミッタ電極１７にクラックが入る不良が発生する場合がある。また第２エミッタ電極１７のクラックがその下層の第２絶縁膜２２にも影響を及ぼしこれにクラックが発生すると、第２エミッタ電極１７と第１ベース電極６がショートする問題も発生する。
従って当該角度θがなるべく小さくなるように、絶縁膜４０の開口部ＯＰの端部から、金属プレート３３の端部までは、少なくとも所定の距離Ｌ２を確保する必要がある。具体的には、距離Ｌ２を例えば１１０μｍ以上確保することで、当該角度θを６０°以下にすることができる。
しかし例えば、ベースパッド部１６ｐを１つのチップ辺の中央部分に設け、ベースパッド部１６ｐとエミッタパッド部１７ｐが図４（Ａ）のＹ方向において境界部Ｓを挟んで対向した場合、ベースパッド部１６ｐの第１の幅Ｗ１を確保するため、エミッタパッド部１７ｐの開口部ＯＰを縮小しなければならない。これにより、開口部ＯＰの端部から金属プレート３３の端部までの距離Ｌ２が小さく（例えば１１０μｍ未満）なり、第２エミッタ電極１７表面と半田表面とのなす角θが大きく（６０°より大きく）なるため、第２エミッタ電極１７の劣化を招いてしまう。
これを回避するには、ベースパッド部１６ｐとエミッタパッド部１７ｐが図４（Ａ）のＹ方向において対向しないように配置するとよい。これにより、距離Ｌ２を少なくとも１１０μｍ確保することができる。
また、ベースパッド部１６ｐにワイヤボンディングする際に、ボンディングワイヤと金属プレート３３との機械的干渉を避けるため、金属プレート３３と、ベースパッド部１６ｐとの距離Ｌ１を可能な限り離間するとよい。そこで、本実施形態では、ベースパッド部１６ｐをチップのコーナー部分に配置する。
セルＣＬは、縦横に略同数だけ配置される。例えば図４の例では、５行×５列である。その結果動作領域８は平面視で略正方形の形状となる。
斯様にベースパッド部１６ｐを動作領域８の４角のいずれかに配置することにより、残された領域の中から、正方形に近い形状であって且つ最大限の面積の領域を、エミッタパッド部１７ｐ上の絶縁膜４０の開口部ＯＰとして確保することが可能となる。
その結果、固着領域ＢＲから開口部ＯＰ端までの距離Ｌ２を大きくとることができ、これにより角度θの値を小さくして、装置の信頼性を確保することができる。
以上、本実施形態ではｎｐｎ型バイポーラトランジスタを例に説明したが、導電型を逆にしたｐｎｐ型バイポーラトランジスタであっても同様に実施でき、同様の効果が得られる。
１ 半導体基板
１ａ ｎ＋型半導体基板
１ｂ ｎ−型半導体層
３ ベース領域
４ エミッタ領域
６ 第１ベース電極
７ 第１エミッタ電極
８ 動作領域
１０ 半導体素子
１６ 第２ベース電極
１６ｐ ベースパッド部
１６ｗ ベース配線部
１７ 第２エミッタ電極
１７ｐ エミッタパッド部
１７ｗ エミッタ配線部
２１ 第１絶縁膜
２２ 第２絶縁膜
２６、２７ ボンディングワイヤ
３１ フレーム
３３ 金属プレート
５１ 半導体基板
５２ ｎ型半導体層
５３ ベース領域
５４ エミッタ領域
５６ 第１ベース電極
５７ 第１エミッタ電極
５８ 動作領域
６６ 第２ベース電極
６７ 第２エミッタ電極
１００ 半導体素子
ＣＨ１ ベースコンタクトホール
ＣＨ２ エミッタコンタクトホール
ＴＨ１ ベーススルーホール
ＴＨ２ エミッタスルーホール

Claims (9)

  1. コレクタ領域となる一導電型半導体基板と、
    前記基板上に設けられた逆導電型のベース領域と、
    前記ベース領域表面に設けられた一導電型のエミッタ領域と、
    前記ベース領域及び前記エミッタ領域上に設けられた第１絶縁膜と、
    複数の前記ベース領域とコンタクトする第１ベース電極と、
    前記エミッタ領域とコンタクトする第１エミッタ電極と、
    前記第１ベース電極および前記第１エミッタ電極上に設けられた第２絶縁膜と、
    前記第２絶縁膜上に配置された平板状の第２ベース電極と、
    前記第２絶縁膜上に配置され前記第２ベース電極と隣接する平板状の第２エミッタ電極と、を具備し、
    前記第２エミッタ電極は、前記第１ベース電極および前記第１エミッタ電極上に設けられて前記第１エミッタ電極とコンタクトし、
    前記第２ベース電極は、前記第２エミッタ電極より小さい面積を有し、前記第１ベース電極および前記第１エミッタ電極上に設けられて前記第１ベース電極とコンタクトすることを特徴とする半導体装置。
  2. 前記第１ベース電極はそれぞれ、該第１ベース電極の延在方向に配置される複数の前記ベース領域の全てとコンタクトすることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１エミッタ電極は、前記第１ベース電極と平行に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第２ベース電極の面積は前記第２エミッタ電極の面積の３分の１以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２ベース電極と前記第２エミッタ電極の境界部は、前記第１ベース電極及び前記第１エミッタ電極の延在方向と直交する方向に延在することを特徴とする請求項４に記載の半導体装置。
  6. 前記エミッタ領域は、格子状に設けられることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２ベース電極は、第１の幅を有するベースパッド部と、該第１の幅より小さい第２の幅を有するベース配線部を含み、前記第１の幅はワイヤボンドに必要な幅が確保され、前記第２の幅は、１つの前記ベース領域と該ベース領域を囲む前記エミッタ領域からなる１つのセルの幅が確保されることを特徴とする請求項６に記載の半導体装置。
  8. 前記第２エミッタ電極は、前記ベースパッド部と対向するエミッタ配線部と、前記ベース配線部と対向し、前記エミッタ配線部より面積が大きいエミッタパッド部を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記エミッタパッド部の上に設けられた導電性接着材と、
    該導電性接着材により前記エミッタパッド部の略中央に固着する金属プレートを有することを特徴とする請求項８に記載の半導体装置。
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