CN101393911A - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种能够抑制由光邻近效应引起的栅长离差的半导体集成电路，包括：可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；第二晶体管，由沿第一方向延伸的第二栅极和第二扩散区域形成，在与第一方向正交的第二方向上与第一晶体管邻近；以及沿第一方向延伸的第三栅极，在与第二晶体管相反的一侧，在第二方向上与第一晶体管相邻，第一栅极和第二栅极之间的间隔，比第一栅极和第三栅极之间的间隔大，在第一晶体管与第二晶体管之间具有非激活的第四晶体管，该第四晶体管具有沿上述第一方向延伸的第四栅极。

Description

半导体集成电路
本申请是申请日为2006年6月30日、申请号为200610100502.7、发明名称为“半导体集成电路、标准单元、标准单元库、设计方法及设计装置”的发明专利申请的分案申请。
技术领域
本发明涉及半导体集成电路及其设计技术，尤其涉及有效抑制光邻近效应的技术。
背景技术
在半导体集成电路中，作为信号的传输延迟时间的离差的主要原因有工作电源电压、温度、工艺上的离差等。半导体集成电路必须设计成即使在上述离差的因素全部为最差的条件下也保障其动作。特别是晶体管的栅长，是决定晶体管的动作的重要因素，栅长离差的影响在工艺上的离差中占据着非常大的比例。尤其是近年来，随着晶体管微细化的发展，栅长越来越小，栅长离差的影响在工艺上的离差所占的比例有增大的趋势。因此，传输延迟时间的离差增大，这就需要增大设计余量，这使得难以提供高性能的半导体集成电路。
另外，通常在半导体集成电路的制造工艺中，通过反复进行包括涂敷抗蚀剂、曝光、以及显影的光刻工序、用于使用抗蚀剂掩模来进行元件的图案形成的蚀刻工序、以及抗蚀剂除去工序，在半导体衬底上形成集成电路。在形成晶体管的栅极时，也进行光刻工序、蚀刻工序、以及抗蚀剂除去工序。在该光刻工序的曝光时，图案尺寸小于或等于曝光波长时，由衍射光的影响导致的光邻近效应，会使设计时的布局尺寸与半导体衬底上的图案尺寸的误差变大。
为此，在对半导体集成电路内的布线等的图案进行描绘或曝光时，用于抑制由光邻近效应产生的图案的尺寸误差的修正是必不可少的。作为修正光邻近效应的技术，公知有OPC(Optical Proximity effectCorrection：光邻近效应的补偿)，所谓OPC是这样的技术，即：根据栅极和到与其接近的另一栅极图案的距离，预测由光邻近效应产生的栅长变动量，预先修正用于形成栅极的光致抗蚀剂的掩模值以抵消该变动量，从而使曝光后的栅长的完成值保持为一定值。
在以往的布局中，不使栅极图案标准化，而使栅长和栅极间隔在整个芯片上各有不同，因此需要通过OPC进行修正。但是，又会产生由OPC进行的栅极掩模的修正导致TAT(Turn Around Time：周转时间)的延迟和处理量增大的问题。
为了避免这个问题，还提出了使栅长和栅极间隔统一为一种值来进行布局的方案。按照该方案，仅用一种栅长进行电路设计，或为统一栅极间隔而插入实际上不起到元件作用的虚设栅极，从而确实是即便不进行OPC的栅极掩模的修正，也能将栅长的完成值保持为一定值。但是，由于明显有损设计的自由度，存在导致电路特性的劣化和芯片面积增大这样的问题。因此，希望确立既使用任意的栅长和栅极间隔、又抑制光邻近效应导致的栅长的离差的技术。
相关的技术例如公开于日本特开平10-32253号公报。
发明内容
如上所述，随着晶体管微细化的发展，栅长变短，在曝光栅极时，由衍射光产生的光邻近效应的影响变大。OPC技术很大地改善了由光邻近效应的影响产生的栅长的完成尺寸对周边图案的依存性，但难以在所有标准单元中完全修正栅长的完成尺寸对周边图案的依存性。另外，过于拘泥提高OPC技术的修正精度，而统一栅长和栅极间隔，会给设计的自由度带来很大损害。
本发明的目的在于，在确保对于栅长和栅极间隔的设计自由度的半导体集成电路中，抑制由光邻近效应导致的栅长的离差。
本发明的特征在于，在形成半导体集成电路时，扩开可激活的晶体管和与其接近的栅极之间的间隔。具体地说，扩大标准单元内的可激活的晶体管和与其接近的栅极之间的距离、或标准单元内的可激活的晶体管与单元边框之间的距离。或者，与包含可激活的晶体管的标准单元相邻地配置不包含可激活的晶体管的间隔标准单元。
更具体地说，本发明的半导体集成电路，包括：可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；第二晶体管，由沿上述第一方向延伸的第二栅极和第二扩散区域形成，在与上述第一方向正交的第二方向上与上述第一晶体管邻近；以及沿上述第一方向延伸的第三栅极，在与上述第二晶体管相反的一侧，在上述第二方向上与上述第一晶体管相邻，其中，上述第一栅极和上述第二栅极之间的间隔，比上述第一栅极和上述第三栅极之间的间隔大，在上述第一晶体管与上述第二晶体管之间，至少具有一个沿上述第一方向延伸的虚设栅极。
由此，由于可对第一栅极周围的栅极在配置上施加约束，因此能够抑制由光邻近效应导致的第一栅极产生的栅长离差。
此外，本发明的另一种半导体集成电路，包括：可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；第二晶体管，由沿上述第一方向延伸的第二栅极和第二扩散区域形成，在与上述第一方向正交的第二方向上与上述第一晶体管邻近；以及沿上述第一方向延伸的第三栅极，在与上述第二晶体管相反的一侧，在上述第二方向上与上述第一晶体管相邻，其中，上述第一栅极和上述第二栅极之间的间隔，比上述第一栅极和上述第三栅极之间的间隔大，在上述第一晶体管与上述第二晶体管之间具有非激活的第四晶体管，该第四晶体管具有沿上述第一方向延伸的第四栅极。
此外，本发明的另一种半导体集成电路，包括：可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；第二晶体管，由沿上述第一方向延伸的第二栅极和第二扩散区域形成，在与上述第一方向正交的第二方向上与上述第一晶体管邻近；以及第三晶体管，由沿上述第一方向延伸的第三栅极和与上述第一扩散区域相间隔的第三扩散区域形成，在与上述第二晶体管相反的一侧，在上述第二方向上与上述第一晶体管相邻，其中，上述第一栅极和上述第二栅极之间的间隔，比上述第一栅极和上述第三栅极之间的间隔大，在上述第一晶体管与上述第二晶体管之间，至少具有一个沿上述第一方向延伸的虚设栅极。
如上所述，根据本发明，在进行OPC处理时能够限定成为修正对象的、与可激活的晶体管上的栅极图案接近配置的周边栅极图案，与以存在任意的周边栅极图案为前提的情况相比，能够抑制成为修正对象的栅极图案的完成形状的离差。
附图说明
图1是表示栅极的布局图案的例子的俯视图。
图2是表示栅长的完成尺寸相对于相邻的栅极之间的间隔的特性图。
图3是表示本发明的第一实施方式的半导体集成电路的布局图案的布局图。
图4是表示本发明的第二实施方式的半导体集成电路的布局图案的布局图。
图5是表示本发明的第三实施方式的半导体集成电路的布局图案的布局图。
图6是表示本发明的第四实施方式的半导体集成电路的布局图案的布局图。
图7是表示本发明的第五实施方式的半导体集成电路的布局图案的布局图。
图8是表示本发明的第六实施方式的半导体集成电路的布局图案的布局图。
图9是表示本发明的第七实施方式的半导体集成电路的布局图案的布局图。
图10是表示本发明的第八实施方式的半导体集成电路的布局图案的布局图。
图11是表示本发明的第九实施方式的半导体集成电路的布局图案的布局图。
图12是表示本发明的第十实施方式的半导体集成电路的布局图案的布局图。
图13是表示本发明的第十一实施方式的半导体集成电路的布局图案的布局图。
图14是表示作为标准单元的一例的倒相器的布局图。
图15是表示本发明的第十二实施方式的标准单元的布局图案的布局图。
图16是表示本发明的第十三实施方式的标准单元的布局图案的布局图。
图17是表示本发明的第十四实施方式的标准单元的布局图案的布局图。
图18是表示本发明的第十五实施方式的标准单元的布局图案的布局图。
图19是表示本发明的第十六实施方式的标准单元的布局图案的布局图。
图20是表示本发明的第十七实施方式的标准单元的布局图案的布局图。
图21是表示设计流程的概要的流程图，其使用了确定标准单元的配置与端子间的布线路径的自动配置布线工具。
图22是表示表示本发明的第二十实施方式的半导体集成电路的设计方法的流程图。
图23是示意地表示间隔(spacer)标准单元的布局图。
图24是表示做成为具有虚设扩散区域的间隔标准单元的布局图。
具体实施方式
以下，参照附图详细说明本发明的实施方式。
在本说明书中，所谓激活晶体管(active transistor)为不是非激活晶体管的晶体管，换言之，为能激活的晶体管。所谓非激活晶体管(non-active transistor)是指不期待利用其动作特性来实现电路所希望的功能的晶体管。无论非激活晶体管的栅极尺寸离差多少，在实现电路所希望的功能上都不会存在问题。所谓晶体管是指激活晶体管和非激活晶体管这两者。
非激活晶体管包括以下的晶体管。
(1)将栅极电位固定为电源电位的P沟道晶体管、或将栅极电位固定为接地电位的N沟道晶体管，即保持为截止状态的晶体管(以下称为截止晶体管)。
(2)将栅极电位固定为接地电位、进而将源极电位和漏极电位固定为电源电位的P沟道晶体管、或将栅极电位固定为电源电位、进而将源极电位和漏极电位固定为接地电位的N沟道晶体管，即作为电源与接地之间的电容而起作用的晶体管(以下称为电容(capacitance)晶体管)。
(3)通过将源极电位和漏极电位固定为相同电位而不流过电流的晶体管。
此外，所谓栅极，是指包括用多晶硅等形成的晶体管的栅极、在除扩散区域之外用多晶硅等形成的虚设栅极、以及在除扩散区域之外用与晶体管的栅极同样的材料形成的布线的概念。
OPC处理是考虑包括在以修正对象的栅极图案为中心的某半径r内的、该栅极图案周边的栅极图案而进行的。由于越扩大该半径r，就能考虑受越多的周边栅极图案的光邻近效应产生的影响，所以修正的精度就提高，但考虑的范围扩大导致处理量增加。另一方面，如果将该半径r缩得过小，则对光邻近效应所造成的影响未能充分考虑，存在修正精度方面的问题。
因此，通常要弄清楚从成为修正对象的栅极到其周边栅极偏离多少才能忽略光邻近效应对成为修正对象的栅极的完成尺寸离差所带来的影响后，设定半径r以取得精度与处理量的平衡。另外，在设定半径r时，通常是进行设定以使得无论在半径r内存在的周边栅极图案为任何形状，都能通过使用OPC将成为修正对象的栅极图案的完成形状离差收敛于所希望范围内。
此时，若能限定位于半径r内的周边栅极图案，则与以可能存在任意的周边栅极图案为前提的情形相比，能进一步抑制栅极图案的完成形状离差。其原因如下。这是因为：例如，在与成为修正对象的栅极图案相邻地配置栅长很大的栅极时，与以等长且等间隔地整齐排列栅极的情形、或未接近成为修正对象的栅极图案地配置周边栅极图案的情形相比，成为修正对象的栅极的完成尺寸离差将变大。反之，通过设法避免将这样的成为离差变大的因素的栅极配置在成为修正对象的栅极周边，则能抑制离差。
使用图1和图2进行更详细的说明。图1是表示栅极的布局图案的例子的俯视图。2个栅极L2的栅长均大于栅极L1的栅长。图2是表示栅长的完成尺寸相对于相邻的栅极之间的间隔的特性图。在图2中，横轴表示栅极L1和栅极L2之间的间隔S，纵轴表示栅极L1的栅长的完成尺寸相对于理想的栅极L1的栅长的图案尺寸的比率k。在此，理想的栅长的图案尺寸是指以最小栅长和最小栅极间隔整齐地排列栅极、将由光邻近效应导致的栅长离差抑制为最小时的栅长尺寸。
如图2所示，在间隔S为以设计规则所规定的最小值Smin时，栅极L1的栅长的完成尺寸相对于理想的图案尺寸减小为Kmin倍(Kmin<1)，布局尺寸和半导体集成电路上的图案尺寸之间的误差变得非常大。与此不同，在将间隔S扩大成值Sp时，栅极L1的栅长的完成尺寸被抑制成稍大于1倍的Kp倍左右。
这是由于通过扩大栅极L1和栅极L2之间的间隔，可减少栅极L2带给栅极L1的光邻近效应所产生的影响的缘故。这样，即使相邻的栅极宽度较大时，也可通过扩大与相邻的栅极之间的间隔来抑制栅长的完成尺寸的离差。此外，扩大栅极L1和栅极L2的间隔、在该间隔插入虚设栅极时，可当作与在半径r内以等长度和等间隔排列栅极的情形相似的状况，因此同样可减少栅极L2带给栅极L1的光邻近效应所造成的影响。
在通常的半导体集成电路的设计中，以使布局尺寸和半导体集成电路上的图案尺寸一致或相差某一恒定偏置量为前提。该前提是说，在做成了不同的图案尺寸时，尽管在设计时的时序验证(timingverification)中进行了动作确认，但仍有可能出现实际的半导体集成电路不进行动作的故障。为此，通过减少光邻近效应的影响来抑制栅长的离差以使得能获得所希望的图案，其意义重大。
(第一实施方式)
图3是表示本发明的第一实施方式的半导体集成电路的布局图案的布局图。在图3中，在激活晶体管1a的两侧配置有晶体管1b和栅极1c1。激活晶体管1a由栅极1a1和扩散区域1a2形成，晶体管1b由栅极1b1和扩散区域1b2形成。晶体管1b和栅极1c1，在与栅极1a1延伸的方向正交的方向上与激活晶体管1a相邻。
在此，栅极1a1与栅极1b1之间的间隔1S1比栅极1a1与栅极1c1之间的间隔1S2大地配置这些栅极。通过这样扩大栅极1a1与1b1之间的间隔地进行配置，能够缓和晶体管1b的栅极1b1带给激活晶体管1a的栅极1a1的光邻近效应，因此能够抑制栅极1a1的完成尺寸离差。
(第二实施方式)
图4是表示本发明的第二实施方式的半导体集成电路的布局图案的布局图。在图4中，激活晶体管2a由栅极2a1和扩散区域2a2形成，晶体管2b由栅极2b1和扩散区域2b2形成。
图4与图3的不同点在于取代栅极1c1而具有虚设栅极2c1。这样，在具有虚设栅极2c1时，通过扩大栅极2a1与2b1之间的间隔地进行配置，也能取得与第一实施方式相同的效果。
(第三实施方式)
图5是表示本发明的第三实施方式的半导体集成电路的布局图案的布局图。在图5中，激活晶体管3a由栅极3a1和扩散区域3a2形成，晶体管3b由栅极3b1和扩散区域3b2形成。
图5与图3的不同点在于，在激活晶体管3a的栅极3a1与晶体管3b的栅极3b1之间与栅极3a1平行地配置有虚设栅极3d1。通过如图5所示那样在激活晶体管3a的栅极3a1与晶体管3b的栅极3b1之间夹着另一栅极3d1，从而能够比第一实施方式进一步地抑制晶体管3b的栅极3b1带给激活晶体管3a的栅极3a1的光邻近效应所产生的对完成尺寸离差的影响。
另外，在图5中，将栅极3a1、3b1、3c1及虚设栅极3d1的栅长做成为等长度和等间隔的配置时，能进一步抑制光邻近效应导致的栅极的完成尺寸离差。此时，在图5中，间隔3S1为间隔3S2的2倍或2倍以上。
(第四实施方式)
图6是表示本发明的第四实施方式的半导体集成电路的布局图案的布局图。在图6中，在激活晶体管4a的两侧配置有晶体管4b和栅极4c1。激活晶体管4a由栅极4a1和扩散区域4a2形成，晶体管4b由栅极4b1和扩散区域4b2形成。在激活晶体管4a与晶体管4b之间与栅极4a1平行地配置有虚设栅极4d1、4e1。
在此，使栅极4a1与栅极4b1之间的间隔4S1大于栅极4a1与栅极4c1之间的间隔4S2地配置这些栅极。图6与图5的不同点在于，位于晶体管4a的栅极4a1与晶体管4b的栅极4b1之间的虚设栅极为多根。这样增加晶体管之间的栅极数量，能够抑制晶体管4b的栅极4b1带给激活晶体管4a的栅极4a1的光邻近效应所产生的完成尺寸离差的影响。
另外，将图6的栅极4a1、4b1、4c1及虚设栅极4d1、4e1的栅长取为等长度、以等间隔配置这些栅极和虚设栅极时，可进一步抑制由光邻近效应导致的栅极的完成尺寸离差。此时，在图6中的间隔4S1为间隔4S2的3倍或3倍以上。
(第五实施方式)
将比第四实施方式更有效果的例子作为第五实施方式进行说明。图7是表示本发明的第五实施方式的半导体集成电路的布局图案的布局图。激活晶体管5a由栅极5a1和扩散区域5a2形成，晶体管5b由栅极5b1和扩散区域5b2形成。在激活晶体管5a与晶体管5b之间与栅极5a1平行地配置有虚设栅极5d1、5e1。栅极5c1与图6的栅极4c1同样地配置。
图7与图6的不同点在于，晶体管5b的栅极5b1的栅长大于晶体管5a的栅极5a1的栅长。这种栅长较大的晶体管多用作例如电容晶体管。这是因为用最小栅长的晶体管构成电容晶体管时，则出现栅极之间的间隔区域所占的比例增大、每单位面积的电容值难以增加这样的缺点的缘故。能够通过增大栅长来构成每单位面积的电容值较大的电容晶体管。
但是，如图7的栅极5b1那样的栅长较大的栅极，带给接近的晶体管的栅极的光邻近效应导致的对完成尺寸离差的影响较大。因此，作为抑制该影响的方法，如本实施方式那样，扩大栅极5a1与栅极5b1之间的间隔。由此，能够抑制晶体管5b的栅极5b1带给激活晶体管5a的栅极5a1的光邻近效应导致的对完成尺寸离差的影响。
另外，在图7中，也使栅极5a1、5b1、5c1及虚设栅极5d1、5e1的栅长为等长度、以等间隔配置这些栅极和虚设栅极时，能更抑制由光邻近效应导致的完成尺寸离差。
此外，举出了电容晶体管作为栅长较大的晶体管的例子，但并不限于此。
(第六实施方式)
图8是表示本发明的第六实施方式的半导体集成电路的布局图案的布局图。在图8中，在激活晶体管6a的两侧配置有晶体管6b和虚设栅极6c1。激活晶体管6a由栅极6a1和扩散区域6a2形成，晶体管6b由栅极6b1和扩散区域4b2形成。
在激活晶体管6a与晶体管6b之间与栅极6a1平行地配置有虚设栅极6d1。另外，在激活晶体管6a与晶体管6b之间配置有由栅极6f1和扩散区域6f2形成的非激活晶体管6f。通过这样的配置，除在第四实施方式说明的效果之外，还由于相对于激活晶体管6a的栅极6a1的梳状(finger)长度(从通道中心到激活区域端的长度)变大，而能够抑制激活晶体管6a的特性变动。以下详述其理由。
由于激活区域与元件分离区域的热膨胀系数的差异，存在热处理工序时产生的应力，这通常称为STI(Shallow Trench Isolation：浅沟道电离)应力。由于激活区域比元件分离区域的热膨胀系数大，所以在热处理后，在激活区域产生压缩应力。由于该压缩应力，激活区域的频带产生变形，通道电荷的迁移率发生变化，从而晶体管特性发生变化。在激活区域小、特别是梳状长度小的晶体管中，特性的变动变大。因此，通过具有非激活晶体管，可以抑制梳状长度变大的激活晶体管6a向右方向的特性变动。
另外，非激活晶体管6f配置成比激活晶体管6a接近晶体管6b处。并且，其梳状长度变小，受到完成尺寸离差的影响，特性变动也变大。但是，由于该晶体管是电容晶体管或截止晶体管这样的非激活晶体管，无助于实现电路的所希望的功能，并不成为问题。
另外，使图8的栅极6a1、6b1、6c1及虚设栅极6d1、6f1的栅长为等长度、且以等间隔配置时，能更抑制由光邻近效应导致的完成尺寸离差。
(第七实施方式)
图9是表示本发明的第七实施方式的半导体集成电路的布局图案的布局图。在图9中，在激活晶体管7a的两侧配置晶体管7b及栅极7c1。激活晶体管7a由栅极7a1及扩散区域7a2形成，晶体管7b由栅极7b1及扩散区域7b2形成。在激活晶体管7a与晶体管7b之间与栅极7a1平行地配置有虚设栅极7d1、7e1。另外，在虚设栅极7d1与虚设栅极7e1之间配置有虚设扩散区域7g2。以下对通过这样配置虚设扩散区域而得到的效果进行详细说明。
半导体集成电路通过由成膜、光刻、蚀刻等在硅晶片上形成电路图案而制造。近年来，为实现半导体设备的高速化、高密度化，电路图案向微细化、多层化方向发展。其结果，在制造工序中形成了电路图案的晶片表面的凹凸有增大的趋势。这样的晶片表面的凹凸使得在布线等的形成中不可缺少的曝光变得困难，因此进行晶片表面的平坦化。作为该平坦化工序，使用由化学及物理作用来研磨表面以实现平坦化的CMP(Chemical Mechanical Polishing：化学机械研磨)。
但是，仅导入CMP工序有时也无法得到所希望的平坦性。例如，公知有由于半导体集成电路内的局部图案的密度的差异而使研磨后的膜厚在局部上存在不同。存在这些高低平面的差异较大的情形，无法完全平坦化、CMP后的膜厚产生离差的情形。这种离差较大时，将成为不良的原因。
为此，为防止产生膜厚离差而开发了各种方法，其代表性的方法之一是虚设图案插入方式。研磨后的膜厚的离差的原因之一是，在形成了沟的部分在绝缘膜成膜后成为凹状。因此，为防止成膜后成为凹状，而设置实际上不起到作为元件的作用的图案(虚设图案)。由此，消除了表面的台阶，实现了研磨后的平坦化。能够通过在宽的沟部设置虚设图案而实现平坦加工(参照日本特开2004-273962号公报)。
通过这样配置虚设扩散区域，可使扩散区域的图案密度均匀化，因此能够抑制由CMP进行平坦化时产生的凹凸，其结果，能够实现精度高的曝光工序。
另外，在第七实施方式中，如配置虚设扩散区域那样配置虚设金属布线时，基于同样的理由，可使金属布线的图案密度均匀化。
此外，通常，衬底触点由扩散区域、触点、金属布线形成，因此在第七实施方式中，如配置虚设扩散区域那样配置衬底触点时，基于同样的理由，能够使扩散区域和金属区域的图案密度均匀化，还能够使衬底电位稳定。
此外，在第三～第七实施方式中，在激活晶体管和与其相邻的晶体管之间配置了虚设栅极、非激活晶体管、虚设扩散区域、虚设金属区域、衬底触点区域等，也可如第七实施方式那样，同时并用这些项目中的几个项目。
此外，第一～第七实施方式的电路最好是用于传输时钟信号的电路。这是因为传输时钟信号的电路所包含的激活晶体管需要特别提高其栅极尺寸精度的缘故。其理由在以下详细说明。
通常，为使半导体集成电路同步化而分配时钟信号进行供给。以往，由于在较小的时钟脉冲相位差(clock skew)下向许多寄存器等分配该时钟信号，所以进行以下的动作，即：由延迟元件或布线等调节其延迟、或进而使对到达寄存器等的时钟信号进行分发的电路结构全部统一等。
在现在的大规模化的半导体集成电路中含有许多寄存器等，需要向这些许多寄存器等分配时钟信号，因此分配时钟信号的电路由多级栅极构成。为此，即使做成在半导体集成电路内统一了时钟分配电路的结构，也会由于在半导体集成电路中产生的制造上的离差而在时钟信号分配电路的延迟时间上产生离差，其结果，在分配给寄存器等的时钟之间将产生时钟脉冲相位差。
特别是在微细化工艺中，由于时钟周期缩短、并且制造上的离差变大，所以时钟周期中歪斜(skew)所占的比例变大而成为问题。根据这样的背景，在传输时钟信号的电路中，特别要求提高晶体管的栅极尺寸精度。通常，传输时钟信号的电路多由倒相电路或缓冲电路构成。在本发明的各实施方式中，假定也是由相同的电路构成。
另外，不言而喻，不仅是传输时钟信号的电路，只要是要求高精度地传输信号的、用于信号路径上的电路，第一～第七实施方式都是有效的。
(第八实施方式)
图10是表示本发明的第八实施方式的半导体集成电路的布局图案的布局图。在图10中，在激活晶体管8a的两侧配置有晶体管8b和晶体管8c。激活晶体管8a由栅极8a1和扩散区域8a2形成，晶体管8b由栅极8b1和扩散区域8b2形成，晶体管8c由栅极8c1和扩散区域8c2形成。
在此，栅极8a1与栅极8b1之间的间隔8S1大于栅极8a1与栅极8c1之间的间隔8S2地进行配置。第八实施方式相对于第一～第七实施方式的最大不同点在于不存在虚设栅极8d1(在图10中用虚线表示虚设栅极8d1，但这是为便于理解而记载的，虚设栅极8d1在图10的布局图案上并不存在)。
在第一～第七实施方式中，为这样的方法：扩大晶体管的栅极间隔、且使用这些虚设栅极以等间隔配置栅极，从而抑制栅极的完成尺寸离差，而第八实施方式，不使用虚设栅极，仅扩大晶体管的栅极间隔，来抑制栅极的完成尺寸离差。通过如本实施方式那样扩大间隔来进行布局，能够抑制晶体管8b的栅极8b1带给激活晶体管8a的栅极8a1的光邻近效应所导致的完成尺寸离差的影响。
另外，在第八实施方式中，使栅极8a1、8b1、8c1为等长度，能更抑制由光邻近效应导致的栅极的完成尺寸离差。
另外，由于使用第八实施方式时可提高栅长的完成尺寸精度，所以对传输时钟信号的电路包含激活晶体管8a时特别有效。其理由已经说明，因此在此省略。
(第九实施方式)
图11是表示本发明的第九实施方式的半导体集成电路的布局图案的布局图。在图11中，与图10同样地在激活晶体管9a的两侧配置有晶体管9b和晶体管9c。激活晶体管9a由栅极9a1和扩散区域9a2形成，晶体管9b由栅极9b1和扩散区域9b2形成，晶体管9c由栅极9c1和扩散区域9c2形成。图11与图10的不同点在于晶体管9b的栅极9b1的栅长大于晶体管9a的栅极9a1的栅长和晶体管9c的栅极9c1的栅长。
通过这样使栅极9b1的栅长增大，如在第五实施方式所说明的那样，可构成面积效率良好的电容晶体管，但带给接近的晶体管的栅极的由光邻近效应导致的对完成尺寸离差的影响较大。因此，通过使图11的栅极9a1与栅极9b1之间的间隔9S1大于图10的栅极8a1与栅极8b1之间的间隔8S1，从而能够抑制晶体管9b的栅极9b1带给激活晶体管9a的栅极9a1的光邻近效应所导致的对完成尺寸离差的影响。
另外，举出了电容晶体管作为栅长较大的晶体管的例子，但并不限于此。
(第十实施方式)
图12是表示本发明的第十实施方式的半导体集成电路的布局图案的布局图。在图12中，与图11同样地在激活晶体管10a的两侧配置有晶体管10b和晶体管10c。激活晶体管10a由栅极10a1和扩散区域10a2形成，晶体管10b由栅极10b1和扩散区域10b2形成，晶体管10c由栅极10c1和扩散区域10c2形成。栅极10a1、10b1、10c1是分别与图11的栅极9a1、9b1、9c1相同的栅极。在激活晶体管10a与晶体管10b之间配置由栅极10d1和扩散区域10a2形成的非激活晶体管10d。
通过这样配置，能够比没有非激活晶体管10d时更加抑制晶体管10b的栅极10b1带给激活晶体管10a的栅极10a1的光邻近效应所导致的对完成尺寸离差的影响。另外，根据第十实施方式，由于增大对于激活晶体管10a的栅极10a1的梳状长度，所以如第六实施方式所述，能够抑制激活晶体管10a的特性变动。此外，非激活晶体管10d的完成尺寸离差和特性变动变大不会成为问题，也如第六实施方式所述那样。
另外，在第十实施方式中，可以使栅极10a1、10b1、10c1为相等的长度，能更抑制由光邻近效应导致的栅极的完成尺寸离差。
(第十一实施方式)
图13是表示本发明的第十一实施方式的半导体集成电路的布局图案的布局图。在图12中，与图11同样地在激活晶体管11a的两侧配置有晶体管11b及晶体管11c。激活晶体管11a由栅极11a1和扩散区域11a2形成，晶体管11b由栅极11b1和扩散区域11b2形成，晶体管11c由栅极11c1和扩散区域11c2形成。栅极11a1、11b1、11c1是分别与图11的栅极9a1、9b1、9c1同样的栅极。在激活晶体管11a与晶体管11b之间配置有虚设扩散区域11d2。通过这样配置虚设扩散区域，从而能够如第七实施方式所述那样，使图案密度均匀化。
另外，在第十一实施方式中，也可以是，如配置虚设扩散区域那样配置虚设金属布线。于是，基于第七实施方式所述的理由，能够使金属布线的图案密度均匀化。
此外，在第十一实施方式中，也可以是，如配置虚设扩散区域那样配置衬底触点区域。通常，由于衬底触点由扩散区域、触点、金属布线形成，则基于第七实施方式所述理由，可使扩散区域和金属区域的图案密度均匀化，并可进一步稳定衬底电位。
此外，在第十一实施方式中，可以在激活晶体管11a与晶体管11b之间配置非激活晶体管，也可以同时并用非激活晶体管、虚设扩散区域、虚设金属区域、衬底触点区域等中的几个区域。
(第十二实施方式)
通常，半导体集成电路的布局设计多是组合标准单元来进行的。标准单元是指组合了多个晶体管、作为具有基本功能的布局设计等的基本单位的单元。在标准单元内含有晶体管、虚设栅极等。作为标准单元功能有倒相、NAND、AND、NOR、OR、EXOR、锁存、触发等。
至此，通过第一～第十一实施方式，说明了可分离激活晶体管的栅极和与其接近的栅极来抑制激活晶体管的完成尺寸离差的方法。在使用标准单元由自动配置工具进行芯片的布局设计时，需要预先考虑标准单元的布局形状，以使得无论怎样排列配置标准单元，都能够抑制位于标准单元两端的激活晶体管的完成尺寸离差。
即，在进行标准单元的布局设计时，通过预先使标准单元内的除位于两端的激活晶体管以外的部分形成为在上述实施方式中所述的布局形状，能够抑制晶体管的完成尺寸离差，但对标准单元内的位于两端的激活晶体管，由于不清楚与该标准单元相邻配置怎样的标准单元，所以必须预先考虑无论配置怎样的标准单元相邻，都能形成如上述实施方式所述的布局形状，从而设计标准单元的布局。
图14是作为标准单元的一例的反相器的布局图。图14的标准单元具有由P+扩散区域2403和栅极2401形成的P沟道晶体管、及由PN+扩散区域2402和栅极2401形成的N沟道晶体管。在栅极2401，通过触点2404供给有来自作为金属布线的输入端子2407的输入信号。在P沟道晶体管的源极，从作为金属布线的电源布线2405通过触点2404供给有电源电位。在N沟道晶体管的源极，从作为金属布线的接地布线2406通过触点2404供给有接地电位。使输入端子2407的输入信号反相，输出到作为金属布线的输出端子2408。
另外，在以下的标准单元的发明的实施例中，为简化说明，省略金属布线、触点等。
此外，通常的标准单元包括P沟道晶体管和N沟道晶体管这2列晶体管列，但在以下的实施例中为了简化说明，仅记载1列晶体管列。但是本发明并不限于在下述实施例中所记载的1列晶体管列的情况，当然也可适用于包括作为通常的标准单元的2列晶体管列的标准单元等。
图15是表示本发明第十二实施方式的标准单元的布局图案的布局图。在图15记载本发明的标准单元12i相对于标准单元12h相邻配置的布局图案的简图。标准单元12h、12i的各自的单元边框相接配置。标准单元12h具有栅极12a1、12c1和扩散区域12a2。
相对于由栅极12a1和扩散区域12a2形成的激活晶体管12a相邻配置栅极12c1，在与栅极12c1相反的一侧，存在包含栅极12a1和12c1的单元边框的一边。在此，设栅极12a1与该单元边框一边之间的间隔为12S1，设栅极12a1与栅极12c1之间的间隔为12S2，使间隔12S1大于间隔12S2地配置栅极。通过这样配置，无论在与栅极12a1相邻的标准单元12i内的栅极12b1配置在任何位置，栅极12a1与栅极12b1之间的距离都大于栅极12a1与栅极12c1之间的距离。因此，能够抑制由光邻近效应导致的栅极12a1的完成尺寸离差的影响。
另外，如第三实施方式所述那样，无论栅极12c1是晶体管的栅极还是虚设栅极，都能得到同样效果。
(第十三实施方式)
图16是表示本发明第十三实施方式的标准单元的布局图案的布局图。图16的栅极13a1、13b1、13c1是分别与图15的栅极12a1、12b1、12c1相同的栅极。图16与图15的不同点在于，图16的激活晶体管13a和标准单元13g之间及单元边框上配置了虚设栅极13d1、13e1。虚设栅极13e1配置于标准单元13h的单元边框上，并且也设于标准单元13i的单元边框上，标准单元13h、13i相邻配置时，在标准单元之间在单元边框边界上共用。
由此，无论将标准单元13i内的栅极13b1配置于任何位置，都比不存在虚设栅极13d1、13e1时更加抑制激活晶体管13a的栅极13a1受到的光邻近效应导致的完成尺寸离差的影响。
另外，也可以使栅极13a1、13c1及虚设栅极13d1、13e1的栅长为相等长度、且以相等间隔配置，能够进一步抑制由光邻近效应导致的栅极的完成尺寸离差。
(第十四实施方式)
图17是表示本发明第十四实施方式的标准单元的布局图案的布局图。图17的栅极14a1、14b1、14c1及虚设栅极14e1是分别与图16的栅极13a1、13b1、13c1及虚设栅极13e1相同的栅极。图17与图16的不同点在于：取代图16中的虚设栅极13d1，在图17中，栅极14d1在扩散区域14a2上构成非激活晶体管。
由此，如第六实施方式和第十实施方式中所述，除了能够抑制由光邻近效应导致的栅极的完成尺寸离差，还能够缓和对于激活晶体管14a的栅极14a1的梳状长度变大而导致的STI应力，从而能够抑制激活晶体管14a的特性变动。另外，非激活晶体管14d的完成尺寸的离差和特性变动不成为问题。
在第十四实施方式中，也可以使栅极14a1、14b1、14c1、14e1的栅长为相等长度、且以相等间隔配置，能够更加抑制由光邻近效应导致的栅极的完成尺寸离差。
(第十五实施方式)
图18是表示本发明第十五实施方式的标准单元的布局图案的布局图。图18的栅极15a1、15b1、15c1及虚设栅极15d1、15e1是分别与图16的栅极13a1、13b1、13c1及虚设栅极13d1、13e1相同的栅极。图18与图16的不同点在于：在虚设栅极15d1和15e1之间的区域一部分重叠地配置作为自动配置布线时的端子路径区域的端子区域15k。
与本实施方式不同，在不扩大单元端的激活晶体管与单元边框之间的间隔时，不存在虚设栅极15d1与15e1之间的空区域，因此必须将端子区域15k配置得比虚设栅极15d1更靠单元内侧。这是因为，若将端子区域15k从单元边框超出地配置，则有可能与标准单元相邻时相邻的标准单元的端子区域发生短路。若必须将端子区域配置在标准单元内部，则端子区域在标准单元内部密集。或由于配置端子区域的空间不充分而不得不缩小端子区域，因此自动布线时的布线可达性变差。
如本实施方式那样利用扩大了单元端的激活晶体管与单元边框之间的间隔的区域，扩大端子区域地进行配置，能够减少端子区域的拥挤度，另外，能确保足够的端子区域，因此自动布线时的布线可达性将提高。
另外，说明了单元内端子区域15k相对于栅极延伸方向垂直延伸的情况，但对于相对于栅极延伸方向平行延伸的情况也同样是有效的。
此外，通过使单元内端子区域15k延伸，可提高金属布线相对于形成上述端子区域15k的布线层与在其正下的布线层之间的触点的覆盖率，能够视情况增加触点数量，因此能抑制由制造时产生的触点不良导致的动作问题的发生概率。
另外，在第十三～第十五实施方式中，在单元边框与最接近单元边框配置的激活晶体管之间的空区域配置了虚设栅极、非激活晶体管、单元内端子区域及触点，但如第七实施方式所述，也能够设置虚设扩散区域、虚设金属区域、以及衬底触点区域。另外，也能够同时并用这些中的几个项目。其结果如在第七实施方式中所述的那样。
实施了如第十三～第十五实施方式那样的布局的标准单元，在传输时钟信号的电路中是有效的。其原因已在第七实施方式中说明，在此省略。
另外，在第十二～第十五实施方式中，仅就单元端的一侧进行了说明，但优选的是，就相反侧的单元端也做成同样的布局形状。这是因为：自动配置时存在左右连续地相邻配置标准单元，进而使标准单元左右翻转来配置的情况，因此即使在单元的一侧应用上述实施方式，但在不应用的单元端，就无法取得上述效果。此外，这也是因为不知道对于位于单元串的一端的标准单元，与其相邻配置什么的缘故。
(第十六实施方式)
图19是表示本发明第十六实施方式的标准单元的布局图案的布局图。在图19记载本发明的标准单元16i相对于标准单元16h相邻配置的布局图案的简图。标准单元16h、16i的各自的单元边框相接地配置。标准单元16h具有栅极16a1、16c1和扩散区域16a2、16c2。
相对于由栅极16a1和扩散区域16a2形成的激活晶体管16a，相邻配置有由栅极16c1和扩散区域16c2形成的晶体管16c。在相对于栅极16a1的与栅极16c1的相反侧，存在包含栅极16a1和16c1的标准单元16h的单元边框的一边。在此，设栅极16a1与单元边框之间的间隔为16S1、设栅极16a1与栅极16c1之间的间隔为16S2，使间隔16S1大于间隔16S2地配置栅极。
通过这样的配置，无论与栅极16a1相邻的标准单元16i内的栅极16b1配置在任何位置，都可使栅极16a1与栅极16b1之间的距离大于栅极16a1与栅极16c1之间的距离。因此，能够抑制由光邻近效应导致的栅极16a1的完成尺寸离差的影响。
另外，使间隔16S1大于间隔16S2地配置栅极，但只要间隔16S1大于间隔16S2的一半即可。若预先以这样的基准对所有的标准单元进行设计，则结果无论与怎样的标准单元相邻的情形，栅极16a1与相邻的标准单元内的栅极16b1之间的距离都大于16S2，其结果能得到同样的效果。
在第十六实施方式中，也可以使栅极16a1、16c1的栅长为相等长度，能更加抑制由光邻近效应导致的栅极的完成尺寸离差。
(第十七实施方式)
图20是表示本发明的第十七实施方式的标准单元的布局图案的布局图。图20与图19的不同点在于：在激活晶体管17a与最接近该激活晶体管17a的单元边框之间，配置有非激活晶体管17d。由此，如第六及第十实施方式所述，除了抑制由光邻近效应导致的栅极的完成尺寸离差之外，还由于对于激活晶体管17a的栅极17a1的梳状长度变大，所以能够抑制激活晶体管17a的特性变动。此外，非激活晶体管17d的完成尺寸的离差和特性变动变大不会成为问题，这也如第六实施方式所述的那样。
在第十六实施方式和第十七实施方式中，在单元边框与最接近单元边框配置的激活晶体管之间的空区域配置了非激活晶体管，但是，如在第七实施方式和第十五实施方式中所述，也可以设置虚设扩散区域、虚设金属区域、基本触点区域、单元内端子区域及触点。进而，也可以同时并用这些中的几个项目。
如第十六实施方式和第十七实施方式那样实施了布局的标准单元，对传输时钟信号的电路是有效的。其理由已经说明，在此省略。
在第十六实施方式和第十七实施方式中，仅对单元端的一侧进行了说明，但优选的是，对于相反侧的单元端也做成同样的布局形状。这是因为：存在自动配置时左右连续地相邻配置标准单元，进而使标准单元左右翻转来配置的情况，因此，即使单元的一侧应用上述实施方式，但在不应用的单元端就不能取得上述效果。此外，这也是因为不知道对于位于单元串的一端的标准单元，配置什么与其相邻。
(第十八实施方式)
在第十八实施方式中，构成具有如第十二实施方式～第十七实施方式那样实施了布局的标准单元的标准单元库(library)。使用这样的标准单元库进行半导体集成电路的设计，从而能够得到抑制了栅长的完成尺寸离差的半导体集成电路。
(第十九实施方式)
在第十九实施方式中，使用如第十二～第十七实施方式那样实施了布局的标准单元来构成半导体集成电路。由此可得到抑制栅长的完成尺寸离差的半导体集成电路。
(第二十实施方式)
图21是表示设计流程概要的流程图，该设计流程使用了确定标准单元的配置和端子间的布线路径的自动配置布线工具。图21的设计流程，将物理库(library)1801、逻辑库1802、记载使用标准单元库所记载的标准单元之间的连接的网络列表1803、表示可配置区域的平面布置图(floor plan)数据1804和规定电路的动作时序的时序约束1805作为输入，具有概略配置步骤1806、详细配置布线步骤1807、时序判断步骤1808、以及时序最优化步骤1809。物理库1801，除了具有标准单元的信号端子等的物理形状外，还具有控制标准单元彼此间重合的单元边界，逻辑库1802除了具有标准单元的动作描述外，还具有区别晶体管种类的属性信息。
在概略配置步骤1806中，考虑从时序约束1805得到的时序信息、从平面配置图数据1804得到的拥挤度，得到构成网络列表1803的各标准单元的概略配置。之后，在详细配置布线步骤1807中，实施详细配置及标准单元之间的布线，得到最终的半导体集成电路的布局数据1810。在详细配置布线步骤1807结束后，在时序判断步骤1808确认是否满足所需的时序，在不满足所需的时序的情况下，在时序最优化步骤1809通过进行单元的移动或置换、再次布线进行时序改善，反复进行详细配置布线1807。
图22是本发明的第二十实施方式的半导体集成电路的设计方法的流程图。在标准单元配置步骤1901中，配置包含激活晶体管的标准单元，在间隔标准单元配置步骤1902中，与标准单元中所指定的标准单元的两侧相邻地配置间隔标准单元。间隔标准单元不包括激活晶体管，主要目的在于扩大单元之间的空间。
在此，作为所指定的标准单元，若预先指定在其单元端包括如电容晶体管那样栅长较大的晶体管的标准单元，在其两侧配置有间隔标准单元。为此，能够缓和栅长较大的晶体管带给周围的栅极的光邻近效应的增大。此外，能够抑制相对于间隔标准单元而配置于与在其单元端含有栅长较大的晶体管的标准单元相反一侧的标准单元的栅长的离差。
另外，所指定的标准单元可选择传输时钟信号的标准单元。通过与传输时钟信号的标准单元相邻地配置间隔标准单元，可降低传输时钟信号的标准单元因相邻的标准单元所含有的晶体管而受到的光邻近效应的影响，能够抑制传输时钟信号的标准单元的栅长的离差。尤其是缓和由与传输时钟信号的标准单元相邻的栅长较大的标准单元引起的光邻近效应的影响的效果大。
此外，在配置于单元串两端的标准单元中，在一侧配置有标准单元，但在另一侧不配置任何标准单元。因此，若预先选择配置于单元串两端的标准单元作为上述所指定的标准单元，则能够缓和光邻近效应对配置于单元串两端的标准单元的影响。
另外，在图22所示的工序中，最好包括在图21的概略配置步骤1806或详细配置布线步骤1807中。
在此，对进行图21和图22的处理的半导体集成电路的设计装置进行说明。该设计装置具有硬盘驱动器等存储装置、CPU等运算部、键盘、以及监视器。例如，使图22所示的工序包括在图21的概略配置步骤1806中。
在存储装置存储物理库1801、逻辑库1802、网络列表1803、平面布置图数据1804、时序约束1805、布局数据1810，从该处进行数据的输入输出。CPU进行在概略配置步骤1806、详细配置布线步骤1807、时序判断步骤1808、时序最优化步骤1809、标准单元配置步骤1901、间隔标准单元配置步骤1902中的运算处理。用户使用键盘等进行相邻配置间隔标准单元的标准单元的指定等，且通过监视器画面等确认设计中途阶段的数据或确认布局数据1810等。如此，不言而喻，本发明也能够在硬件上实现。
图23是示意表示间隔标准单元的布局图。配置间隔标准单元的主要目的在于，为缓和光邻近效应的影响而扩大标准单元之间的间隔。为此，不需要在间隔标准单元内特别配置元件，但在光邻近效应不带来坏影响的范围内，可以有效利用间隔标准单元内的空区域。
图24是表示做成具有虚设扩散区域那样的间隔标准单元的布局图。通过做成为图24那样，除了本来间隔标准单元所期待的抑制栅长离差的效果之外，还得到使扩散区域的图案密度均匀化的效果。另外，同样可在间隔标准单元内配置非激活晶体管、虚设栅极、二极管、虚设金属布线。通过配置这些而得到的效果和理由已经说明，在此省略。
工业上的可利用性
本发明能够抑制栅长的离差、并抑制电路特性的离差，因此作为安装于各种电子设备上的半导体集成电路等是有用的。

Claims (17)

1.一种半导体集成电路，其特征在于，包括：
可激活的第一晶体管，由沿第一方向延伸的第一栅极和第一扩散区域形成；
第二晶体管，由沿上述第一方向延伸的第二栅极和第二扩散区域形成，在与上述第一方向正交的第二方向上与上述第一晶体管邻近；以及
沿上述第一方向延伸的第三栅极，在与上述第二晶体管相反的一侧，在上述第二方向上与上述第一晶体管相邻，
其中，上述第一栅极和上述第二栅极之间的间隔，比上述第一栅极和上述第三栅极之间的间隔大，
在上述第一晶体管与上述第二晶体管之间具有非激活的第四晶体管，该第四晶体管具有沿上述第一方向延伸的第四栅极。
2.根据权利要求1所述的半导体集成电路，其特征在于，上述第一栅极和上述第二栅极之间的间隔，是上述第一栅极和上述第三栅极之间的间隔的2倍或2倍以上。
3.根据权利要求1所述的半导体集成电路，其特征在于，上述第一栅极和上述第二栅极之间的间隔，是上述第一栅极和上述第三栅极之间的间隔的3倍或3倍以上。
4.根据权利要求1所述的半导体集成电路，其特征在于，上述第三栅极构成第三晶体管。
5.根据权利要求1所述的半导体集成电路，其特征在于，上述第三栅极是虚设栅极。
6.根据权利要求1所述的半导体集成电路，其特征在于，上述第四晶体管是截止晶体管。
7.根据权利要求1所述的半导体集成电路，其特征在于，上述第四晶体管构成电容。
8.根据权利要求1所述的半导体集成电路，其特征在于，在上述第一晶体管与上述第二晶体管之间，至少还具有一个沿上述第一方向延伸的虚设栅极。
9.根据权利要求8所述的半导体集成电路，其特征在于，上述第一～第四栅极和上述虚设栅极，在上述第二方向上被等间隔地配置。
10.根据权利要求9所述的半导体集成电路，其特征在于，上述第一～第四栅极和上述虚设栅极的栅长全部相等。
11.根据权利要求1所述的半导体集成电路，其特征在于，在上述第一晶体管与上述第二晶体管之间还具有虚设扩散区域。
12.根据权利要求1所述的半导体集成电路，其特征在于，在上述第一晶体管与上述第二晶体管之间还具有衬底触点。
13.根据权利要求1所述的半导体集成电路，其特征在于，在上述第一晶体管与上述第二晶体管之间还具有虚设金属布线。
14.根据权利要求1所述的半导体集成电路，其特征在于，上述第二栅极的栅长比上述第一栅极的栅长大。
15.根据权利要求14所述的半导体集成电路，其特征在于，上述第二晶体管构成电容。
16.根据权利要求1所述的半导体集成电路，其特征在于，上述第一晶体管被用作传输时钟信号的电路。
17.根据权利要求16所述的半导体集成电路，其特征在于，上述传输时钟信号的电路是倒相电路或缓冲电路。
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