CN111199130B - 半导体器件及其制造方法和系统 - Google Patents

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Abstract

(产生布局图的)方法包括生成表示半导体器件中的电路的至少一部分的单元，单元至少部分地根据M_2nd层级的第二轨道(M_2nd轨道)和第M_1st层级的第一轨道(M_1st轨道)布置。生成单元包括：基于布局图中为单元选择的位置来选择M_2nd轨道中的一个；生成表示电路的输出引脚的第一M_2nd引脚图案；基本沿着所选择的M_2nd轨道布置第一引脚图案的长轴；生成表示电路的相应输入引脚的第二至第五M_1st引脚图形；基本沿着相应的M_1st轨道中的一个布置第二至第五引脚图案的长轴。本发明的实施例还涉及半导体器件及其制造方法和系统。

Description

半导体器件及其制造方法和系统
技术领域
本发明的实施例涉及半导体器件及其制造方法和系统。
背景技术
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是利用称为布局图的平面图。布局图是在设计规则的上下文中生成的。一组设计规则对布局图中的相应图案的布置施加了约束，例如地理/空间约束、连接性约束等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间距和其他相互作用有关的设计规则的子集，其中，图案表示金属化层中的导体。
通常，一组设计规则特定于工艺节点，通过该工艺节点将基于所得的布局图来制造半导体器件。设计规则集补偿了相应工艺节点的可变性。这种补偿增加了由布局图产生的实际半导体器件将成为虚拟器件的可接受的对应物的可能性，其中布局图基于该虚拟器件。
发明内容
本发明的实施例提供了一种制造半导体器件的方法，方法包括：对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)的布局图，第二金属化层级位于第一金属化层级上方，生成布局图，包括：生成单元，单元表示半导体器件中电路的至少一部分的，单元至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸；和其中，生成单元包括：基于布局图中单元的选定位置，选择第二轨道中的一个；在第二金属化层级中生成表示电路的输出引脚的第一引脚图案；沿着所选的第二轨道布置第一引脚图案的长轴；在第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案表示电路的相应的输入引脚；和沿着相应的第一轨道中的一个布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。
本发明的另一实施例提供了一种用于制造半导体器件的系统，系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，至少一个存储器、计算机程序代码和至少一个处理器被配置为使得系统执行：对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)的布局图，第二金属化层级位于第一金属化层级之上，生成布局图，包括：生成单元，单元表示半导体器件中电路的至少一部分的，单元至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸；和其中，生成单元包括：基于布局图中单元的选定位置，选择第二轨道中的一个；在第二金属化层级中生成表示电路的输出引脚的第一引脚图案；沿着所选的第二轨道布置第一引脚图案的长轴；在第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案表示电路的相应的输入引脚；和沿着相应的第一轨道中的一个布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。本发明的另一实施例提供了一种半导体器件，包括：第一单元区域，表示电路，第一单元区域包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)，第二金属化层级位于第一金属化层级上方，并且，第一单元区域至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸，第一单元区域包括：第一引脚、第二引脚、第三引脚和第四引脚，位于第一金属化层级中，表示电路的相应的输入；第一引脚、第二引脚、第三引脚和第四引脚的长轴沿着相应的第一轨道中的四个或少于四个对准；和第五引脚，位于第二金属化层级中，表示电路的输出；第五引脚的长轴沿着相应的第二轨道中的一个对准。
附图说明
在附图的图中，以示例而非限制的方式示出了一个或多个实施例，其中，具有相同附图标记的元件始终表示相同的元件。除非另外公开，否则附图未按比例绘制。
图1是根据本公开至少一个实施例的半导体器件的框图。
图2A至图2H和图2I(1)至图2I(3)是根据一些实施例的相应单元的相应布局图。
图3是根据一些实施例的电路图。
图4A至图4B是根据一些实施例的半导体器件的单元区域的相应部分的相应截面图。
图5是根据一些实施例的生成布局图的方法的流程图。
图6A至图6G是根据一些实施例的生成布局图的相应方法的相应流程图。
图7是根据一些实施例的电子设计自动化(EDA)系统的框图。
图8是根据一些实施例的半导体器件制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不是限制性的。可以预期其他的组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
在一些实施例中，一种生成布局图的方法包括：生成具有集中在M_1st层级(例如，M0)中的引脚图案的单元，其中该单元表示半导体器件中的第一电路的至少一部分，该单元至少部分地根据相对于第二金属化层级(例如，M1)的第二轨道(M_2nd轨道)和相对于M_1st层级的第一轨道(M_1st轨道)布置，所述第一轨道在第一方向(例如，水平)上延伸，所述第二轨道在垂直于第一方向的第二方向(例如，垂直)上延伸。生成单元包括：基于所述布局图中所述单元的选定位置，选择M_2nd轨道中的一个；在M_2nd层级中生成表示第一电路的输出引脚的第一引脚图案；沿着所选的M_2nd轨道布置所述第一引脚图案的长轴；在M_1st层级中生成表示第一电路的相应的输入引脚的第二至第四引脚图案；沿着相应的M_1st轨道中的一个布置所述第二至第五引脚图案的长轴。根据另一种方法，生成的单元具有总共五个引脚图案，其中大多数(即，三个)位于M_2nd层级。相比之下，根据一些实施例，生成其中至少大部分的引脚图案集中在M_1st水平的单元，这具有的益处包括以下之中的一个或多个：至少通过减少在M_2nd层级中指定为引脚图案的布线图案的数量来改善路由性，或者至少通过增加可能与M_1st引脚图案建立连接的点/位置(接入点)的数量来提高灵活性。在单元具有五个引脚图案的一些实施例中，四个针脚图案在M_1st层级。
图1是根据本公开至少一个实施例的半导体器件100的框图。
除了其他方面，半导体器件100包括电路宏(以下为宏)102。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除SRAM宏之外的宏。除了其他方面，宏102包括一个或多个单元区域104。每个单元区域104具有集中在第M_1st层级中的引脚。具有得到单元区域104的单元的布局图的示例包括本文公开的布局图。
图2A是根据一些实施例的单元206A的布局图200A。
在一些实施例中，单元206A的功能是布尔逻辑功能。在一些实施例中，单元206A的功能是与-或-非(AOI)(参见图2I(1)至图2I(3))。在一些实施例中，单元206A的功能是或-与-非(OAI)。在一些实施例中，单元206A的功能是除AOI或OAI以外的布尔逻辑功能。在一些实施例中，单元206A的功能是存储功能。基于包括布局图200A的较大布局图制造的半导体器件的示例是图1的半导体器件100，其中一个或多个单元区域104对应于单元206A。
单元206A相对于假想的第一栅格和假想的第二栅格布置。第一栅格包括基本在第一方向上延伸的布线轨道205H(1)、205H(2)、205H(3)、205H(4)和205H(5)。在一些实施例中，第一方向是水平方向。在一些实施例中，第一方向是X轴。第二栅格包括基本在基本垂直于第一方向的第二方向上延伸的布线轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(5)和205V(7)。在一些实施例中，第二方向是垂直方向。在一些实施例中，第二方向是Y轴。单元206A具有边缘208，边缘208包括分别在顶部、右侧、底部和左侧上的侧边界。轨道205H(1)至轨道205H(5)具有相对于Y轴的第一节距，轨道205V(1)至轨道205V(7)具有相对于X轴的第二节距，其中第一节距和第二节距由相应的半导体工艺技术节点的规模和设计规则确定。
单元206A包括矩形布线图案214、216A(1)、218A(1)、218A(2)、220A(1)、220A(2)、222A(1)、224A(1)、224A(2)和215，其长轴基本平行于X轴延伸。布线图案216A(1)、218A(1)、218A(2)、220A(1)、220A(2)、222A(1)、224A(1)和224A(2)的长轴基本与相应的轨道205H(1)、205H(2)、205H(3)、205H(4)对准。更具体地，布线图案216(1)的长轴基本与轨道205H(1)对准。相应的布线图案218A(1)和218A(2)的长轴基本与轨道205H(2)对准。相应的布线图案220A(1)和220A(2)的长轴基本与轨道205H(3)对准。布线图案222A(1)的长轴基本与轨道205H(4)对准。每个相应的布线图案224A(1)和224A(2)的长轴基本与轨道205H(5)对准。
单元206A还包括矩形布线图案228A和通孔图案226的两个实例。布线图案228A的长轴基本平行于Y轴延伸。更具体地，布线图案228A的长轴与轨道205V(5)基本对准。通孔图案226的两个实例位于轨道205V(5)与相应的轨道205H(2)和205H(4)的相交处。
在基于包括布局图200A的较大布局图制造的半导体器件中，布线图案214、216A(1)、218A(1)、218A(2)、220A(1)、220A(2)、222A(1)、224A(1)、224A(2)和215对应于包括在第一金属化M_1st层中的导体。在基于包括布局图200A的较大布局图制造的半导体器件中，布线图案228A对应于包括在第二金属化M_2nd层中的导体。在基于包括布局图200A的较大布局图制造的半导体器件中，通孔图案226对应于M_1st层和M_2nd层之间的第一互连结构层级(第一互连层级)V_1st中的通孔结构。在一些实施例中，取决于制造这种半导体器件所依据的相应工艺节点的编号约定，第一(1st)金属化层M_1st是金属化层零(M0)或金属化层1(M1)，并且相应地第一互连层V_1st是VIA0或VIA1。在图2A至图2H和图2I(1)至图2I(3)中，M_1st被假定为M0，V_1st被假定为VIA0，使得VIA0层级中的通孔图案226被称为V0图案226。在一些实施例中，M0是位于晶体管层(参见下文讨论的图4A至图4B)上方的第一金属化层，晶体管形成在晶体管层中。
假定基于包括布局图200A的较大布局图制造的半导体器件的工艺节点使用多重图案化光刻，例如，双重图案化。因此，如图2A显示布线图案214、218A(1)、218A(2)、222A(1)、224A(1)和215，如图2A显示布线图案216A(1)、220A(1)、220A(2)、224A(1)和224A(2)。
进一步继续图2A的示例，相对于水平方向，M1布线图案228A与M0布线图案220A(2)的端部部分地重叠，并且与M0布线图案216A(1)、218A(2)、222A(1)和224A(2)的相应部分完全地重叠。在一些实施例中，通过M1层中的给定布线图案(在下文中，给定的M1图案)与M0层中相应的给定布线图案(在下文中，给定的M0图案)完全重叠(相对于水平方向)，给定的M0图案的延伸量加上超出给定的M1图案的第一侧和第二侧中的每一个的预定距离，视为在给定的M0图案与相应的给定的M1图案之间建立基于通孔的连接的足够的重叠量。因此，此处，假定M0布线图案220A(2)与M1布线图案228A的部分重叠不足以在其间插入通孔图案。然而，如果需要的话，还假定M0布线图案216A(1)、218A(2)、222A(1)和224A(2)的相应部分的完全重叠对于在它们之间建立相应的基于通孔的连接的目的是足够的。在图2A的示例中，还假定在M1布线图案208A与相应的M0布线图案218A(2)和224A(2)之间建立基于通孔的连接。
在一些实施例中，单元206A包括相应的晶体管层(未示出)中的图案。在一些实施例中，单元206A的晶体管层级包括相应的子层级(未示出)。子层级包括与电路组件(例如，晶体管)相对应的组件图案(未示出)，该组件图案将由包括布局图200A的较大布局图产生。
在一些实施例中，单元206A的晶体管层级被指定用于CMOS配置，使得基于包括单元206A的布局图制造的半导体器件将是CMOS器件。在指定用于CMOS配置的情况下，单元206A被组织成指定用于PMOS配置的第一区域(未示出)以及指定用于NMOS配置的第二区域(未示出)。在例如2014年7月22日授权的美国专利第8,786,019中可以找到关于CMOS配置和相应的制造细节，其全部内容通过引用结合于此。在一些实施例中，单元206A的晶体管层级被指定用于PMOS配置而不是用于CMOS配置。在一些实施例中，单元206A的晶体管层级被指定用于NMOS配置而不是用于CMOS配置。
在图2A中，布线图案214和215是电源网格(PG)图案，PG图案表示已基于布局图200A制造的半导体器件的较长的相应电源网格线的一部分。在一些实施例中，将PG图案214指定为第一参考电压，并将PG图案215指定为第二参考电压。在一些实施例中，第一参考电压是VDD、第二参考电压是VSS。
作为示例，在图2A中，为了(至少部分地)实现单元206A表示的功能，假定布线图案216A(1)和224A(1)中的每一个都应该是单元内布线图案，并且分别标记为I1和I2。在一些实施例中，单元内布线图案216A(1)和224A(1)表示基于包括布局图200A的较大布局图制造的半导体器件的相应单元区域中的导体。在一些实施例中，单元内布线图案表示基于包括布局图200A的较大布局图制造的半导体器件的相应单元区域中的单元内导体，其中，单元内导体承载在相应单元区域的功能内部的信号。单元内导体不同于引脚。引脚是一种承载相应单元区域功能的输入/输出(I/O)信号的导体。
更特别地，关于图2A的示例，由于没有相反的原因(例如，路由冲突)，第一设计规则将单元内布线图案(例如，图案216A(1))的默认长度设置为水平方向上的最大单元内长度，因此基于相应的布局图(例如，布局图200A)制造的半导体器件表现出相应增加的结构密度。例如，因为增加的结构密度减小了表面形貌的不规则性，所以可以更快地使这种半导体器件平面化。在一些实施例中，最大长度(LMAX)基本等于单元的宽度(LW)与相对于单元的左/右侧边界的最小边界偏移量(LOFF)的两倍的差，使得LMAX≈LW-2*LOFF。最小边界偏移量LOFF由相应的半导体工艺技术节点的设计规则和规模确定。
继续图2A的示例，为了(至少部分地)实现单元206A表示的功能，假定M0布线图案218A(1)、220A(1)、220A(2)和222A(1)表示相应的输入B2、B1、A2和A1，并且M1布线图案228A表示输出ZN。这样，M0布线图案218A(1)、220A(1)、220A(2)和222A(1)是输入引脚图案，而M1布线图案228A是输出引脚图案，输入引脚图案和输出引脚图案表示在已基于包括布局图200A的较大布局图制造的半导体器件的相应单元区域中的相应的输入引脚和输出引脚。同样，引脚是一种导体承载相应单元区域功能的输入/输出(I/O)信号的导体。如上所述，引脚不同于单元内导体。因此，益处是单元206A表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206A具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)。单元206A的另一个益处是，M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)基本沿着三个或更少的相应M0轨道(即轨道205H(2)、205H(3)和205H(4))布置。
引脚图案218A(1)、220A(1)、222A(1)以及单元内布线图案224A(1)在水平方向上朝向单元206A的左侧边界延伸。单元206A的左侧边界与引脚图案218A(1)、220A(1)、222A(1)以及单元内布线图案224A(1)的相应端部之间的间隙表示相对于单元的左侧/右侧边界的最小边界偏移(LOFF)。在一些实施例中，引脚图案218A(1)、220A(1)、222A(1)中的一个或多个延伸跨越单元206A的左侧边界。引脚图案220A(2)和222A(1)以及M0布线图案218A(2)和224A(2)在水平方向上朝向单元206A的右侧边界延伸。单元206A的右侧边界与引脚图案220A(2)和222A(1)以及M0布线图案218A(2)和224A(2)的相应端部之间的间隙表示相对于单元的左侧/右侧边界的最小边界偏移(LOFF)。在一些实施例中，引脚图案220A(2)和222A(1)中的一个或多个延伸跨越单元206A的右侧边界。
在一些实施例中，如果两个布线图案基本与相同的轨道对准，则认为这两个布线图案基本是共轨的。在存在基本共轨的布线图案的情况下，与单元相关联的工艺节点的第二设计规则在基本上共轨的对准的布线图案两端之间施加(相对于X轴)最小间隙(端到端间隙)。在布局图200A中，基本共轨的对准的布线图案的示例包括：基本与轨道205H(2)对准的引脚图案218A(1)和布线图案218A(2)、基本与轨道205H(3)对准的引脚图案220A(1)和引脚图案220A(2)、基本与轨道205H(5)对准的布线图案224A(1)和224A(2)。对于基本共轨的引脚图案218A(1)和布线图案218A(2)，它们之间的间隙位于轨道205H(2)和205V(4)的相交处。对于基本共轨的引脚图案220A(1)和引脚图案220A(2)，它们之间的间隙位于轨道205H(3)与轨道205V(4)和205V(5)的相交之间。对于基本共轨的布线图案224A(1)和224A(2)，它们之间的间隙位于轨道205H(5)与轨道205V(3)和205V(4)的交点之间。最小间隙端到端间隙由相应的半导体工艺技术节点的设计规则和规模确定。
继续图2A的示例，进一步假定：M0引脚图案218A(1)、220A(1)或220A(2)均不具有上覆的M1路由冲突；并且，在M1引脚图案228A与之基本对准的轨道205V(5)处，M0引脚图案222A(1)具有一个上覆的M1路由冲突。相对于X轴，在沿着M0引脚图案的给定位置处，如果不存在上覆的M1路由冲突，则存在在给定位置处接入M0引脚图案的可能性。因此，给定位置称为接入点。布局图200A示出了在以下相交处的接入点：引脚图案218A(1)与轨道205V(1)、205V(2)和205V(3)相交处的三个接入点；引脚图案220A(1)与轨道205V(1)、205V(2)、205V(3)和205V(4)相交处的四个接入点；引脚图案220A(2)与轨道205V(6)和205V(7)相交处的两个接入点；引脚图案222A(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(6)和205V(7)相交处的六个接入点。
单元206A由于在M0层级中集中了至少大部分的引脚图案，因此在M0层级中显示了更多的接入点。因此，单元206A的另一益处是由于M0层级中的接入点数量增加而产生的改进的灵活性。通过将增加的接入点数量保持在M0层级，直到选择了用于单元206A的功能为止，相应地保持了单元206A的提高的灵活性。在选择了用于单元206A的功能之后，对于M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)中的每一个，根据所选功能，相应的一个接入点被选择为与上覆的金属化层级(例如M1层级)的基于通孔的连接。
现在考虑被称为“堆叠2AP图案”情况的情况。在布局图200A中，相对于X轴，引脚图案220A(2)具有足以仅容纳两个接入点(即，在与相应的轨道205V(6)和205V(7)的相交处)的长度，使得引脚图案220A(2)也被称为两个接入点(2AP)图案。回想一下，引脚图案220A(2)的两个接入点位于引脚图案220A(2)和相应的轨道205V(6)和205V(7)的相交处，如果另一个2AP布线图案与轨道205H(2)或205H(4)中的一个基本对准，使另一个2AP布线图案的两个接入点也位于相应的轨道205V(6)和205V(7)的相交处，则将出现称为“堆叠2AP图案”情况的情况。在这种情况下，如果将引脚图案220A(2)的一个接入点用于与基本与例如轨道205V(7)对准的相应M1布线图案的基于通孔的连接，则在轨道205V(7)的相交处的另一个2AP图案中的接入点将不再可用于与M1布线图案的可能连接，然而，在轨道205V(6)的相交处的另一个2AP图案中的接入点仍然是可用于与M1布线图案的可能连接。
在与轨道205V(7)基本对准的M1布线图案是M1 PG图案的情况下，堆叠2AP图案情况变成堆叠2AP图案问题。相对于X轴，PG图案比路由图案宽。根据第三设计规则，如果M1 PG图案与M1轨道(例如，轨道205V(7))基本对准，则在左相邻M1轨道或右相邻M1轨道中不允许有M1导电图案，因为不这样的话M1导电图案将与M1 PG图案(相对于X轴)分开小于允许的分隔距离。最小分隔距离由相应的半导体工艺技术节点的设计规则和规模确定。因为第三设计规则阻止了与轨道205V(6)相交处的其他2AP图案的接入点之间的基于通孔的连接，并且由于与轨道205V(7)相交处的接入点不可用(由于PG图案基本与轨道205V(7)对准)，所以其他2AP图案无法与M1布线图案进行任何基于通孔的连接，这是一个问题，因为无法对M1布线图案进行基于通孔的连接。
关于单元206A，另一个益处是M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)的布置避免了堆叠2AP图案情况(如上所述)。这样，另一益处是单元206A中的M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)的布置，从而防止了堆叠2AP图案问题(如上所述)。
图2B是根据一些实施例的单元206B的布局图200B。
布局图200B类似于布局图200A。图2B遵循与图2A类似的编号惯例。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2B中的图案216B(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___B(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2B和图2A之间的差异上，而不是相似性上。
对于图2B的示例，为了(至少部分地)实现单元206B表示的功能，假定：M0布线图案218B(2)、220B(1)、220B(2)和222B(1)表示相应的输入B2、A2、B1和A1；M1布线图案228B表示输出ZN；布线图案216B(1)和224B(2)是分别标记为I1和I2的单元内布线图案。与图2A的单元206A相比，单元206B包括额外的M1路由轨道，即205V(8)。
在布局图200B中，M1布线图案228B的长轴与图2A中的轨道205V(4)基本对准，而M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(4)与相应的轨道205H(2)和205H(4)的相交处。
对于基本共轨的布线图案218B(1)和引脚图案218B(2)，它们之间的间隙位于轨道205H(2)与轨道205V(5)和205V(6)的相交处之间。对于基本共轨的引脚图案220B(1)和引脚图案220B(2)，它们之间的间隙位于轨道205H(3)与轨道205V(3)和205V(4)的相交处之间。对于基本共轨的布线图案224B(1)和224B(2)，它们之间的间隙位于轨道205H(5)与轨道205V(5)和205V(6)的相交处之间。
在图2B中，益处是单元206B表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206B具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218B(2)、220B(1)、220B(2)和222B(1)。单元206B的另一个益处是，M0引脚图案218B(2)、220B(1)、220B(2)和222B(1)基本沿着三个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)和205H(4)。单元206B的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过在M0层级中保持数量增加的接入点直到选择了用于单元206B的功能为止，相应地保留了单元206B的提高的灵活性。
关于单元206B，另一个益处是，M0引脚图案218B(2)、220B(1)、220B(2)和222B(1)的布置避免了堆叠2AP图案的情况(如上所述)。这样，另一益处是单元206B中的M0引脚图案218B(2)、220B(1)、220B(2)和222B(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2C是根据一些实施例的单元206C的布局图200C。
布局图200C类似于布局图200A。图2C遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2C中的图案216C(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___C(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2C和图2A之间的差异上，而不是相似性上。
对于图2C的示例，为了(至少部分地)实现单元206C所表示的功能，假定：M0布线图案218C(2)、220C(1)、220C(2)和222C(1)表示相应的输入B2、A2、B1和A1；M1布线图案228C表示输出ZN；布线图案216C(1)和224C(2)是分别标记为I1和I2的单元内布线图案。
在布局图200C中，M1布线图案228C的长轴与图2A的轨道205V(4)基本对准，而M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(4)与相应的轨道205H(2)和205H(4)的相交处。
对于基本共轨的布线图案218C(1)和引脚图案218C(2)，它们之间的间隙位于轨道205H(2)与轨道205V(4)和205V(5)的相交处之间。对于基本共轨的引脚图案220C(1)和引脚图案220C(2)，它们之间的间隙位于轨道205H(3)与轨道205V(3)和205V(4)的相交处之间。对于基本共轨的布线图案224C(1)和224C(2)，它们之间的间隙位于轨道205H(5)与轨道205V(4)和205V(5)的相交处之间。
在图2C中，益处是单元206C表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206C具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218C(2)、220C(1)、220C(2)和222C(1)。单元206C的另一个益处是，M0引脚图案218C(2)、220C(1)、220C(2)和222C(1)基本沿着三个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)和205H(4)。单元206C的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过在M0层级中保持数量增加的接入点，直到选择了用于单元206C的功能为止，相应地保留了单元206C的提高的灵活性。
关于单元206C，另一个益处是，M0引脚图案218C(2)、220C(1)、220C(2)和222C(1)的布置避免了堆叠2AP图案的情况(如上所述)。这样，另一个益处是，单元206C中的M0引脚图案218C(2)、220C(1)、220C(2)和222C(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2D是根据一些实施例的单元206D的布局图200D。
布局图200D类似于布局图200A。图2D遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2D中的图案216D(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___D(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2D和图2A之间的差异上，而不是相似性上。
对于图2D的例子，为了(至少部分地)实现单元206D所表示的功能，假定：M0布线图案218D(1)、220D(1)、220D(2)和222D(1)表示相应的输入B2、B1、A2和A1；M1布线图案228D表示输出ZN；布线图案216D(1)和布线图案216D(1)是分别标记为I1和I2的单元内布线图案。与图2A的单元206A相比，单元206D包括额外的M1布线轨道，即205V(8)。
在布局图200D中，M1布线图案228D的长轴与轨道205V(5)基本对准，这与图2A的相同，其中M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(5)与相应的轨道205H(2)和205H(4)的相交处。
对于基本共轨的引脚图案218D(1)和布线图案218D(2)，它们之间的间隙位于轨道205H(2)与轨道205V(3)和205V(4)的相交处之间。对于基本共轨的引脚图案220D(1)和引脚图案220D(2)，它们之间的间隙位于轨道205H(3)与轨道205V(5)和205V(6)的相交处之间。对于基本共轨的布线图案224D(1)和224D(2)，它们之间的间隙位于轨道205H(5)与轨道205V(3)和205V(4)的相交处之间。
在图2D中，益处是单元206D表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206D具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218D(1)、220D(1)、220D(2)和222D(1)。单元206D的另一个益处是，M0引脚图案218D(1)、220D(1)、220D(2)和222D(1)基本沿着三个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)和205H(4)。单元206D的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过在M0层级中保持数量增加的接入点，直到选择了用于单元206D的功能为止，相应地保留了单元206C的提高的灵活性。
关于单元206D，另一个益处是，M0引脚图案218D(1)、220D(1)、220D(2)和222D(1)的布置避免了堆叠2AP图案情况(如上所述)。这样，另一益处是单元206D中的M0引脚图案218D(1)、220D(1)、220D(2)和222D(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2E是根据一些实施例的单元206E的布局图200E。
布局图200E类似于布局图200A。图2E遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2E中的图案216E(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___E(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2E和图2A之间的差异上，而不是相似性上。
对于图2E的示例，为了(至少部分地)实现单元206E表示的功能，假定：M0布线图案218E(1)、220E(1)、222E(1)和224E(1)表示相应的输入B1、A1、A2和B2；M1布线图案228E表示输出ZN；布线图案216E(1)是标记为I1的单元内布线图案。
在布局图200E中，M1布线图案228E的长轴与图2A中的轨道205V(7)基本对准，而M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(7)与对应的轨道205H(2)和205H(5)的相交处。
对于基本共轨的引脚图案218E(1)和布线图案218E(2)，它们之间的间隙位于轨道205H(2)与轨道205V(4)和205V(5)的相交处之间。对于基本共轨的引脚图案224E(1)和布线图案224E(2)，它们之间的间隙位于轨道205H(5)与轨道205V(3)和205V(4)的相交处之间。
在图2E中，益处是单元206E表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206E具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218E(1)、220E(1)、222E(1)和224E(1)。单元206E的另一个益处是，M0引脚图案218E(1)、220E(1)、222E(1)和224E(1)基本沿着四个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)、205H(4)和205H(5)。单元206E的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过将增加的接入点数量保持在M0层级，直到选择了用于单元206E的功能为止，相应地保留了单元206E的提高的灵活性。
关于单元206E，另一个益处是M0引脚图案218E(1)、220E(1)、222E(1)和224E(1)的布置避免了堆叠2AP图案情况(如上所述)。这样，另一个益处是单元206E中的M0引脚图案218E(1)、220E(1)、222E(1)和224E(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2F是根据一些实施例的单元206F的布局图200F。
布局图200F类似于布局图200A。图2F遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2F中的图案216F(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___F(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2F和图2A之间的差异上，而不是相似性上。
对于图2F的示例，为了(至少部分地)实现单元206F表示的功能，假定：M0布线图案218F(2)、220F(1)、222F(1)和224F(2)表示相应的输入B1、A1、A2和B2；M1布线图案228F表示输出ZN；布线图案216F(1)是标记为I1的单元内布线图案。与图2A的单元206A相比，单元206F包括额外的M1布线轨道，即205V(8)。
在布局图200F中，M1布线图案228F的长轴与图2A的轨道205V(2)基本对准，而M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(7)与对应的轨道205H(2)和205H(5)的相交处。
对于基本共轨的布线图案218F(1)和引脚图案218F(2)，它们之间的间隙位于轨道205H(2)与轨道205V(3)和205V(4)的相交处之间。对于基本共轨的布线图案224F(1)和引脚图案224F(2)，它们之间的间隙位于轨道205H(5)与轨道205V(5)和205V(6)的相交处之间。
在图2F中，益处是单元206F表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206F具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218F(2)、220F(1)、222F(1)和224F(2)。单元206F的另一个益处是，M0引脚图案218F(2)、220F(1)、222F(1)和224F(2)基本沿着四个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)、205H(4)和205H(5)。单元206F的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过将增加的接入点数量保持在M0层级，直到选择了用于单元206F的功能为止，相应地保留了单元206F的提高的灵活性。
关于单元206F，另一个益处是，M0引脚图案218F(2)、220F(1)、222F(1)和224F(2)的布置避免了堆叠2AP图案的情况(如上所述)。这样，另一个益处是，单元206F中的M0引脚图案218F(2)、220F(1)、222F(1)和224F(2)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2G是根据一些实施例的单元206G的布局图200G。
布局图200G类似于布局图200A。图2G遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2G中的图案216G(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___G(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2G和图2A之间的差异上，而不是相似性上。
对于图2G的示例，为了(至少部分地)实现单元206G表示的功能，假定：M0布线图案218G(1)、220G(1)、222G(1)和224G(1)表示相应的输入B1、A1、A2和B2；M1布线图案228G表示输出ZN；布线图案216G(1)是标记为I1的单元内布线图案。
在布局图200G中，M1布线图案228G的长轴与图2A的轨道205V(7)基本对准，而M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(6)与相应的轨道205H(2)和205H(5)的相交处。
对于基本共轨的引脚图案218G(1)和布线图案218G(2)，它们之间的间隙位于轨道205H(2)与轨道205V(4)和205V(5)的相交处之间。对于基本共轨的引脚图案224G(1)和布线图案224G(2)，它们之间的间隙位于轨道205H(5)与轨道205V(3)和205V(4)的相交处之间。
在图2G中，益处是单元206G表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206G具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218G(1)、220G(1)、222G(1)和224G(1)。单元206G的另一个益处是，M0引脚图案218G(1)、220G(1)、222G(1)和224G(1)基本沿着四个或更少的M0轨道布置，即轨道205H(2)、205H(3)、205H(4)和205H(5)。单元206G的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过将增加的接入点数量保持在M0层级直到选择了用于单元206G的功能为止，相应地保留了单元206G的提高的灵活性。
关于单元206G，另一个益处是，M0引脚图案218G(1)、220G(1)、222G(1)和224G(1)的布置避免了堆叠2AP图案的情况(如上所述)。这样，另一个益处是单元206G中M0引脚图案218G(1)、220G(1)、222G(1)和224G(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图2H是根据一些实施例的单元206H的布局图200H。
布局图200H类似于布局图200A。图2H遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2H中的图案216H(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___H(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2H和图2A之间的差异上，而不是相似性上。
对于图2H的示例，为了(至少部分地)实现单元206H表示的功能，假定：M0布线图案218H(1)、220H(1)、222H(1)和224H(1)表示相应的输入B1、A1、A2和B2；M1布线图案228H表示输出ZN；布线图案216H(1)是标记为I1的单元内布线图案。与图2A的单元206A相比，单元206F包括额外的M1布线轨道，即205V(8)。
在布局图200H中，Ml布线图案228H的长轴基本与图2A的轨道205V(7)对准，而Ml布线图案228A的长轴基本与轨道205V(5)对准。V0图案226的两个实例位于轨道205V(7)与相应的轨道205H(2)和205H(5)的相交处。
对于基本共轨的引脚图案218H(1)和布线图案218H(2)，它们之间的间隙位于轨道205H(2)与轨道205V(5)和205V(6)的相交处之间。对于基本共轨的引脚图案224H(1)和布线图案224H(2)，它们之间的间隙位于轨道205H(5)与轨道205V(3)和205V(4)的相交处之间。
在图2H中，益处是单元206H表示其中至少大多数引脚图案集中在M0层级的单元。更具体地，单元206H具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218H(1)、220H(1)、222H(1)和224H(1)。单元206H的另一个益处是M0引脚图案218H(1)、220H(1)、222H(1)和224H(1)基本沿着四个或更少的M0轨道布置，即轨道205H(2)、205H(3)、205H(4)和205H(5)。单元206H的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过将增加的接入点数量保持在M0层级，直到选择了用于单元206H的功能为止，相应地保留了单元206H的提高的灵活性。
关于单元206H，另一个益处是M0引脚图案218H(1)、220H(1)、222H(1)和224H(1)的布置避免了堆叠2AP图案情况(如上所述)。这样，另一益处是单元206H中的M0引脚图案218H(1)、220H(1)、222H(1)和224H(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
根据一些实施例，图2I(1)、2I(2)和2I(3)是相应的单元206I(1)、206I(2)和206I(3)的相应的布局图200I(1)、200I(2)和200I(3)。
布局图200I(1)、200I(2)和200I(3)类似于布局图200A。图2I(1)、图2I(2)和图2I(3)遵循与图2A类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定使用字母字符。例如，图2I(3)中的图案216I(1)与图2A中的图案216A(1)均为布线图案，相似之处反映在共同根216_和共同括号____(1)中，而差异反映在字母字符___I(_)和___A(_)中。为了简洁起见，讨论将更多地集中在图2I(1)至图2I(3)和图2A之间的差异上，而不是相似性上。
图2I(1)是图2I(2)和图2I(3)的组合。更具体地，如果图2A(3)的单元206I(3)将被布置在图2I(2)的单元206I(2)上方，结果将是图2I(1)的单元206I(1)。换言之，与图2I(2)和图2I(3)相应的单元206I(2)和206I(3)中的每一个都被覆盖。图2I(2)和2I(3)是图2I(1)的单元206I(1)的简化。
在图2I(1)至图2I(3)中，作为示例，单元206I(1)至单元206I(3)表示的功能是与-或-非(AOI)，更具体地是AOI22。对于图2I的示例，为了(至少部分地)实现单元206I(1)至单元206I(3)表示的功能，即AOI22，假定：M0布线图案218I(1)、218I(2)、220I(1)、220I(2)和222I(1)表示相应的输入B2、B1、A2和A1；M1布线图案228I表示输出ZN；布线图案216I(1)和布线图案224I(1)是分别标记为I1和I2的单元内布线图案。与图2A的单元206A相比，单元206I(1)至单元206I(3)包括额外的M1布线轨道，即205V(8)和205V(9)。
在布局图200I中，M1布线图案228I的长轴与图2A的轨道205V(9)基本对准，M1布线图案228A的长轴与轨道205V(5)基本对准。V0图案226的两个实例位于轨道205V(7)与相应的轨道205H(2)和205H(5)的相交处。
在图2I(2)中，单元206I(2)包括：矩形鳍图案234(1)至鳍图案234(2)；以及矩形漏/源极上(MD)图案234(1)-234(10)。鳍图案230(1)至鳍图案230(2)的长轴基本平行于X轴延伸。相对于Y轴，鳍图案230(1)与轨道205H(1)重叠，并且鳍图案230(2)与轨道205H(5)重叠。MD图案234(1)至MD图案234(10)的长轴基本平行于Y轴延伸。MD图案234(1)、234(2)、234(3)、234(4)和234(5)的长轴与相应的轨道205V(2)、205V(4)、205V(6)、205V(8)和205V(10)基本对准。MD图案234(1)、234(2)、234(3)、234(4)和234(5)与鳍图案230(1)的相应部分重叠。MD图案234(6)、234(7)、234(8)、234(9)和234(10)的长轴与相应的轨道205V(2)、205V(4)、205V(6)、205V(8)和205V(10)基本对准。MD图案234(6)、234(7)、234(8)、234(9)和234(10)与鳍图案230(2)的相应部分重叠。MD图案234(1)至MD图案234(10)表示基于布局图200I(1)至布局图200I(3)的半导体器件的金属化层M0中的相应导电段。
在图2I(2)中，鳍图案230(1)至鳍图案230(2)表示基于布局图200I(1)至布局图200I(3)的半导体器件中的对应的NMOS鳍和PMOS鳍或对应的PMOS鳍和NMOS鳍。因此，鳍图案230(1)至鳍图案230(2)被指定用于相应的NMOS finFET和PMOS finFET配置，或相应的PMOSfinFET和NMOS finFET配置。在一些实施例中，图案230(1)至图案230(2)表示在基于布局图200I(1)至布局图200I(3)的半导体器件的平面晶体管配置中，具有相应的NMOS和PMOS或对相应的PMOS和NMOS。在一些实施例中，鳍图案230(1)至鳍图案230(2)被指定用于纳米线配置。在一些实施例中，鳍图案230(1)至鳍图案230(2)被指定用于纳米片配置。在一些实施例中，鳍图案230(1)至鳍图案230(2)被指定用于全环栅(GAA)配置。在一些实施例中，除了图2I(1)至图2I(2)中所示的数量之外，其他数量的鳍图案也可以包括在相应的单元206I(1)至单元206I(2)中。
单元206I(2)还包括矩形栅极图案232(1)至栅极图案232(6)；矩形切割图案236(1)至切割图案236(4)。栅极图案232(1)至栅极图案232(6)的长轴与相应的轨道205V(1)、205V(3)、205V(5)、205V(7)、205V(9)和205V(11)基本对准。相对于X轴，栅极图案232(1)至栅极图案232(6)彼此分开均匀的距离。在一些实施例中，均匀的距离表示相应的半导体工艺技术节点的一个接触的多晶硅节距(CPP)。
切割图案236(1)、236(2)、236(3)和236(2)的长轴基本平行于X轴延伸。通常，在主图案位于给定的切割图案下面使得该主图案的一部分与给定的切割图案重叠的情况下，该给定的切割图案用于指示该主图案的重叠部分因此将在相应的半导体器件的制造期间被去除。切割图案236(1)、236(2)、236(3)和236(2)是与栅极图案232(1)、232(2)、232(3)、232(4)、232(5)和232(6)相应的栅极切割图案。具体地，相对于Y轴，切割图案236(1)覆盖在栅极图案232(2)、232(3)、232(4)和232(5)相应的上部上。切割图案236(2)覆盖在栅极图案232(1)的中间部分上。切割图案236(3)覆盖在栅极图案232(6)的中间部分上。切割图案236(4)覆盖在栅极图案232(2)、232(3)、232(4)和232(5)相应的下部上。
在图2I(2)中，除了M0图案214、215、216I(1)、218I(1)、218I(2)、220I(1)、220I(2)、222I(1)、224I(1)和224I(2)、V0图案226以及M1图案228I外，单元206I(3)进一步包括VD图案238的实例和VG图案240的实例。VD图案238的实例表示基于布局图200I(1)至布局图200I(3)的半导体器件的晶体管层中的相应VD结构。VD结构(参见图4B)将晶体管的漏极/源极结构电耦合到相应的M0导电段。VG图案240的实例表示基于200I(1)至布局图200I(3)的半导体器件的晶体管层中的相应VG结构。VG结构(参见图4B)将晶体管的栅极结构电耦合到相应的M0导电段。
暂时假定尚未为单元206I(1)至单元206I(3)选择功能AOI22，布局图200I(3)示出以下相交处的接入点：引脚图形218I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处位置的五个接入点；引脚图案220I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处的五个接入点；引脚图案220I(2)与轨道205V(7)和205V(8)相交处的两个接入点；引脚图案222A(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(6)、205V(7)、205V(8)和205V(9)相交处的九个接入点。
为单元206I(1)至单元206I(3)选择了功能AOI22之后，布局图200I(3)指示已选择了哪些接入点来帮助实现功能AOI22，通过在所选的接入点处显示VD图案238或VG图案240的实例来实现此目的。更具体地，VG图案240的实例位于与M0引脚图案218I(1)和轨道205V(2)的相交处相对应的接入点，其反映了已选择的接入点。VG图案240的实例位于与M0引脚图案220I(1)和轨道205V(4)的相交处相对应的接入点，其反映了已选择的接入点。VG图案240的实例位于与M0引脚图案220I(2)和轨道205V(8)的相交处相对应的接入点，其反映了已选择的接入点。VG图案240的实例位于与M0引脚图案222I(1)和轨道205V(6)的相交处相对应的接入点，其反映了已选择的接入点。
注意到VD图案238的实例位于M0单元内布线图案216I(1)与相应的轨道205V(2)、205V(5)和205V(9)的相交处。VD图案238的实例位于M0布线图案218(2)与轨道205V(7)的相交处。VD图案238的实例位于M0布线图案224(2)与轨道205V(5)的相交处。
对于基本共轨的引脚图案218I(1)和布线图案218I(2)，它们之间的间隙基本位于轨道205H(2)与轨道205V(6)的相交处。对于基本共轨的引脚图案220I(1)和引脚图案220I(2)，它们之间的间隙基本位于轨道205H(3)与轨道205V(6)的相交处。对于基本共轨的布线图案224I(1)和布线图案224I(2)，它们之间的间隙位于轨道205H(5)与轨道205V(4)的相交处。
在图2I(1)至图2I(3)中，益处是单元206I(1)单元和206I(2)表示其中至少大多数引脚图案集中在M0层级的单元。更特别地，单元206I(1)和206I(2)具有五个引脚图案，其中四个位于M0层级，即M0引脚图案218I(1)、220I(1)、220I(2)和222I(1)。单元206I(1)和单元206I(2)的另一个益处是，M0引脚图案218I(1)、220I(1)、220I(2)和222I(1)基本沿着三个或更少的相应M0轨道布置，即轨道205H(2)、205H(3)和205H(4)。单元206I的另一个益处是由于M0层级接入点数量的增加而提高了灵活性。通过将增加的接入点数量保持在M0层级，直到选择了用于单元206I(1)至单元206I(3)的功能为止，相应地保留了单元206I(1)至单元206(3)的提高的灵活性。
关于单元206I(1)和单元206I(3)，另一个益处是M0引脚图案218I(1)、220I(1)、220I(2)和222I(1)的布置避免了堆叠2AP图案情况(如上所述)。这样，另一个益处是单元206I(1)和单元206I(3)中的M0引脚图案218I(1)、220I(1)、220I(2)和222I(1)的布置从而防止了堆叠2AP图案问题(如上所述)。
图3是根据一些实施例的电路306的电路图。
具体地，电路306是与图2I(1)的单元206I(1)的AOI22功能相对应的AOI22电路。
在图3中，AOI22电路306包括PMOS晶体管P1、P2、P3和P4以及NMOS晶体管N1、N2、N3和N4。晶体管P1和P3耦合在VDD与相应的节点342和节点344之间。节点342和节点344耦合在一起。晶体管P2和P4耦合在相应的节点342和344与相应的节点346和348之间。节点346和338耦合在一起以提供输出ZN。晶体管N1和N3耦合在相应的节点346和348与相应的节点350和352之间。晶体管N2和N4耦合在相应的节点350和352与VSS之间。
在晶体管P1和N3的栅极端子上提供输入信号B1。在晶体管P3和N4的栅极端子上提供输入信号B2。在晶体管P2和N1的栅极端子上提供输入信号A1。在晶体管P4和N2的栅极端子上提供输入信号A2。
图4A至图4B是根据一些实施例的半导体器件的单元区域的相应部分的相应截面407A和407B。
截面407A至截面407B是基于包括较小布局图的较大布局图制造的半导体器件的单元区域的相应部分，较小布局图诸如是本文所公开的布局图，例如图2I(1)的包括单元206I(1)的布局图200I(1)。这样，截面407A至截面407B是图1的半导体器件100的单元区域104的一部分的示例。
截面407A至截面407B遵循与图2I(1)的布局图200I(1)类似的编号约定。尽管相对应，但一些组件也有所不同。为了帮助识别相对应但仍然有所不同的组件，编号约定将4系列编号用于截面407A至截面407B，而布局图200I(1)使用2系列编号。例如，图4A至图4B中的鳍430(1)对应于图2I(1)中的鳍230(1)，相似之处反映在公共根_30(_)和共同括号____(1)中，而差异反映在相应的前导数字4__(_)和2__(_)中。为了简洁起见，讨论将更多地集中在图4A至图4B和图2I(1)之间的差异上，而不是在相似性上。
在图4A至图4B中，每个截面407A-407B包括层441、443、445、447、449、451和453。层443形成在层441上。层445形成在层443上。层447形成在层上445。层449形成在层447上。层451形成在层449上。层453形成在层451上。
层441是衬底层。层443、445和447一起表示其中形成晶体管的晶体管层。层443是有源区域层。层445是MG/栅极层。层447是VD/VG层。
在截面407A-407B中，层449表示已经基于包括较小布局图(例如，图2I(1)的布局图200I(b))的较大布局图制造的半导体器件中的第一金属化层M_1st。为了与布局图200I(1)保持一致，M_1st层是M0。层451表示插入在金属化的层M0 449和层M1 453之间的互连层。
关于图4A中的层443，截面407A包括鳍430(1)。关于图4B中的层443，截面407B包括鳍430(1)和层间电介质(ILD)444。
关于图4A中的层445，截面407A包括MD段434(1)和434(2)以及栅极段432(2)。关于图4B中的层445，截面407B包括MS段434(5)和ILD 446。
关于图4A中的层447，截面407A包括VG结构440和ILD 448。关于图4B中的层447，截面407B包括VD结构438和ILD 448。
关于图4A中的层449，截面407A包括ILD 450。关于图4B中的层449，截面407B包括M0导电段416I(1)和418I(2)以及ILD 450。
关于图4A中的层451，截面407A包括ILD 452。关于图4B中的层451，截面407B包括V0结构426和ILD 452。
关于图4A中的层453，截面407A包括ILD 454。关于图4B中的层453，截面407B包括M1导电段428(1)。
图5是根据一些实施例的生成布局图的方法500的流程图。
根据一些实施例，方法500例如可以使用EDA系统700(下面讨论的图7)和集成电路(IC)制造系统800(下面讨论的图8)来实现。关于方法500，布局图的示例包括相应的图2A至图2H和图2I(1)的布局图200A-200H和布局图200I(1)。可以根据方法500制造的半导体器件的示例包括图1的半导体器件100。
在图5中，方法500包括框502-504。在框502处，生成布局图，该布局图的至少大多数引脚图案集中在M_1st层级，这具有的益处包括以下的一个或多个：至少通过减少在M_2nd层级中被指定为引脚图案的布线图案的数量来提高可布线性，或者至少通过增加可能与M_1st引脚图案建立连接的点/位置(接入点)的数量来提高灵活性。与通过方法500生成的布局相对应的半导体器件的示例包括图1的半导体器件100。下面参照图6A更详细地讨论框502。流程从框502进行到框504。
在方框504中，基于布局图，进行以下至少之一：(A)进行一次或多次光刻曝光；或者(B)制作一个或多个半导体掩模；或者(C)在半导体器件的层中制造一个或多个组件。参见下面图8的讨论。
图6A是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6A的方法示出了根据一个或多个实施例的包括在图5的框502中的附加框。
根据一些实施例，框502可例如使用EDA系统700(下面讨论的图7)来实现。关于框502，根据框502生成的布局图的示例包括布局图200A-200H和200I(1)等。可以基于根据框502生成的布局图来制造的半导体器件的示例包括图1的半导体器件100。以及基于布局图200A-200H和200I(1)的半导体器件等。
在图6A中，框502包括框602。在框602处，生成单元。单元的示例包括相应的图12A和图2I(1)的单元206A-206H和206I(1)。框602包括框620-628。
在框620处，基于布局图中的选定位置，选择一个M_2nd个轨道。所选的M_2nd轨道的示例包括图2A和图2D中的轨道205V(5)、图2B和图2C中的轨道205V(4)、图2E和图2H中的轨道205V(7)、图2F中的轨道205V(2)、图2G中的轨道205V(6)和图2I(1)中的205V(10)。流程从框620进行到框622。
在框622处，基于布局图在M_2nd层级中生成第一引脚图案，该第一引脚图案表示半导体器件中的输出引脚。M_2nd层级中的这样的第一引脚图案的示例包括：相应的图2A至图2H中的M1引脚图案228A-228I。流程从框622进行到框624。在框624处，沿着所选的轨道布置第一引脚图案。流程从框624进行到框626。
在框626处，在第M_1st层级中生成第二引脚图案至第五引脚图案，其表示基于布局图的半导体器件中相应的输入引脚。在M_1st层级中的第二引脚图案至第五引脚图案的示例包括：图2A中的M0引脚图案218A(1)、220A(1)、220A(2)和222A(1)；图2B中的M0引脚图案218B(2)、220B(1)、220B(2)和222B(1)；图2C中的M0引脚图案218C(2)、220C(1)、220C(2)和222C(1)；图2D中的M0引脚图案218D(1)，220D(1)，220D(2)和222D(1)；图2E中的M0引脚图案218E(1)、220E(1)、222E(1)和224E(1)；图2F中的引脚图案218F(2)、220F(1)、222F(1)和224F(2)；图2G中的M0引脚图案218G(1)、220G(1)、222G(1)和224G(1)；图2H中的M0引脚图案218H(1)、220H(1)、222H(1)和224H(1)；图2I(1)中的M0引脚图案218I(1)、220I(1)、220I(2)和222I(1)。流程从框626进行到框628。
在框628处，沿着相应的M_1st轨道布置M_1st层级中的第二图案至第五图案。用于这种布置的M0轨道的示例包括：在图2A至图2D和图2I(3)中使用的M0轨道205H(2)、205H(3)和205H(4)；以及在图2E至图2H中使用的M0轨道205H(2)、205H(3)、205H(4)和205H(5)。
图6B是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6B的方法更详细地示出了根据一个或多个实施例图6A的框628。
在图6B中，框628包括框632。在框632处，第二引脚图案至第五引脚图案中的两个基本共轨对准。基本共轨对准的第二引脚图案至第五引脚图案中的两个的示例包括：图2A中的基本与M0轨道205H(3)对准的M0引脚图案220A(1)和220A(2)；图2B中的基本与M0轨道205H(3)对准的M0引脚图案220B(1)和220B(2)；图2C中的基本与M0轨道205H(3)对准的M0引脚图案220C(1)和220C(2)；图2D中的基本与M0轨道205H(3)对准的M0引脚图案220D(1)和220D(2)；图2I(3)中的基本与M0轨道205H(3)对准的M0引脚图案220I(1)和220I(2)。
图6C是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6C的方法更详细地示出了根据一个或多个实施例图6A的框626。
在图6C中，框626包括框642。在框642处，第二至第五M0引脚图案中的每一个被配置为具有至少两个接入点。被配置为具有至少两个接入点的布局图中的第二至第五M0引脚图案中的每一个的示例包括相应的图2A至图2H和图2I(3)的布局图200A-200H和200I(3)。更具体地，关于图2A的示例，布局图200A包括：引脚图案218A(1)与轨道205V(1)、205V(2)和205V(3)相交处的三个接入点；引脚图案220A(1)与轨道205V(1)、205V(2)、205V(3)和205V(4)相交处的四个接入点；引脚图案220A(2)与轨道205V(6)和205V(7)相交处的两个接入点；引脚图案222A(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(6)和205V(7)相交处的六个接入点。更具体地，关于图2I(3)的示例，布局图200I(3)包括：引脚图案218I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处的五个接入点；引脚图案220I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处的五个接入点；引脚图案220I(2)与轨道205V(7)和205V(8)相交处的两个接入点；引脚图案222A(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(6)、205V(7)、205V(8)
和205V(9)相交处的九个接入点。
在图6C中，框642包括框644。在框644处，第二至第五M0引脚图案中的至少一个被配置为具有至少：3个接入点；或4个接入点；或5个接入点；或6个接入点。配置为具有至少三个接入点的M0引脚图案的示例包括：218A(1)、220B(2)、220C(2)、220D(1)、220F(2)、218H(1)和220I(2)。配置为具有至少四个接入点的M0引脚图案的示例包括：220A(1)、218E(1)和218G(1)。配置为具有至少五个接入点的M0引脚图案的示例包括：222B(1)、222D(1)、220F(1)、222F(1)、220H(1)、222H(1)、218I(1)和220I(2)。配置为具有至少六个接入点的M0引脚图案的示例包括：222A(1)、222C(1)、220E(1)、222E(1)、220G(1)和222G(2)。配置为具有至少九个接入点的M0引脚图案的示例是222I(1)。
图6D是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6D的方法更详细地示出了根据一个或多个实施例图6A的框626。
在图6D中，框626包括框652。在框652处，保持第二至第五M0引脚图案中的每一个的至少两个接入点，直到选择了用于单元的功能为止。在一些实施例中，接入点的保持被理解为是指直到选择了单元的功能之前，没有接入点被选择作为相应的基于通孔的连接的位置。在图2I(3)的布局图200I(3)中找到示出了已经被保持的接入点以及被选择的接入点的示例(参见下面图6E的讨论)。更具体地，暂时(再次)假定尚未为单元206I(1)-206I(3)选择功能AOI22，布局图200I(3)显示以下相交处的接入点：引脚图案218I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处的五个接入点；引脚图案220I(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)和205V(5)相交处的五个接入点；引脚图案220I(2)与轨道205V(7)和205V(8)相交处的两个接入点；引脚图案222A(1)与轨道205V(1)、205V(2)、205V(3)、205V(4)、205V(6)、205V(7)、205V(8)和205V(9)相交处的九个接入点。
图6E是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6E的方法更详细地示出了根据一个或多个实施例图6A的框626。
在图6E中，框626包括框662-664。在框662处，选择单元的功能。为单元选择功能的一个示例是在相应的图2I(1)至图2I(3)中为单元206I(1)-206I(3)选择功能AOI22。。流程从框662进行到框664。
在框664处，对于第二至第五M0引脚图案中的每一个，选择至少两个接入点中的至少一个作为基于通孔的连接的位置。如图2I(3)的布局图200I(3)所示的为基于通孔的连接选择接入的示例，其示出了选择，其通过显示在所选接入点处的VD图案238或VG图案240的实例来指示选择。更具体地，在图2I(3)中，VG图案240的实例位于与M0引脚图案218I(1)和轨道205V(2)的相交处相对应的接入点处，其反映了已被选择的接入点。VG图案240的实例位于与M0引脚图案220I(1)和轨道205V(4)的相交处相对应的接入点，其反映了已选择的接入点。VG图案240的实例位于与M0引脚图案220I(2)和轨道205V(8)的相交处相对应的接入点，其反映了已选择的接入点。VG图案240的实例位于与M0引脚图案222I(1)和轨道205V(6)的相交处相对应的接入点，其反映了已选择的接入点。
图6F是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6F的方法更详细地示出了根据一个或多个实施例图6A的框626。
在图6F中，框626包括框672。在框672处，第二至第五M0引脚图案的长轴沿着第M_1st轨道中的四个或更少相应的轨道布置。沿着四个或更少的M0轨道的第二至第四M0引脚图案的布置的示例包括在相应的图2E至2H的单元206E-206H中的布置。
框672包括框674。在框674处，第二至第五个M0引脚图案的长轴沿着M_1st轨道中的四个或更少相应的轨道布置。沿着三个或更少M0轨道的第二至第四M0引脚图案的布置的示例包括在相应的图2A至图2D和图2I(3)的单元206A-206D和单元206I(3)中的布置。
图6G是根据一些实施例的生成布局图的方法的流程图。
更具体地，图6G的方法更详细地示出了根据一个或多个实施例图6A的框626。
在图6G中，框626包括框682-684。在框682处，布置第二至第五M0引脚图案中的第一2AP图案，以使得第一2AP的两个接入点基本与M_2nd轨道中的两个轨道的第一子集对准。第二至第五M0引脚图案中的第一引脚图案为2AP图案的示例是图2B的引脚图案218B(2)，引脚图案218B(2)的两个接入点基本与相应的M1轨道204V(6)和205V(7)对准。流程从框682进行到框684。
在框684处，布置第二至第五M0引脚图案中的第二2AP图案，使得第二2AP的两个接入点基本对准M_2nd轨道中的两个的第二子集，其中第二子集不同于第一子集。第二至第五M0引脚图案中的第二引脚图案为2AP图案的示例是图2B的引脚图案220B(1)，引脚图案220B(1)的两个接入点基本与相应的M1轨道204V(2)和205V(3)对准。再次说明，根据一个或多个实施例的M0引脚图案的布置(例如，图2B中的布置)的益处是，该布置避免了“堆叠2AP图案”情况(上面讨论)，从而防止了堆叠2AP图案问题(上面讨论)。
图7是根据一些实施例的电子设计自动化(EDA)EDA系统700的框图。
在一些实施例中，EDA系统700包括APR系统。根据一些实施例，本文描述的设计布局图的方法表示根据一个或多个实施例的布线路由布置，例如，可使用EDA系统700来实施。
在一些实施例中，EDA系统700是通用计算设备，包括硬件处理器702和非暂时性计算机可读存储介质704。除其他之外，存储介质704编码有(即存储)计算机程序代码706，其中计算机程序代码706是一组计算机可执行指令。处理器702对计算机程序代码706的执行表示(至少部分地)EDA工具，该工具实现了根据一个或多个相应实施例的本文所述方法的一部分或全部(下文中所述的工艺和/或方法)。
处理器702经由总线708电耦合至计算机可读存储介质704。处理器702也通过总线708电耦合至I/O接口710。网络接口712也经由总线708电耦合至处理器702。网络接口712连接到网络714，以便处理器702和计算机可读存储介质704能够通过网络714连接到外部元件。处理器702配置为执行编码在计算机可读存储介质704中的计算机程序代码706，以使EDA系统700可用于执行所述工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质704包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。
在一个或多个实施例中，存储介质704存储计算机程序代码706，该计算机程序代码706被配置为使EDA系统700(其中这种执行(至少部分地)表示EDA工具)可用于执行所述的部分或全部过程和/或方法。在一个或多个实施例中，存储介质704还存储有助于执行一部分或全部所述工艺和/或方法的信息。在一个或多个实施例中，存储介质704存储标准单元的库707，该标准单元包括与本文公开的单元相对应的这种标准单元。
EDA系统700包括I/O接口710。I/O接口710耦合到外部电路。在一个或多个实施例中，I/O接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。
EDA系统700还包括耦合到处理器702的网络接口712。网络接口712允许EDA系统700与网络714通信，一个或多个其他计算机系统连接到该网络。网络接口712包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个系统700中实现部分或全部所述工艺和/或方法。
EDA系统700被配置为通过I/O接口710接收信息。通过I/O接口710接收的信息包括由处理器702处理的指令、数据，设计规则、标准单元的库和/或其他参数中的一个或多个。信息通过总线708传输到处理器702。EDA系统700配置为通过I/O接口710接收与UI相关的信息。该信息作为用户接口(UI)742存储在计算机可读介质704中。
在一些实施例中，所提到的工艺和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为软件应用程序的插件。在一些实施例中，所提到的工艺和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为EDA系统700所使用的软件应用程序。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS公司获得的或其他合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，这些工艺被实现为存储在非暂时性计算机可读记录介质中的程序的函数。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储或存储单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、存储卡的半导体存储器等。
图8是根据一些实施例的半导体器件(例如，集成电路(IC))，制造系统800以及与其相关联的IC制造流程的框图。
在一些实施例中，基于布局图，例如，根据一个或多个相应实施例等的本文公开的一个或多个布局图，进行以下至少之一(A)一个或多个半导体掩模或(B)使用制造系统800制造半导体集成电路的层中的至少一个组件。
在图8中，IC制造系统800包括在设计、开发和制造周期和/或与制造IC器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和IC制造商/厂商(“fab”)850。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和IC厂商850中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和IC厂商850中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)820生成IC设计布局图822。IC设计布局图822包括为IC器件860设计的各种几何图案。几何图案对应于构成IC器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局图822的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源极和漏极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成IC设计布局图822。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图822可以用GDSII文件格式或DFII文件格式表示。
掩模室830包括数据准备832和掩模制造844。掩模室830使用IC设计布局图822来制造一个或多个掩模845，用于根据IC设计布局图822制造IC器件860的各个层。掩模室830实施掩模数据准备832，其中IC设计布局图822转换为表示性数据文件(“RDF”)。掩模数据准备832将RDF提供给掩模制造844。掩模制造844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。IC设计布局图822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或IC厂商850的要求。在图8中，掩模数据准备832和掩模制造844示出为单独的要素。在一些实施例中，掩模数据准备832和掩模制造844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局图822，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图822以补偿掩模制造844期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(LPC)，LPC模拟将由IC厂商850实施以制造IC器件860的处理。LPC基于IC设计布局图822模拟该处理以创建模拟制造的器件，诸如IC器件860。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图822。
应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图822。另外，在数据准备832期间施加于IC设计布局图822的工艺可以以各种不同的顺序实施。
在掩模数据准备832之后并且在掩模制造844期间，基于修改的IC设计布局图822制造掩模845或掩模845的组。在一些实施例中，基于修改的IC设计布局图822，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)上形成图案。掩模845可以用各种技术形成。在一些实施例中，使用二元技术形成掩模845。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模845的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模845。在掩模845的相移掩模(PSM)版本中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造844生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或用于其他合适的工艺中。
IC厂商850包括晶圆制造852。IC厂商850是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC厂商850是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
IC厂商850使用由掩模室830制造的掩模(或多个掩模)来制造IC器件860。因此，IC厂商850至少间接地使用IC设计布局图822来制造IC器件860。在一些实施例中，半导体晶圆853由IC厂商850使用掩模(或多个掩模)845制造以形成IC器件860。在一些实施例中，IC制造包括至少间接基于IC设计布局图822执行一次或多次光刻曝光。半导体晶圆853包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆853还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278539、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
本领域的普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域普通技术人员将能够影响本文广泛公开的各种变化、等同物的替代以及各种其他实施例。因此，旨在于此授予的保护仅受所附权利要求及其等同物中包含的定义的限制。
在一个实施例中，一种方法(用于生成布局图，该布局图被存储在非暂时性计算机可读介质上)包括：对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)的布局图，第二金属化层级位于第一金属化层级上方，生成布局图，包括：生成单元，单元表示半导体器件中电路的至少一部分，单元至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸；和其中，生成单元包括：基于布局图中单元的选定位置，选择第二轨道中的一个；在第二金属化层级中生成表示电路的输出引脚的第一引脚图案；沿着所选的第二轨道布置第一引脚图案的长轴；在第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案表示电路的相应的输入引脚；和沿着相应的第一轨道中的一个布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的两个共轨对准。
在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个配置为至少具有两个接入点。在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的至少一个配置为具有至少三个接入点；将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的至少一个配置为具有至少四个接入点；将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的至少一个配置为具有至少五个接入点；或者将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的至少一个配置为具有至少六个接入点。在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：保持第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个的至少两个接入点，直到选择了用于电路的功能。在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案包括：选择用于电路的功能；以及对于第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个，基于电路的所选的功能，将至少两个接入点中的一个选择为连接点。在一个实施例中，第二引脚图案和第三引脚图案中的每一个都只具有两个接入点；相对于第一方向，第二引脚图案和第三引脚图案中的每一个都具有足够仅容纳两个接入点的长度；以及生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：相对于第一方向，布置第二引脚图案，以使第二引脚图案的两个接入点与第二轨道中的两个的第一子集对准；和相对于第一方向，布置第三引脚图案，以使第三引脚图案的两个接入点与第二轨道中的两个的第二子集对准，第二轨道的第二子集不同于第二轨道的第一子集。在一个实施例中，布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴包括：沿着相应的第一轨道中的四个或少于四个，在第一金属化层级中布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。
在一个实施例中，布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴还包括：沿着相应的第一轨道中的三个或少于三个，在第一金属化层级中布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。在一个实施例中，还包括：基于布局图，进行以下至少之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个半导体掩模；或者(C)在半导体集成电路的层中制造至少一个组件。
在一个实施例中，一种系统(用于制造半导体器件)包括至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，至少一个存储器、计算机程序代码和至少一个处理器被配置为使得系统执行：对于存储在非暂时性计算机可读介质上并且包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)的布局图，第二金属化层级位于第一金属化层级之上，生成布局图，包括：生成单元，单元表示半导体器件中电路的至少一部分，单元至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸；其中，生成单元包括：基于布局图中单元的选定位置，选择第二轨道中的一个；在第二金属化层级中生成表示电路的输出引脚的第一引脚图案；沿着所选的第二轨道布置第一引脚图案的长轴；在第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案表示电路的相应的输入引脚；和沿着相应的第一轨道中的一个布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。在一个实施例中，还包括以下至少之一：掩模设施，被配置为基于布局图制造一个或多个半导体掩膜；或者制造设施，被配置为基于布局图在半导体集成电路的层中制造至少一个组件。在一个实施例中，生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案包括以下至少之一：将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的两个共轨对准；或者将第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个配置为至少具有两个接入点。在一个实施例中，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个均包括至少两个接入点；以及生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案包括：保持第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个的至少两个接入点，直到选择了用于电路的功能。在一个实施例中，第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个均包括至少两个接入点；以及生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案包括：选择用于电路的功能；以及对于第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案中的每一个，基于电路的所选的功能，将至少两个接入点中的一个选择为连接点。在一个实施例中，第二引脚图案和第三引脚图案中的每一个都只具有两个接入点；相对于第一方向，第二引脚图案和第三引脚图案中的每一个都具有足够仅容纳两个接入点的长度；以及生成第一引脚图案、第二引脚图案、第三引脚图案和第四引脚图案还包括：相对于第一方向，布置第二引脚图案，以使第二引脚图案的两个接入点与第二轨道中的两个的第一子集对准；和相对于第一方向，布置第三引脚图案，以使第三引脚图案的两个接入点与第二轨道中的两个的第二子集对准，第二轨道的第二子集不同于第二轨道的第一子集。在一个实施例中，布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴包括：沿着相应的第一轨道中的三个或少于三个，在第一金属化层级中布置第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案的长轴。
在一个实施例中，一种半导体器件，包括：第一单元区域，表示电路，第一单元区域包括第一金属化层级(M_1st层级)和第二金属化层级(M_2nd层级)，第二金属化层级位于第一金属化层级上方，并且，第一单元区域至少部分地根据相对于第一金属化层级的第一轨道(M_1st轨道)和相对于第二金属化层级的第二轨道(M_2nd轨道)布置，第一轨道在第一方向上延伸，第二轨道在垂直于第一方向的第二方向上延伸，第一单元区域包括：第一引脚、第二引脚、第三引脚和第四引脚，位于第一金属化层级中，表示电路的相应的输入；第一引脚、第二引脚、第三引脚和第四引脚的长轴沿着相应的第一轨道中的四个或少于四个对准；和第五引脚，位于第二金属化层级中，表示电路的输出；第五引脚的长轴沿着相应的第二轨道中的一个对准。在一个实施例中，第一引脚、第二引脚、第三引脚和第四引脚中的两个共轨对准。在一个实施例中，在第一金属化层级中的第一引脚、第二引脚、第三引脚和第四引脚的长轴沿着相应的第一轨道中的三个或少于三个对准。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
对于存储在非暂时性计算机可读介质上并且包括第一金属化层级和第二金属化层级的布局图，所述第二金属化层级位于所述第一金属化层级上方，
生成所述布局图，包括：
生成单元，所述单元表示所述半导体器件中电路的至少一部分的，所述单元至少部分地根据相对于所述第一金属化层级的第一轨道和相对于所述第二金属化层级的第二轨道布置，所述第一轨道在第一方向上延伸，所述第二轨道在垂直于第一方向的第二方向上延伸；和
其中，生成所述单元包括：
基于所述布局图中所述单元的选定位置，选择所述第二轨道中的一个；
在所述第二金属化层级中生成表示所述电路的输出引脚的第一引脚图案；
沿着所选的第二轨道布置所述第一引脚图案的长轴；
在所述第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案表示所述电路的相应的输入引脚；和
沿着相应的所述第一轨道中的一个布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴。
2.根据权利要求1所述的方法，其中，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的两个共轨对准。
3.根据权利要求1所述的方法，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个配置为至少具有两个接入点。
4.根据权利要求3所述的方法，其中，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的至少一个配置为具有至少三个接入点；
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的至少一个配置为具有至少四个接入点；
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的至少一个配置为具有至少五个接入点；或者
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的至少一个配置为具有至少六个接入点。
5.根据权利要求3所述的方法，其中，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
保存所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个的至少两个接入点，直到选择了用于所述电路的功能。
6.根据权利要求3所述的方法，其中，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案包括：
选择用于所述电路的功能；以及
对于所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个，基于所述电路的所选的功能，将所述至少两个接入点中的一个选择为连接点。
7.根据权利要求1所述的方法，其中：
所述第二引脚图案和所述第三引脚图案中的每一个都只具有两个接入点；
相对于所述第一方向，所述第二引脚图案和所述第三引脚图案中的每一个都具有足够仅容纳两个接入点的长度；以及
生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
相对于所述第一方向，布置所述第二引脚图案，以使所述第二引脚图案的两个接入点与所述第二轨道中的两个的第一子集对准；和
相对于所述第一方向，布置所述第三引脚图案，以使所述第三引脚图案的两个接入点与所述第二轨道中的两个的第二子集对准，所述第二轨道的所述第二子集不同于所述第二轨道的所述第一子集。
8.根据权利要求1所述的方法，其中，布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴包括：
沿着相应的所述第一轨道中的四个或少于四个，在所述第一金属化层级中布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴。
9.根据权利要求8所述的方法，其中，布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴还包括：
沿着相应的所述第一轨道中的三个或少于三个，在所述第一金属化层级中布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴。
10.根据权利要求1所述的方法，还包括：
基于所述布局图，进行以下至少之一：
进行一次或多次光刻曝光；
制造一个或多个半导体掩模；或者
在半导体集成电路的层中制造至少一个组件。
11.一种用于制造半导体器件的系统，所述系统包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码；
其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使得所述系统执行：
对于存储在非暂时性计算机可读介质上并且包括第一金属化层级和第二金属化层级的布局图，所述第二金属化层级位于所述第一金属化层级之上，
生成所述布局图，包括：
生成单元，所述单元表示所述半导体器件中电路的至少一部分的，所述单元至少部分地根据相对于所述第一金属化层级的第一轨道和相对于所述第二金属化层级的第二轨道布置，所述第一轨道在第一方向上延伸，所述第二轨道在垂直于第一方向的第二方向上延伸；和
其中，生成所述单元包括：
基于所述布局图中所述单元的选定位置，选择所述第二轨道中的一个；
在所述第二金属化层级中生成表示所述电路的输出引脚的第一引脚图案；
沿着所选的第二轨道布置所述第一引脚图案的长轴；
在所述第一金属化层级中生成第二引脚图案、第三引脚图案、第四引脚图案和第五引脚图案，所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案表示所述电路的相应的输入引脚；和
沿着相应的所述第一轨道中的一个布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴。
12.根据权利要求11所述的系统，还包括以下至少之一：
掩模设施，被配置为基于所述布局图制造一个或多个半导体掩膜；或者
制造设施，被配置为基于所述布局图在半导体集成电路的层中制造至少一个组件。
13.根据权利要求11所述的系统，其中，生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案包括以下至少之一：
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的两个共轨对准；或者
将所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个配置为至少具有两个接入点。
14.根据权利要求13所述的系统，其中：
所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个均包括至少两个接入点；以及
生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案包括：
保存所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个的至少两个接入点，直到选择了用于所述电路的功能。
15.根据权利要求13所述的系统，其中：
所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个均包括至少两个接入点；以及
生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案包括：
选择用于所述电路的功能；以及
对于所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案中的每一个，基于所述电路的所选的功能，将所述至少两个接入点中的一个选择为连接点。
16.根据权利要求11所述的系统，其中：
所述第二引脚图案和所述第三引脚图案中的每一个都只具有两个接入点；
相对于所述第一方向，所述第二引脚图案和所述第三引脚图案中的每一个都具有足够仅容纳两个接入点的长度；以及
生成所述第一引脚图案、所述第二引脚图案、所述第三引脚图案和所述第四引脚图案还包括：
相对于所述第一方向，布置所述第二引脚图案，以使所述第二引脚图案的两个接入点与所述第二轨道中的两个的第一子集对准；和
相对于所述第一方向，布置所述第三引脚图案，以使所述第三引脚图案的两个接入点与所述第二轨道中的两个的第二子集对准，所述第二轨道的所述第二子集不同于所述第二轨道的所述第一子集。
17.根据权利要求11所述的系统，其中，布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴包括：
沿着相应的所述第一轨道中的三个或少于三个，在所述第一金属化层级中布置所述第二引脚图案、所述第三引脚图案、所述第四引脚图案和所述第五引脚图案的长轴。
18.一种半导体器件，包括：
第一单元区域，表示电路，所述第一单元区域包括第一金属化层级和第二金属化层级，所述第二金属化层级位于所述第一金属化层级上方，并且，所述第一单元区域至少部分地根据相对于所述第一金属化层级的第一轨道和相对于所述第二金属化层级的第二轨道布置，所述第一轨道在第一方向上延伸，所述第二轨道在垂直于第一方向的第二方向上延伸，第一单元区域包括：
第一引脚、第二引脚、第三引脚和第四引脚，位于所述第一金属化层级中，表示所述电路的相应的输入；
所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚的长轴沿着相应的所述第一轨道中的四个或少于四个对准；和
第五引脚，位于所述第二金属化层级中，表示所述电路的输出；
所述第五引脚的长轴沿着相应的所述第二轨道中的一个对准。
19.根据权利要求18所述的半导体器件，其中：
所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚中的两个共轨对准。
20.根据权利要求18所述的半导体器件，其中：
在所述第一金属化层级中的所述第一引脚、所述第二引脚、所述第三引脚和所述第四引脚的长轴沿着相应的所述第一轨道中的三个或少于三个对准。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997348B2 (en) * 2018-09-28 2021-05-04 Taiwan Semiconductor Manufacturing Company Ltd. Metal cut region location method and system
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11290109B1 (en) * 2020-09-23 2022-03-29 Qualcomm Incorporated Multibit multi-height cell to improve pin accessibility

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396301B1 (en) * 2014-05-30 2016-07-19 Cadence Design Systems, Inc. Method, system, and computer program product for interconnecting circuit components with track patterns for electronic circuit designs
CN106407491A (zh) * 2015-07-30 2017-02-15 台湾积体电路制造股份有限公司 全局连接件布线方法及其执行系统

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE53709T1 (de) * 1984-06-19 1990-06-15 Siemens Ag In c-mos-technik realisierte basiszelle.
US5831315A (en) * 1997-02-05 1998-11-03 Alliance Semiconductor Corporation Highly integrated low voltage SRAM array with low resistance Vss lines
WO1998055950A1 (en) * 1997-06-06 1998-12-10 Chapman David C Integrated circuit layout synthesis tool
JP3461443B2 (ja) * 1998-04-07 2003-10-27 松下電器産業株式会社 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置
US6501138B1 (en) * 1999-04-16 2002-12-31 Seiko Epson Corporation Semiconductor memory device and method for manufacturing the same
JP3822009B2 (ja) 1999-11-17 2006-09-13 株式会社東芝 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体
US6539533B1 (en) * 2000-06-20 2003-03-25 Bae Systems Information And Electronic Systems Integration, Inc. Tool suite for the rapid development of advanced standard cell libraries
US6559508B1 (en) * 2000-09-18 2003-05-06 Vanguard International Semiconductor Corporation ESD protection device for open drain I/O pad in integrated circuits with merged layout structure
JP2004119897A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体記憶装置
KR100468780B1 (ko) * 2002-12-18 2005-01-29 삼성전자주식회사 더블 포트 반도체 메모리 장치
US7222322B1 (en) * 2003-01-14 2007-05-22 Cadence Design Systems, Inc. Method and mechanism for implementing tessellation-based routing
KR100539229B1 (ko) * 2003-01-30 2005-12-27 삼성전자주식회사 듀얼 포트 반도체 메모리 장치
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP4450279B2 (ja) * 2004-04-20 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路装置
US7194717B2 (en) * 2004-09-08 2007-03-20 Lsi Logic Corporation Compact custom layout for RRAM column controller
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4578329B2 (ja) * 2005-06-03 2010-11-10 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070033562A1 (en) * 2005-08-05 2007-02-08 International Business Machines Corporation Integrated circuit power distribution layout with sliding grids
US8839175B2 (en) * 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
JP4882455B2 (ja) * 2006-03-31 2012-02-22 富士通セミコンダクター株式会社 半導体集積回路のユニットセルおよびユニットセルを使用した配線方法および配線プログラム
JP2008004790A (ja) * 2006-06-23 2008-01-10 Oki Electric Ind Co Ltd スタンダードセル
US8631383B2 (en) * 2008-06-30 2014-01-14 Qimonda Ag Integrated circuits, standard cells, and methods for generating a layout of an integrated circuit
US7947768B2 (en) 2009-03-02 2011-05-24 Saudi Arabian Oil Company Ultraviolet (UV) radiation stability and service life of woven films of polypropylene (PP) tapes for the production of jumbo bags
US8269203B2 (en) * 2009-07-02 2012-09-18 Actel Corporation Resistive RAM devices for programmable logic devices
US8726217B2 (en) * 2011-01-20 2014-05-13 GlobalFoundries, Inc. Methods for analyzing cells of a cell library
TWI518446B (zh) 2011-12-19 2016-01-21 聯華電子股份有限公司 修正佈局圖案的方法以及製作光罩的方法
US8486770B1 (en) 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
CN104303263B (zh) 2012-01-13 2016-12-14 特拉创新公司 具有线形翅片场效应结构的电路
US8698252B2 (en) * 2012-04-26 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Device for high-K and metal gate stacks
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9035393B2 (en) * 2013-01-31 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for forming an integrated circuit with a metalized resistor in a standard cell configuration
WO2014133867A1 (en) * 2013-02-27 2014-09-04 The Regents Of The University Of California Ic layout adjustment method and tool for improving dielectric reliability at interconnects
GB2522102B (en) * 2013-11-19 2020-11-18 Advanced Risc Mach Ltd A computer implemented system and method for generating a layout of a cell defining a circuit component
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
US20160063163A1 (en) * 2014-08-26 2016-03-03 Synopsys, Inc. Arrays with compact series connection for vertical nanowires realizations
US9934347B2 (en) * 2014-10-01 2018-04-03 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of integrated circuit
JP6392082B2 (ja) * 2014-10-31 2018-09-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9793211B2 (en) * 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US9570395B1 (en) * 2015-11-17 2017-02-14 Samsung Electronics Co., Ltd. Semiconductor device having buried power rail
KR102532200B1 (ko) 2015-12-09 2023-05-12 삼성전자 주식회사 테스트 패턴, 반도체 소자의 테스트 방법, 및 집적 회로의 레이아웃 설계를 위한 컴퓨터 구현 방법
US9680473B1 (en) * 2016-02-18 2017-06-13 International Business Machines Corporation Ultra dense vertical transport FET circuits
KR102504289B1 (ko) 2016-04-07 2023-02-28 삼성전자 주식회사 인접 핀들 사이의 라우팅 간섭을 제거하는 구조를 갖는 표준 셀과 이를 포함하는 장치
US10396063B2 (en) * 2016-05-31 2019-08-27 Taiwan Semiconductor Manufacturing Company Ltd. Circuit with combined cells and method for manufacturing the same
JP2018006525A (ja) * 2016-06-30 2018-01-11 ルネサスエレクトロニクス株式会社 半導体装置
US11081484B2 (en) * 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
DE102017130427A1 (de) 2016-12-28 2018-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Zelle einer Schaltung ohne Transmissionsgate und Aufbau einer integrierten Schaltung, die selbige umfasst
US10236886B2 (en) 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10242946B2 (en) * 2017-01-27 2019-03-26 Globalfoundries Inc. Circuit design having aligned power staples
KR102370619B1 (ko) 2017-04-05 2022-03-07 삼성전자주식회사 일렉트로마이그레이션 완화를 위한 상호연결을 포함하는 집적 회로 및 이를 제조하는 방법
US10651201B2 (en) 2017-04-05 2020-05-12 Samsung Electronics Co., Ltd. Integrated circuit including interconnection and method of fabricating the same, the interconnection including a pattern shaped and/or a via disposed for mitigating electromigration
US10811357B2 (en) * 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
WO2019012887A1 (ja) * 2017-07-14 2019-01-17 大日本印刷株式会社 図形パターンの形状補正装置および形状補正方法
US10503859B2 (en) * 2017-08-30 2019-12-10 Arm Limited Integrated circuit design and/or fabrication
US11094594B2 (en) * 2017-09-12 2021-08-17 Mediatek Inc. Semiconductor structure with buried power rail, integrated circuit and method for manufacturing the semiconductor structure
US11120190B2 (en) * 2017-11-21 2021-09-14 Advanced Micro Devices, Inc. Metal zero power ground stub route to reduce cell area and improve cell placement at the chip level
US20190267319A1 (en) * 2018-02-27 2019-08-29 Intel Corporation Reconfigurable interconnect arrangements using thin-film transistors
US11030372B2 (en) * 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11093684B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Power rail with non-linear edge

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396301B1 (en) * 2014-05-30 2016-07-19 Cadence Design Systems, Inc. Method, system, and computer program product for interconnecting circuit components with track patterns for electronic circuit designs
CN106407491A (zh) * 2015-07-30 2017-02-15 台湾积体电路制造股份有限公司 全局连接件布线方法及其执行系统

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