CN109426694B - 合并的柱结构、导线结构及其布局图的生成方法和系统 - Google Patents

合并的柱结构、导线结构及其布局图的生成方法和系统 Download PDF

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Abstract

本发明提供了合并的柱结构、导线结构及其布局图生成系统和方法。该方法包括：确定第一组的第一短柱图案至第四短柱图案(其表示M(i)金属化层的部分并且相对于网格进行定位)；违反阿尔法方向间隔的最小横向布线(TVR)距离，其中，(1)网格具有正交的阿尔法轨道和贝塔轨道，以及(2)短柱图案具有与第一阿尔法轨道大致同轨对准的长轴并且具有小于TVR距离的第一距离(在第一组的直接相邻的构件之间的阿尔法方向间隔)；以及将成对的第一短柱图案和第二短柱图案以及第三短柱图案和第四短柱图案合并成相应的第一中柱图案和第二中柱图案，其中，合成的第一中柱图案和第二中柱图案之间具有阿尔法方向间隔的第二距离；第二距离大于TVR距离。

Description

合并的柱结构、导线结构及其布局图的生成方法和系统
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及合并的柱结构、导线结构及其布局图的生成方法和系统。
背景技术
在许多集成电路(IC)中，电源导轨用于将电源分配到形成在衬底中的功能电路元件。通常使用介于电源导轨和电源导轨层级之上的层级处的电源带之间的金属层将电源传输至电源导轨。
包括这种金属层的IC结构的电阻可以影响电源传输、发热的效率以及对电迁移(EM)的敏感性。金属层的布线(routing)还可能影响至功能电路元件的额外的电连接的布线。
发明内容
根据本发明的一方面，提供了一种生成布局图的方法，其中，所述布局图为集成电路(IC)的导线结构的修改的布局图，所述方法包括：对于第一组短柱图案，包括在存储在非暂时性计算机可读介质上的初始布局图中，表示M(i)金属化层的部分，并且其中，i是非负整数，并且包括彼此不重叠的第一短柱图案、第二短柱图案、第三短柱图案和第四短柱图案，所述第一短柱图案至所述第四短柱图案的长对称轴与参考线共线，确定所述第一组的直接相邻的相应构件之间的间隔的第一距离；识别出所述第一距离小于所述M(i)金属化层的横向布线(TVR)的间隔阈值；将成对的所述第一短柱图案和所述第二短柱图案以及所述第三短柱图案和所述第四短柱图案合并为彼此不重叠的相应的第一中柱图案和第二中柱图案，其中，所述第一中柱图案和所述第二中柱图案具有与所述参考线共线的长对称轴，并且具有间隔的第二距离；以及将所述第二距离设置为大于所述M(i)金属化层的所述横向布线的间隔阈值，产生所述修改的布局图；其中，由计算机的处理器执行所述确定、所述合并和所述设置中的至少一个。
根据本发明的另一方面，提供了一种生成布局图的系统，其中，所述布局图的系统用于修改集成电路(IC)的导线结构，所述系统包括：至少一个处理器；以及至少一个非暂时性计算机可读介质(NTCRM)，包括用于一个或多个程序的计算机程序代码；其中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器配置为使所述系统：对于第一组的短柱图案，包括在存储在所述至少一个非暂时性计算机可读介质中的初始布局图中，表示M(i)金属化层的部分，并且其中，i是非负整数，并且其中，包括彼此不重叠的第一短柱图案、第二短柱图案、第三短柱图案和第四短柱图案并且具有与第一参考线共线的长对称轴，确定所述第一组的直接相邻的相应构件之间的间隔的第一距离；识别出所述第一距离小于所述M(i)金属化层的横向布线的(TVR)的间隔阈值；以及将成对的所述第一短柱图案和所述第二短柱图案以及所述第三短柱图案和所述第四短柱图案合并为彼此不重叠的相应的第一中柱图案和第二中柱图案，具有与所述第一参考线共线的长对称轴，并且具有间隔的第二距离，所述第二距离大于所述第一距离；识别出所述第二距离小于用于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；以及将所述第二距离增加至第三距离，所述第三距离等于或大于所述M(i+j)层的横向布线的间隔阈值，产生修改的布局图。
根据本发明的另一方面，提供了一种导线结构，其中，所述导线结构位于集成电路(IC)中并且相对于具有阿尔法(α)轨道和贝塔(β)轨道的网格布置为与相应的正交阿尔法(α)方向和贝塔(β)方向平行，所述导线结构包括：第一组中柱，具有与所述阿尔法(α)轨道中的相应轨道同轴的长轴；第二组短柱，具有与所述贝塔(β)轨道中的相应轨道同轴的长轴；以及通孔，将所述第一组中柱与所述第二组短柱中的相应构件电连接；其中：所述第一组中柱：表示M(i)金属化层的部分，其中，i是非负整数，以及包括相对于所述阿尔法(α)方向彼此不重叠的成对的第一中柱和第二中柱以及第三中柱和第四中柱，并且具有位于其间的阿尔法(α)方向间隔的第一距离；以及所述第二组中柱：表示M(i+1)金属化层的部分；彼此不重叠；以及具有与所述贝塔(β)轨道中的第一贝塔(β)轨道至第四贝塔(β)轨道同轨对准的长对称轴；以及与相应成对的所述第一中柱和所述第二中柱以及所述第三中柱和所述第四中柱重叠；以及所述第一距离大于所述M(i)金属化层的最小横向布线(TVR)的间隔阈值。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的至少一个实施例的IC结构的框图。
图2A是与本发明的至少一个实施例相关的IC结构的导线结构的布局图。
图2B是根据本发明的至少一个实施例的IC结构的导线结构的另一布局图。
图2C是根据本发明的至少一个实施例的与图2B的布局相关的IC结构的导线结构的截面图。
图3A是根据本发明的至少一个实施例的IC结构的另一导线结构的布局图。
图3B是根据本发明的至少一个实施例的与图3A的布局相关的IC结构的导线结构的截面图。
图3C是根据本发明的至少一个实施例的IC结构的另一导线结构的布局图。
图3C’是根据本发明的至少一个实施例的IC结构的另一导线结构的布局图300C’。
图3D是根据本发明的至少一个实施例的IC结构的另一导线结构的布局图。
图4是根据本发明的至少一个实施例的生成IC结构的导线结构的布局图的方法的流程图。
图5是根据本发明的至少一个实施例的电子设计自动化(EDA)系统的框图。
图6是根据本发明的至少一个实施例的集成电路(IC)制造系统和与其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、数值、操作、材料、布置等的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。其他组件、数值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。如本文所使用的，在由制造工艺公差引起的变化的上下文中理解应用于另一个术语(例如长度、对准等)的副词“大致”。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据本发明的至少一个实施例，初始布局图的成对的第一同轴短柱图案和第二同轴短柱图案以及第三同轴短柱图案和第四同轴短柱图案合并成相应的第一同轴中柱图案和第二同轴中柱图案，产生修改的布局图。根据另一种方法生成的初始布局图，其中，相对于定向为与正交的相应阿尔法(α)(例如垂直)和贝塔(例如水平)方向平行的正交阿尔法(α)和贝塔(β)轨道的网格布置该初始布局图，并且该初始布局图包括(A)第一组短柱图案，其长轴与阿尔法(α)轨道中的第一阿尔法轨道大致同轴，(B)第二组短柱图案，其长轴与贝塔(β)轨道中的相应长轴大致同轴，以及(C)通孔图案，连接第一组短柱图案的构件和第二组短柱图案中的相应构件。第一组短柱图案的构件表示金属化M(i)层的部分，其中，i是非负整数。第一组短柱图案中的直接相邻(在阿尔法(α)/垂直方向上)的构件通过第一阿尔法(α)间隔距离(垂直间隔距离)间隔开。由于第一阿尔法(α)间隔距离小于M(i)层的最小横向布线(TVR)阿尔法(α)间隔阈值，所以与第一组短柱图案在阿尔法(α)方向上直接相邻的(垂直相邻的)的构件之间的贝塔(β)方向尝试横向地布线为线图案将会违反设计规则。根据本发明的至少一个实施例，将成对的第一短柱图案和第二短柱图案以及第三短柱图案和第四短柱图案合并成相应的第一中柱图案和第二中柱图案实现了其间的第二阿尔法(α)间隔距离，其中，第二个阿尔法(α)间隔距离大于TVR阿尔法(α)间隔阈值。第一中柱图案和第二中柱图案中的每个均具有长轴长度，其中，长轴长度大于合并为形成中柱图案的第一短柱图案至第四短柱图案中的每个的长轴长度。
图1是根据本发明的至少一个实施例的IC结构100的框图。
在图1中，IC结构100尤其包括电路宏/模块101。在一些实施例中，在类似于模块化编程的架构层次的背景下理解电路宏/模块101，其中，子例程/过程被主程序(或其他子程序)调用(called)以执行给定的计算功能。在这种背景下，IC结构100使用电路宏/模块101来形成一个或多个给定的功能件。因此，在这种背景下并且在架构层次方面，IC结构100类似于主程序，并且电路宏/模块(以下称为宏)101类似于子例程/过程。在一些实施例中，宏101是软宏。在一些实施例中，宏101是硬宏。在一些实施例中，宏101是在寄存器传输级(RTL，register-transfer level)代码中描述/表达的软宏。在一些实施例中，还没有对宏101实施合成、放置和布线，从而使得可以合成、放置和布线软宏，从而用于各个工艺节点。在一些实施例中，宏101是以二进制文件格式(例如，图形数据库系统Ⅱ(GDSII)流格式)描述/表达的硬宏，其中，二进制文件格式表示分等级形式的宏101的一个或多个布局图的平面几何形状、文本标签、其他信息等。在一些实施例中，已经对宏101实施合成、放置和布线，从而使得硬宏明确对应于特定的工艺节点。
在一些实施例中，宏101是SRAM宏。在一些实施例中，宏101是诸如另一种类型的RAM、ROM、锁相环(PLL)、特殊功能电路等另一种宏。宏101尤其包括导线结构102。在一些实施例中，结构102对应于标准单元结构的实例的部分或全部，其中，标准单元结构包括在各个标准单元结构的库中。
图2A是与本发明的至少一个实施例相关的IC结构的导线结构102的布局图200A。
布局图200A包括：短柱图案202A-202D和204A-204D；相对于短柱图案202A-202D和204A-204D横向定向的短柱图案206A-206D；以及位于短柱图案202A-202D和204A-204D与相应的短柱图案206A-206D之间的通孔图案208。短柱图案202A-202D和204A-204D表示的短柱是M(i)金属化层的导电区段/部分，其中，i是非负整数。例如，i＝1使得M(i)＝M(1)。短柱图案206A-206D表示的短柱是M(i+1)金属化层的导电区段/部分。继续该实例，M(i+1)是图2A中的M(2)。通孔图案208表示电连接M(1)层中的短柱(短柱图案202A-202D和204A-204D所表示的)和M(2)层中的相应短柱(短柱图案206A-206D所表示的)的通孔。通孔图案208位于(在平面图中)短柱图案202A-202D与相应短柱图案206A-206D的交叉点处以及短柱图案204A-204D与相应短柱图案206A-206D的交叉点处。
在布置方面，图2A根据包括与相应的正交阿尔法(α)和贝塔(β)方向平行的阿尔法(α)轨道1a-7a和贝塔(β)轨道1b-36b的阵列/网格进行布置。在图2A中，阿尔法(α)方向是垂直的，以及贝塔(β)方向是水平的。为了在此讨论的目的，术语“长度”是指在第一/垂直方向上的距离，而术语“宽度”是指在第二/水平方向上的距离。在图2A中，阿尔法(α)轨道1a-7a中水平相邻的轨道与贝塔(β)轨道1b-36b中的垂直相邻的轨道之间的轨道间距相同并且表示用于制造与布局图200A相对应的导线结构的工艺节点的最小轨道间距。因此，最小轨道间距具有工艺节点依赖性/特性。
在图2A中，短柱图案202A-202D和204A-204D的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2A中水平相邻的)轨道之间的间距。在一些实施例中，短柱图案202A-202D和204A-204D的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2A中水平相邻的)轨道之间的间距的整数倍p，其中，p是正整数且p≥2。在一些实施例中，短柱图案202A-202D和204A-204D的宽度不同于大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2A中水平相邻的)轨道之间的间距的整数倍的宽度。
在图2A中，短柱图案202A-202D和204A-204D彼此不重叠。短柱图案202A-202D的长对称轴与阿尔法(α)轨道3a大致同轨对准。短柱图案204A-204D的长对称轴与阿尔法(α)轨道5a大致同轨对准。短柱图案202A和204A的短对称轴与贝塔(β)轨道5b大致同轨对准。短柱图案202B和204B的短对称轴与贝塔(β)轨道14b大致同轨对准。短柱图案202C和204C的短对称轴与贝塔(β)轨道23b大致同轨对准。短柱图案202D和204D的短对称轴与贝塔(β)轨道32b大致同轨对准。
短柱图案202A-202D和204A-204D在垂直方向上以阿尔法(α)方向间隔(图2A中的垂直间隔)距离SEOL的距离从彼此直接相邻的图案偏移，其中，SEOL表示用于制造与布局图200A相对应的导线结构的工艺节点的最小线端间距。因此，SEOL具有工艺节点依赖性/特性。在图2A中，SEOL大致是三个轨道(3T)。
短柱图案202A-202D和204A-204D的长轴在水平方向上以长中心线偏移(LCO)距离LCO1从彼此直接相邻的图案偏移。在图2A中，LCO1大致等于两个轨道(2T)，从而使得LCO1≈2T，其导致在短柱图案202A-202D与相应短柱图案204A-204D之间具有距离X1的间隙。在图2A中，X1大致等于一个轨道(1T)。在图2A中，一个轨道(1T)的距离表示距离SNEOL，其中，SNEOL是用于制造与布局图200A相对应的导线结构的工艺节点的最小非线端间距，从而使得X1＝SNEOL≈1T。因此，SNEOL具有工艺节点依赖性/特性。在一些实施例中，LOC1大于两个轨道(2T)，并且因此X1大于SNEOL。在一些实施例中，X1是SNEOL的倍数，从而使得X1＝p*SNEOL，其中，p是正偶数且p≥2。
短柱图案202A-202D和204A-204D中的每个具有长度LSP，其中，长度LSP大致等于根据用于制造与布局图200A相对应的导电线结构的工艺节点可实现的线区段的最小长度LMIN。在图2A中，LMIN大致是四个轨道(4T)。类似于SEOL，LSP具有工艺节点依赖性/特性。在图2A中，LSP大致是SEOL的两倍，从而使得LSP≈2*SEOL。因此，在图2A中，LSP大致是六个轨道(6T)。
在图2A中，短柱图案206A-206D彼此不重叠。短柱图案206A-206D的长对称轴与相应的贝塔(β)轨道5b、14b、23b和32b大致同轨对准。短柱图案206A-206D的短对称轴与阿尔法(α)轨道4a大致同轨对准。
短柱图案206A-206D与相应的短柱图案202A-202D和204A-204D的短对称轴大致对准，从而使得短柱图案206A-206D在垂直方向上以垂直间隔距离SOFF1从彼此直接相邻的图案偏移。在图2A中，SOFF1大致是八个轨道(8T)。短柱图案206A-206D中的每个具有长度LSP。
在图2A中，垂直间隔距离SEOL对于短柱图案202A-202D和204A-204D中的垂直相邻的成对图案是足够的，其中，没有横向地布线在成对图案之间的线图案(表示层M(1)中的导电区段/部分)。然而，垂直间隔距离SEOL不足以布线为横向地位于短柱图案202A-202D和204A-204D的垂直相邻的成对图案之间的线图案(表示层M(1)中的导电区段/部分)。垂直间隔距离SEOL违反了限制M(i)层的垂直间隔的最小横向布线(TVR)间隔阈值的设计规则，其中，在图2A中，M(i)＝M(1)。在图2A中，在沿着阿尔法(α)轨道的区域中的字母“X”示出为其中存在违反TVR垂直间隔(垂直间隙)规则。相反，在沿着贝塔(β)轨道的区域中的检查符号“√”示出为其中存在符合TVR垂直间隔(垂直间隙)规则。
根据本发明的至少一个实施例，将布局图200A修改为图2B的布局图200B(如下文所讨论的，还参见下文在图4的流程图中所讨论的)作为实现符合TVR垂直间隔(垂直间隙)规则(相对于表示层M(i)中的导电区段/部分的横向布线的线图案，其中，在图2A中为M(1)层)的一种方式。
图2B是根据本发明的至少一个实施例的IC结构的导线结构102的布局图200B。
在一些实施例中，导线结构是图1的导线结构102。在一些实施例中，IC结构是图1的IC结构100。在一些实施例中，导线结构是图2C的导线结构200C(下文讨论)。
图2B的布局图200B类似于图2A的布局图200A。为了简明，将不讨论布局图200B和布局图200A之间的类似性。相反，讨论将集中于布局图200B和布局图200A之间的差异。
布局图200B包括：中柱图案210A-210B和212A-212B；相对于中柱图案210A-210B和212A-212B横向定向的短柱图案206A-206D；以及位于中柱图案210A-210B和212A-212B与相应的短柱图案206A-206D之间的通孔图案208。中柱图案210A-210B和212A-212B表示的中柱是M(i)金属化层的导电区段/部分，其中，i是非负整数。在图2A中，i＝1，从而使得M(i)＝M(1)。在一些实施例中，i是除1之外的非负整数。
在布置方面，类似于图2A，图2B根据其中阿尔法(α)方向是垂直的并且贝塔(β)方向是水平的阵列/网格进行布置。在一些实施例中，第一方向和贝塔(β)方向是相应的垂直和水平方向以外的方向。类似于图2A，图2B中阿尔法(α)轨道1a-7a中水平相邻的轨道与贝塔(β)轨道1b-32b中垂直相邻的轨道之间的的轨道间距相同并且表示用于制造与布局图200B相对应的导线结构的工艺节点的最小轨道间距。因此，最小轨道间距具有工艺节点依赖性/特性。在一些实施例中，阿尔法(α)轨道1a-7a中水平相邻的轨道之间的轨道间距是第一轨道间距，并且贝塔(β)轨道1b-32b中垂直相邻的轨道之间的轨道间距是第二轨道间距，并且第一轨道间距不同于第二轨道间距。
在图2B中，中柱图案210A-210B和212A-212B彼此不重叠。中柱图案210A-210B的长对称轴与阿尔法(α)轨道3a大致同轨对准。中柱图案212A-212B的长对称轴与阿尔法(α)轨道5a大致同轨对准。中柱图案210A和212A的短对称轴与介于贝塔(β)轨道8b-9b之间的中间的水平线大致对准。中柱图案210B和212B的短对称轴与介于贝塔(β)轨道26b-27b之间的中间的水平线大致对准。
中柱图案210A-210B和212A-212B在垂直方向上以阿尔法(α)方向间隔(图2B中的垂直间隔)距离S2从彼此直接相邻的图案偏移，其中，S2大于距离SEOL。再次，SEOL表示用于制造与布局图200B相对应的导线结构的工艺节点的最小线端间距，其使得SEOL具有工艺节点依赖性/特性。
在一些实施例中，S2是SEOL的函数，从而使得S2＝f(SEOL)。距离S2选择为实现符合TVR垂直间隔(垂直间隙)规则，并且从而实现用于横向布线线图案的足够的TVR垂直间隔。在一些实施例中，根据M(i)层的垂直间隔的TVR间隔阈值来选择距离S2，其中，在图2B中是M(i)＝M(1)。在一些实施例中，根据M(i+j)金属化层的垂直间隔的TVR间隔阈值来选择距离S2，其中，j是正整数且j>1。在图2B中，S2略大于大致两倍的SEOL，从而使得S2≈2*SEOL和S2>(≈2*SEOL)。因此，在图2B中，S2大致是七个轨道(7T)。在一些实施例中，S2≥(LMIN+2*SEOL)，其中(再次)，LMIN是根据用于制造与布局图200B相对应的导线结构的工艺节点可实现的最小线区段长度。类似于SEOL，LMIN具有工艺节点依赖性/特性。在一些实施例中，LMIN≈(4/3)*SEOL≤S2≤≈2*SEOL。在一些实施例中，S2是除了S2≈2*SEOL或S2≥(LMIN+2*SEOL)或S2≈(4/3)*SEOL≤S2≤≈2*SEOL之外的SEOL的函数。在一些实施例中，S2是除了大致七个之外的轨道数。
中柱图案210A-210B和212A-212B的长轴在水平方向上以LCO距离LCO2A从彼此直接相邻的图案偏移。在图2B中，LCO2A大致等于两个轨道(2T)，从而使得LCO2A≈2T，其导致中柱图案210A-210B与相应的中柱图案212A-212B之间的间隙具有距离X2A。在图2B中，X2A＝SNEOL≈1T。在一些实施例中，LOC2A大于两个轨道(2T)，并且因此X2A大于SNEOL。在一些实施例中，X2A是SNEOL的倍数，从而使得X2A＝p*SNEOL，其中，p是正偶数且p≥2。
在图2B中，中柱图案210A-210B和212A-212B的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(图2B中的水平相邻的)轨道之间的间距。在一些实施例中，中柱图案210A-210B和212A-212B的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2B中水平相邻的)轨道之间的间距的整数倍p，其中，p是正整数且p≥2。在一些实施例中，中柱图案210A-210B和212A-212B的宽度不同于大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2A中水平相邻的)轨道之间的间距的整数倍的宽度。
在图2B中，短柱图案206A-206D具有：长对称轴，其保持与相应的贝塔(β)轨道5b、14b、23b和32b大致同轨对准；短对称轴，其保持与阿尔法(α)轨道4a大致同轨对准；具有保持宽度LSP的宽度；并且在垂直方向上保持以距离SOFF1从彼此直接相邻的图案偏移。在图2B中，SOFF1大致是八个轨道(8T)。在一些实施例中，SOFF1是除了大致八个轨道之外的轨道数。在一些实施例中，LSP是SEOL的函数，从而使得LSP＝f(SEOL)。在图2B中，LSP是大致两倍的SEOL，从而使得LSP≈2*SEOL。因此，在图2B中，LSP大致是六个轨道(6T)。在一些实施例中，LSP是除了LSP≈2*SEOL之外的SEOL的函数。在一些实施例中，LSP是除了大致六个轨道之外的轨道数。
在图2B中，短柱图案206A-206D位于中柱图案210A-210B和212A-212B的相应端部附近，以产生中柱图案210A-210B和212A-212B的超出相应的短柱图案206A-206D的小悬垂部分(overhang，又称突出部分)。这里，在表示第一结构与第二结构的重叠的区域的背景下，术语“悬垂”描述第一结构延伸超出与第二结构的重叠的区域的距离。在一些实施例中，中柱图案210A-210B和212A-212B相对于短柱图案206A-206D的悬垂部分是长度LOHEOL，其表示(相对于用于制造与布局图200B相对应的导线结构的工艺节点)确保通孔图案208与中柱图案210A-210B和212A-212B中的相应图案的端部的大致完全重叠所需的悬垂部分的最小量。在一些实施例中，最小化长度LOHEOL以增加中间柱图案之间的间距，这便于信号线的放置/布线。在一些实施例中，长度LOHEOL是3/4*T。在其中长度LOHEOL为3/4*T的一些实施例中，相应的通孔具有边的长度为1/2*T的大致正方形的形状。因此，LOHEOL具有工艺节点依赖性/特性。
中柱图案210A-210B和212A-212B中的每个具有长度LMP2，其中，LSP<LMP2。在一些实施例中，LMP2是LSP的函数，从而使得LMP2＝f(LSP)，其中(再次)，LSP大致上等于LMIN，并且(再次)LMIN是根据用于制造与布局图200B相对应的导线结构的工艺节点可实现的线区段的最小长度，从而使得LMIN具有工艺节点依赖性/特性，并且因此，LMP2具有工艺节点依赖性。在图2B中，LMP2略小于大致两倍的LSP，从而使得LMP2≈2*LSP和LMP2<(≈2*LSP)。因此，在图2B中，LMP2大致是十一个轨道(11T)。在图2B中，LMP2大致是两倍的SEOL，从而使得LSP≈2*SEOL。因此，在图2A中，LSP大致是六个轨道(6T)。在一些实施例中，LMP2是除了LMP2≈2*LSP和LMP2<(≈2*LSP)之外的LSP的函数。在一些实施例中，LMP2是除了大致十一个导轨之外的轨道数。在一些实施例中，LMP2<LLP(其中，LLP是长柱的长度)，其中，LLP大致等于(但不大于)Blech长度LBlech，从而使得LLP≈LBlech和LLP≤LBlech。应当注意，LBlech表示导体的长度，其中，小于该导体的长度大致不发生电迁移。
至少部分地根据图2B的布局图200B制造的IC结构(相对于未根据布局图200B制造的相应IC结构)具有以下优势中的一个或多个：合并柱，并且因此降低的布线资源的消耗和/或更大的布线密度；或减少的总布线长度(TWL)并且因此减少的焦耳加热。
根据本发明的至少一个实施例，布局图200B是通过将图2A的短柱图案202A-202D和204A-204D中的成对图案合并成图2B的相应的中柱图案210A-210B和212A-212B修改布局图200A的结果。特别地，合并图2A的短柱图案202A-202B以形成图2B的中柱图案210A。合并图2A的短柱图案202C-202D以形成图2B的中柱图案210B。合并图2A的短柱图案204A-204B以形成图2B的中柱图案212A。合并图2A的短柱图案204C-204D以形成图2B的中柱图案212B。在一些实施例中，作为将布局图200A修改为布局图200B的部分，相应地重新定位通孔图案208。结果，在图2B中，垂直间隔距离S2足以用于布线为横向地位于中柱图案210A-210B和212A-212B中的垂直相邻的成对图案之间的线图案。垂直间隔距离S2符合限制M(i)金属化层的垂直间隔的最小TVR间隔阈值的设计规则，其中，在图2B中是M(i)＝M(1)。在图2B中，因为不存在违反TVR垂直间隔(垂直间隙)规则，所以在沿着阿尔法(α)轨道的区域中(在垂直相邻的中柱图案210A-210B和212A-212B之间)没有示出字母“X”。相反，在图2B中，在沿着阿尔法(α)轨道的区域中仅示出检查符号“√”，其反映了在图2B中所有阿尔法(α)轨道都符合TVR垂直间隔(垂直间隙)规则。
图2C是根据本发明的至少一个实施例的IC结构的导线结构200C的截面图。
在一些实施例中，IC结构是图1的IC结构100。在一些实施例中，至少部分地根据图2B的布局200B制造导线结构200C。
在图2C中，导线结构200C包括：中柱210A'和212A'，是导电结构并与图2B的相应中柱图案210A和212B相关；通孔208'，是导电结构并与图2B的通孔图案208相关；以及短柱图案206B'，是导电结构并与图2B的短柱图案206B相关。
图3A是根据本发明的至少一个实施例的IC结构的导线结构的布局图300A。在一些实施例中，导线结构是图1的导线结构102。在一些实施例中，IC结构是图1的IC结构100。
图3A的布局图300A类似于图2B的布局图200B。因此，相对于图2B，图3A中相应对象的编号增加100。为了简明，将不讨论布局图200B和布局图300A之间的类似性。相反，讨论将集中于布局图300A和布局图200B之间的差异。
布局图300A不仅包括图2B的布局图200B的中柱图案310A-310B和312A-312B、短柱图案306A-306D和通孔图案308，布局图300A还(尤其)包括：中柱图案314A-314B和316A-316B；相对于中柱图案314A-314B和316A-316B横向定向的短柱图案318A-318D；通孔图案308，位于中柱图案314A-314B和316A-316B与相应的短柱图案318A-318D之间；中柱图案320A-320B、322A-322B、324A-324B和326A-326B等；短柱图案328A-328D和330A-330D等以及额外的通孔图案308。中柱图案314A-314B和316A-316B表示是M(i)层的导电区段/部分的中柱，其中，i是非负整数。在图3A中，i＝1，从而使得M(i)＝M(1)。在一些实施例中，i是除1之外的非负整数。短柱图案318A-318D表示是M(i+1)金属化层的导电区段/部分的短柱。继续该实例，M(i+1)是图3A中的M(2)。通孔图案308表示电连接M(1)中的中柱图案(中柱图案310A-310B、312A-312B、314A-314B和316A-316B以及中柱图案320A-320B、322A-322B、324A-324B和326A-326B所表示的)和M(2)中的相应短柱(短柱图案306A-306D和318A-318D所表示的)的通孔。
在一些实施例中，布局图300A是电网的部分。在一些实施例中，中柱图案310A-310B、312A-312B、320A-320B和322A-322B表示提供有第一参考电压的中柱。在一些实施例中，第一参考电压是VDD。在一些实施例中，中柱图案314A-314B、316A-316B、324A-324B和326A-326B表示提供有第二参考电压的中柱。在一些实施例中，第二参考电压是VSS。
中柱图案310A-310B和相应的中柱图案312A-312B以及中柱图案314A-314B和相应的中柱图案316A-316B在水平方向上以贝塔(β)方向间隔(图3A中的水平间隔)距离X2A从彼此直接相邻的图案偏移，其中，X2A大于或等于图2A的距离X1。在图3A中，X2A大致是三个轨道(3T)。在一些实施例中，X2A是大于大致三个轨道的轨道数。
中柱图案310A-310B和相应的中柱图案312A-312B散布(intersperse)有中柱图案314A-314B和相应的中柱图案316A-316B。因此，中柱图案310A-310B通过通孔图案308连接至相应的中柱图案312A-312B，并且没有设置另外连接至中柱图案314A-314B或316A-316B的通孔图案308。类似地，中柱图案314A-314B通过通孔图案308连接至相应的中柱图案316A-316B，并且没有设置另外连接至中柱图案310A-310B或312A-312B的通孔图案308。
在图3A中，中柱图案310A-310B和相应的中柱图案312A-312B、中柱图案314A-314B和相应的中柱图案316A-316B、中柱图案320A-320B和相应的中柱图案322A-322B以及中柱图案324A-324B和相应的中柱图案326A-326B的长轴在水平方向上以LCO距离LCO2A从彼此直接相邻的图案偏移。在图2B中，LCO2A大致等于三个轨道(3T)，从而使得LCO2A≈3T，这导致相应间隙具有距离X3A。特别地，中柱图案310A-310B和相应的中柱图案312A-312B与中柱图案314A-314B和相应的中柱图案316A-316B，以及中柱图案320A-320B和相应的中柱图案322A-322B与中柱图案324A-324B和相应的中柱图案326A-326B在水平方向在彼此直接相邻的图案之间具有尺寸为X2A的间隙。在图2B中，X2A＝SNEOL≈1T。在一些实施例中，LOC2A大于三个轨道(3T)。在一些实施例中，X2A是SNEOL的倍数，从而使得X2A＝p*SNEOL，其中，p是正偶数且p≥4。
还在图3A中，中柱图案310A-310B从相应的中柱图案320A-320B偏移，中柱图案312A-312B从相应的中柱图案322A-322B偏移，中柱图案314A-314B从相应的中柱图案324A-324B偏移，以及中柱图案316A-316B从相应的中柱图案326A-326B偏移，并且它们在水平方向上以LCO距离LCO2B从彼此直接相邻的中柱图案偏移。在图3A中，X2B大致是十个轨道(10T)，从而使得LCO2B≈10T，这导致相应的间隙具有距离X3B。特别地，中柱图案310A-310B和相应的中柱图案320A-320B、中柱图案312A-312B和相应的中柱图案322A-322B、中柱图案314A-314B和相应的中柱图案324A-324B以及中柱图案316A-316B和相应的中柱图案326A-326B在水平方向上在彼此直接相邻的图案之间具有尺寸X2A的间隙。在图2B中，X2B大致是9个轨道(9T)，从而使得X2B≈9T。在一些实施例中，LOC2B大于十个轨道(10)。在一些实施例中，X2B是SNEOL的倍数，从而使得X2B＝p*SNEOL，其中，p是正偶数，并且p≥4。在一些实施例中，X2B是除了大致十个轨道之外的轨道数。
在图3A中，垂直间隔距离S2足以用于中柱图案310A-310B、312A-312B、314A-314B、316A-316B、320A-320B、322A-322B、324A-324B、326A-326B等中的垂直相邻的成对图案，以具有横向地布线在其间的线图案(表示层M(i)中的导电区段/部分，其中，在图3A中M(i)＝M(1))。然而，具有距离S2的垂直间隔的距离不足以用于布线为横向地布线在其间的线图案(表示层M(i+j)中的导电区段/部分，其中，j是正偶数并且j≥2)。
在图3A中，S2示出为大致5.5个轨道(5.5T)，并且LMP2示出为大致10.5个轨道(10.5T)。在一些实施例中，S2是除了大致5.5个轨道之外的轨道数。在一些实施例中，LMP2是不同于大致10.5的轨道数。在一些实施例中，LMP2<LLP，其中(再次)，LLP是长柱的长度，并且其中(再次)，LLP大致等于(但不大于)Blech长度LBlech，从而使得LLP≈LBlech和LLP≤LBlech。再次，LBlech表示导体的长度，其中，小于该导体的长度大致不发生电迁移。
在图3A中，中柱图案310A-310B、312A-312B、314A-314B、316A-316B、320A-320B、322A-322B、324A-324B和326A-326B的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图2A中水平相邻的)轨道之间的间距。在一些实施例中，中柱图案310A-310B、312A-312B、314A-314B、316A-316B、320A-320B、322A-322B、324A-324B和326A-326B的宽度大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图3A中水平相邻的)轨道之间的间距的整数倍p，其中，p是正整数且p≥2。在一些实施例中，中柱图案310A-310B、312A-312B、314A-314B、316A-316B、320A-320B、322A-322B、324A-324B和326A-326B的宽度不同于大致等于阿尔法(α)轨道1a-7a中的贝塔(β)方向上直接相邻的(在图3A中水平相邻的)轨道之间的间距的整数倍。
根据图3A的布局图300A至少部分地制造IC结构(相对于未根据布局图300A制造的相应IC结构)具有以下优势中的一个或多个：合并柱，并且因此降低的布线资源的消耗和/或更大的布线密度；或减少的总布线长度(TWL)并且因此减少的焦耳加热。
根据本发明的至少一个实施例，将布局图300A修改为图3C的布局图300C(如下文所讨论的，还参见下文在图4的流程图中所讨论的)作为实现符合TVR垂直间隔(垂直间隙)规则的一种方法(相对于表示M(i+j)层中的导电区段/部分的横向布线的线图案，其中，在图3A的背景中将是M(i+j)层＝M(3))，并且从实现足够的TVR垂直间隔以横向地布线线图案。在一些实施例中，作为将布局图300A修改为布局图300C的部分，相应地重新定位通孔图案308。
图3B是根据本发明的至少一个实施例的IC结构的导线结构300A的截面图。在一些实施例中，IC结构是图1的IC结构100。在一些实施例中，根据图3A的布局图300A至少部分地制造导线结构300B。
在图3B中，导线结构300B包括：中柱310B”、312B”、314B”和316B”，是导电结构并且与图3A的相应中柱图案310B、312B、314B和316B相关；通孔308”，是导电结构并且与图3A的通孔图案308相关；以及短柱图案306C”，是导电结构并且与图3A的短柱图案306C相关。
图3C是根据本发明的至少一个实施例的IC结构的导线结构的布局图300C。
在一些实施例中，导线结构是图1的导线结构102。在一些实施例中，IC结构是图1的IC结构100。在一些实施例中，导线结构是图3B的导线结构300B。
图3C的布局图类似于图3A的布局图300A。为了简明，将不讨论布局图300C和布局图300A之间的类似性。相反，讨论将集中于布局图300C和布局图300A之间的差异。
在图3C中，中柱图案310A'-310B'、312A'-312B'、314A'-314B'、316A'-316B'、320A'-320B'、322A'-322B'、324A'-324B'、326A'-326B'等在垂直方向上以阿尔法(α)方向间隔(图3C中的垂直间隔)距离S3从彼此直接相邻的图案偏移，其中，S3大于距离S2，从而使得S2<S3。从图3A中的S2增加至图3C中的S3的优势是S3在中柱图案之间提供更大的间距，这便于信号线的放置/布线。
虽然短柱图案306A'、306C'、318A'和318C'的长轴保持与图3C中的相应贝塔(β)轨道8b、24b、4b和20b大致同轨对准，短柱图案306B'、306D'、318B'和318D'中的长轴相对于图3A中的相应短柱图案306B、306D、318B和318D的长轴的位置向上。在图3C中，短柱图案306B'、306D'、318B'和318D'的长轴位于成对的贝塔(β)轨道14b和15b、30b和31b、10b和11b以及26b和27b之间。
中柱图案310A'-310B'、312A'-312B'、314A'-314B'、316A'-316B'、320A'-320B'、322A'-322B'、324A'-324B'、326A'-326B'等中的每个具有长度LMP3，其中，LMP3<LMP2。在图3C中，LMP3大致是13个轨道(13T)。在一些实施例中，S3是SEOL的函数，从而使得S3＝f(SEOL)。在一些实施例中，根据M(i+j)金属化层的垂直间隔的TVR间隔阈值来选择距离S3，其中，在图3C中具有j＝2，从而使得M(i+j)＝M(3)。在一些实施例中，j是正偶数且j≥4。
垂直间隔的距离S3略大于S2，从而使得S3≈S2和S3>(≈S2)。在图3C中，S3大致是11个轨道(11T)。在一些实施例中，(≈S2+1T)≤S3≤(≈S2+2T)。在一些实施例中，S3是SEOL的函数，从而使得S3＝f(SEOL)，其中(再次)SEOL表示用于制造与布局图300C相对应的导线结构的工艺节点的最小线端间距。在一些实施例中，≈(7/3)*SEOL≤S3≤≈3*SEOL。在一些实施例中，S3满足除了关系(≈S2+1T)≤S3≤(≈S2+2T)或关系≈(4/3)*SEOL≤S2≤≈2*SEOL之外的关系。在一些实施例中，S3是不同于大致11个轨道的轨道数。
在一些实施例中，LMP2<LLP，其中(再次)，LLP是长柱的长度，并且其中(再次)，LLP大致等于(但不大于)Blech长度LBlech，从而使得LLP≈LBlech和LLP≤LBlech。应当注意，LBlech表示导体的长度，其中，小于该导体的长度大致不发生电迁移。
在图3C中，LCO3A大致是三个轨道(3T)，从而使得LCO3A≈3T，其导致距离X3A的相应间隙，其中，在图3C中X3A大致是两个轨道(2T)，从而使得X3A≈2T。在一些实施例中，LCO3A是大于大致三个轨道的轨道数。在一些实施例中，X3A是除了大致二个轨道之外的轨道数。
还在图3C中，LCO3B大致是十个轨道(10T)，从而使得LCO3B≈10T，其导致距离X3B的相应间隙，其中，X3B大致是图3C中的九个轨道(9T)，从而使得X3B≈9T。在一些实施例中，LCO3B是大于大致十个轨道的轨道数。在一些实施例中，X3B是除了大致九个轨道之外的轨道数。
在一些实施例中，布局图300C是电网的部分。在一些实施例中，中柱图案310A'-310B'、312A'-312B'、320A'-320B'和322A'-322B'表示提供有第一参考电压的中柱。在一些实施例中，第一参考电压是VDD。在一些实施例中，中柱图案314A'-314B'、316A'-316B'、324A'-324B'和326A'-326B'表示提供有第二参考电压的中柱。在一些实施例中，第二参考电压是VSS。
根据图3C的布局图300C至少部分地制造的IC结构(相对于未根据布局图300C制造的相应IC结构)具有以下优势中的一个或多个：合并柱，并且因此降低的布线资源的消耗和/或更大的布线密度；或减少的总布线长度(TWL)并且因此减少的焦耳加热。
根据本发明的至少一个实施例，将布局图300C修改为图3D的布局图300D(如下文所讨论的，还参见下文在图4的流程图中所讨论的)作为实现符合(相对于表示M(i+j)层中的导电区段/部分的横向布线的线图案，其中，在图3C的背景中将是M(i+j)层＝M(5))TVR垂直间隔(垂直间隙)规则的一种方式，并且因此实现足够的TVR垂直间隔以横向地布线线图案。在一些实施例中，作为将布局图300C修改为布局图300D的部分，相应地重新定位通孔图案308。
图3C'是根据本发明的至少一个实施例的IC结构的导线结构的布局图300C'。
图3C'的布局图300C'是图3C的布局图300C的简化版本。特别地，已经省略了图3C的布局图300C的许多标签和标注。提供了图3C'的布局图300C'，例如，以便于与图3D的布局图300D(下文讨论)并排比较。
图3D是根据本发明的至少一个实施例的IC结构的导线结构的布局图300D。
在一些实施例中，导线结构是图1的导线结构102。在一些实施例中，IC结构是图1的IC结构100。在一些实施例中，导线结构是图3B的导线结构300B。
图3D的布局图300D类似于图3A的布局图300A。为了简明，将不讨论布局图300D和布局图300A之间的类似性。相反，讨论将集中于布局图300D和布局图300A之间的差异。
在图3D中，中柱图案310A”'至310B”'、312A”'至312B”'、314A”'至314B”'、316A”'至316B”'、320A”'至320B”'、322A”'至322B”'、324A”'至324B”'、326A”'至326B”'等在垂直方向上都以阿尔法(α)方向间隔(图3D中的垂直间隔)距离S4从彼此直接相邻的图案偏离，其中，S4大于距离S3，从而使得S3<S4。从图3C和3C'中的S3增加至图3D中的S4的优势在于：S4在中柱图案之间提供更大的间距，这有利于信号线的放置/布线。而且，短柱图案306A”'至306D”'、318A”'至318D”'、328A”'至328D”'以及330A”'至330D”'的长轴已经在垂直方向上相对于图3C中的相应短柱图案306A'-306D'、318A'-318D'、328A'-328D'和330A'-330D'的长轴的位置进行偏移。
中柱图案310A”'-310B”'、312A”'-312B”'、314A”'-314B”'、316A”'-316B”'、320A”'-320B”'、322A”'-322B”'、324A”'-324B”'、326A”'-326B”'等中的每个具有长度LMP4，其中，LMP4<LMP3。在图3D中，LMP4大致是八个轨道(8T)。在一些实施例中，S4是SEOL的函数，从而使得S4＝f(SEOL)。在一些实施例中，根据M(i+j+k)金属化层的垂直间隔的TVR间隔阈值来选择距离S4，其中，k是正整数且k≥2。在图3D中，k＝2且i＝2，从而使得M(i+j+k)＝M(5)。在一些实施例中，k是正偶数且k≥4。
垂直间隔的距离S4大于S3，从而使得S3<S4。在图3D中，S4大致是十七个轨道(17T)。在一些实施例中，(≈S3+4T)≤S4≤(≈S3+6T)。在一些实施例中，S4是SEOL的函数，从而使得S4＝f(SEOL)，其中(再次)SEOL表示用于制造与布局图300B相对应的导线结构的工艺节点的最小线端间距。在一些实施例中，(≈13/3)*SEOL≤S4≤≈5*SEOL。在一些实施例中，S4满足除了关系(≈S3+4T)≤S4≤(≈S3+6T)或关系≈(13/3)*SEOL≤S4≤≈5*SEOL以外的关系。在一些实施例中，S4是不同于大致19个轨道的轨道数。
在一些实施例中，LMP4<LLP，其中(再次)，LLP是长柱的长度，并且其中(再次)，LLP大致等于(但不大于)Blech长度LBlech，从而使得LLP≈LBlech和LLP≤LBlech。应当注意，LBlech表示导体的长度，其中，小于该导体的长度大致不发生电迁移。
在图3D中，LCO4A大致是三个轨道(3T)，从而使得LCO4A≈3T，其导致距离X4A的相应间隙，其中，X4A大致是图3C中的两个轨道(2T)，从而使得X4A≈2T。在一些实施例中，LCO4A是大于大致三个轨道的轨道数。在一些实施例中，X4A是除了大致二个轨道之外的轨道数。
还在图3D中，LCO4B大致是十个轨道(10T)，从而使得LCO4B≈10T，其导致距离X4B的相应间隙，其中，X4B大致是图3D中的九个轨道(9T)，从而使得X4B≈9T。在一些实施例中，LCO4B是大于大致十个轨道的轨道数。在一些实施例中，X4B是大于大致九个轨道的轨道数。
在一些实施例中，布局图300C是电网的部分。在一些实施例中，中柱图案310A”'-310B”'、312A”'-312B”'、320A”'-320B”'和322A”'-322B”'表示提供有第一参考电压的中柱。在一些实施例中，第一参考电压是VDD。在一些实施例中，中柱图案314A”'-314B”'、316A”'-316B”'、324A”'-324B”'和326A”'-326B”'表示提供有第二参考电压的中柱。在一些实施例中，第二参考电压是VSS。
根据图3D的布局图300D至少部分地制造的IC结构(相对于未根据布局图300D制造的相应IC结构)具有以下优势中的一个或多个：合并柱，并且因此降低的布线资源的消耗和/或更大的布线密度；或减少的总布线长度(TWL)并且因此减少的焦耳加热。
图4是根据本发明的至少一个实施例的生成IC结构的导线结构的布局图的方法400的流程图。
在一些实施例中，由方法400生成的布局图是图2B的布局图200B。在一些实施例中，由方法400生成的布局图是图3A的布局图300A。在一些实施例中，由方法400生成的布局图是图3C的布局图300C。在一些实施例中，由方法400生成的布局图是图3C'的布局图300C'。在一些实施例中，由方法400生成的布局图是图3D的布局图300D。
在图4中，方法400的流程图包括框422-448。由计算机的处理器执行框422-446中的至少一个。处理器的实例是图5的处理器502(下文讨论)。计算机的一个实例是图5的电子设计自动化(EDA)系统500(下文讨论)。在一些实施例中，由计算机的处理器执行框422-446中的每个。在一些实施例中，将由方法400生成的布局图存储在非暂时性计算机可读介质上。非暂时性计算机可读介质的实例是存储在图5的存储器504中的布局图507(如下所述)。
在框422处，对层Mn中的导电区段执行IR压降分析。假设Mn层中的导电区段满足框422的IR压降分析，然后工艺流程进行至框424，其中，确定表示Mn层中的导电部分/区段的一个或多个带状图案中的任何一个是否存在电迁移问题。如果框424的结果是否定的，则工艺流程进行至框426，其中，在布局中使用带状图案，从而产生布局图。在一些实施例中，带状图案表示比长柱(其中，长柱的长度与如上所述的Blech长度LBlech相关)更长的导线。然后工艺流程从框426进行至框448，其中，基于布局，(A)制造一个或多个半导体掩模中的至少一个(参见图6，下文讨论)或(B)制造初始半导体集成电路的层中的至少一个组件(再次参见图6，下文讨论)。
如果框424的结果为肯定的，即确定布局中存在电迁移问题，则工艺流程进行至框428。在框428处，尝试使用短柱和垂直相邻的成对短柱图案之间的Y1间距。框428的执行导致将短柱插入到布局图中以替换具有电迁移问题的相应带状图案。短柱图案的例实例是图2A的短柱图案202A-202D和204A-204(上文所讨论的)。Y1间距的一个实例是图2A中的SEOL。流程从框428进行至框430。
在框430处，确定用于TVR布线的间距是否不足。更特别地，执行框430确定垂直相邻的成对短柱图案之间的垂直间隔距离Y1是否足以符合用于M(i)层中的导电区段/部分的垂直间隔的TVR间隔阈值，其中，i是非负整数，并且因此容纳横向地布线在其间的线图案(表示M(i)层中的导电区段/部分)。图2A示出不足的垂直间隔距离的实例。如果框430的结果是否定的，则工艺流程进行至框432，其中，使用短柱图案和Y1间距(参见框428)，产生布局。流程从框432进行至框448(上文讨论)。
如果框430的结果是肯定的，则流程进行至框434。在框434处，尝试使用长度LMED2为的中柱和垂直相邻的成对中柱图案之间的间距Y2。更特别地，框434的执行将成对的短柱图案合并为长度LMED2的相应中柱图案，并且设置具有长度LMED2的垂直相邻的成对中柱图案之间的间距Y2。在图2B示出这种合并和间距的第一实例，其中，图2A的短柱图案202A-202D和204A-204D中的成对图案已经合并成图2B中的相应的中柱图案210A-210B和212A-212B，在图2B中，Y2＝S2。在图3A中示出这种合并的第二实例，其中，已经将图2A的短柱图案202A-202D、204A-204D等中的成对图案合并成图3A中的相应中柱图案310A-310B、312A-312B等，其中，Y2＝S2。流程从框434进行至框436。
在框436处，确定用于TVR布线的间距是否不足。更特别地，执行框436确定垂直相邻的成对短柱图案之间的垂直间隔距离Y2是否足以符合用于层M(i)中的导电区段/部分的垂直间隔的TVR间隔阈值，并且因此容纳横向地布线在其间的线图案(表示层M(i)中的导电区段/部分)。如果框436的结果是否定的，则流程进行至框438。在框438处，使用长度为LMED2的中柱和Y2间距，产生修改后的布局图。流程从框438进行至框448(上文讨论)。
如果框436的结果是肯定的，则流程进行至框440。在框440处，尝试使用长度LMED3的中柱和垂直相邻的成对中柱图案之间的Y3间距。更特别地，执行框434将中柱图案的长度从长度LMED2减小至长度LMED3，并且将垂直相邻的成对中柱图案之间的间距从距离S2增加至距离S3。在图3C中示出这种长度减小和间距增加的实例，其中，图3A的中柱图案310A-310B、312A-312B、314A-314B、316A-316B、320A-320B、322A-322B、324A-324B和326A-326B在图3A中具有长度LMED2＝LMP2，并且已经缩短为图3C的中柱图案310A'-310B'、312A'-312B'、314A'-314B'、316A'-316B'、320A'-320B'、322A'-322B'、324A'-324B'和326A'-326B'，其中，它们在图3C中具有长度LMED3＝LMP3，在图3C中，Y3＝S3。流程从框440进行至框442。
在框442处，确定用于TVR布线的间距是否不足。更特别地，执行框442确定垂直相邻的成对短柱图案之间的垂直间隔距离Y3是否足以符合层M(i)中的导电区段/部分的垂直间隔的TVR间隔阈值，并且因此容纳横向地布线在其间的线图案(表示层M(i)中的导电区段/部分)。如果框442的结果是否定的，则流程进行至框444。在框444处，使用长度为LMED3的中柱和间距Y3，产生修改后的布局图。流程从框444进行至框448(上文讨论)。
如果框442的结果是肯定的，则流程进行至框446。在框446处，使用长度LMED4的中柱和垂直相邻的成对中柱图案之间的间距Y4来形成修订的布局图。更特别地，执行框446将中柱图案的长度从长度LMED3减小至长度LMED4，并且将垂直相邻的成对中柱图案之间的间距从距离S3增加至距离S4。在图3D中示出这种长度减小和间距增加的实例，其中，图3C的中柱图案310A'-310B'、312A'-312B'、314A'-314B'、316A'-316B'、320A'-320B'、322A'-322B'、324A'-324B'和326A'-326B'在图3C中具有长度LMED3＝LMP3，并且已经缩短至在图3D中具有长度LMED4＝LMP4的图3D的中柱图案310A”'-310B”'、312A”'-312B”'、314A”'-314B”'、316A”'-316B”'、320A”'-320B”'、322A”'-322B”'、324A”'-324B”'和326A”'-326B”'，其中，在图3D中，Y4＝S4。流程从框446进行至框448(上文讨论)。
图5是根据本发明的至少一个实施例的电子设计自动化(EDA)系统500的框图。
在一些实施例中，EDA系统500包括自动放置和布线(APR)系统。根据一些实施例，例如使用EDA系统500来实现图4的流程图的方法。
在一些实施例中，EDA系统500是包括硬件处理器502和非暂时性计算机可读存储介质504的通用计算器件。其中，存储介质504编码有，即，存储计算机程序代码506(即，可执行指令集)。根据一个或多个实施例(以下称为所述工艺和/或方法)，由硬件处理器502执行指令506表示(至少部分地)EDA工具，其中，该EDA工具实现例如图4的方法的部分或全部。
处理器502通过总线508电连接至计算机可读存储介质504。处理器502也通过总线508电连接至I/O接口510。网络接口512也通过总线508电连接至处理器502。网络接口512连接至网络514，从而使得处理器502和计算机可读存储介质504能够经由网络514连接至外部元件。处理器502配置为执行编码在计算机可读存储介质504中的计算机程序代码506，以便使得系统500可用于实施所述工艺和/或方法的部分或全部。计算机可读存储介质504还包括根据所述工艺和/或方法的部分或全部生成的一个或多个布局图507。在一个或多个实施例中，处理器502是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质504是电子、磁、光学、电磁、红外和/或半导体系统(或装置或器件)。例如，计算机可读存储介质504包括半导体或固相存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质504包括只读光盘存储器(CD-ROM)、光盘读/写(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质504存储配置为使得系统500(其中这种执行(至少部分地)表示EDA工具)可用于实施所述工艺和/或方法的部分或全部的计算机程序代码506。在一个或多个实施例中，存储介质504还存储有助于实施所述工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质504存储标准单元库(未示出)。
EDA系统500包括I/O接口510。I/O接口510连接至外部电路。在一个或多个实施例中，I/O接口510包括键盘、小型键盘、鼠标、轨迹球、触控板、触摸屏、和/或向处理器502传达信息和命令的光标方向键。
此外，EDA系统500包括网络接口512。网络接口512包括诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA的无线网络接口；或诸如ETHERNET、USB或IEEE-1394的有线网络接口。在一个或多个实施例中，在两个或更多个系统500中实现所述工艺和/或方法的部分或全部。
系统500配置为通过I/O接口510接收信息。通过I/O接口510接收的信息包括用于由处理器502处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。信息通过总线508传送至处理器502。EDA系统500配置为通过I/O接口510接收与UI有关的信息。该信息作为用户界面(UI)542存储在计算机可读介质504中。
在一些实施例中，所述工艺和/或方法的部分或全部实现为作为由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为额外的软件应用的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为软件应用的插件。在一些实施例中，所述工艺和/或方法中的至少一个实现为作为EDA工具的部分的软件应用。在一些实施例中，所述工艺和/或方法的部分或全部实现为作为由EDA系统500使用的软件应用。在一些实施例中，使用诸如可从铿腾电子科技公司(CADENCEDESIGN SYSTEMS,Inc.)获得的工具或其他合适的布局图生成工具生成布局图。
在一些实施例中，工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可去除和/或内部/机内的储存或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡等)中的一种或多种。
图6是根据本发明的至少一个实施例的集成电路(IC)制造系统600和与其相关的IC制造流程的框图。
在图6中，IC制造系统600包括在设计、开发和制造周期中彼此相互作用的实体(诸如设计室620、掩模室630和IC制造商/制造者(“fab”)640，和/或与制造IC器件660有关的服务。通过通信网络连接系统600中的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是诸如内联网和因特网的各种不同的网络。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体相互作用并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室620、掩模室630和IC制造工厂640中的两个或多个由单个较大公司拥有。在一些实施例中，设计室620、掩模室630和IC制造工厂640中的两个或多个以共同设施的方式共存并且使用公共资源。
设计室(或设计团队)620生成IC设计布局图622。IC设计布局图622包括为IC器件660设计的各种几何图案。几何图案对应于构成要制造的IC器件660的各种组件的金属、氧化物或半导体层的图案。各层结合以形成各种IC功能。例如，IC设计布局图622的部分包括要形成在半导体衬底(诸如硅晶圆)中的各个IC部件(诸如有源区、栅电极、源极和漏极、金属线或层间互连的通孔)和用于接合焊盘的开口，以及设置在半导体衬底上的各种材料层。设计室620实施适当的设计过程以形成IC设计布局图622。设计过程包括逻辑设计、物理设计或放置和布线中的一个或多个。IC设计布局图622呈现为具有几何图案信息的一个或多个数据文件。例如，可以以GDSII文件格式或DFII文件格式表示IC设计布局图622。
掩模室630包括数据准备632和掩模制造634。掩模室630使用IC设计布局图622制造一个或多个掩模，以用于根据IC设计布局图622制造用于制造IC器件660的各个层。掩模室630实施掩模数据准备632，其中，IC设计布局图622转换为代表性数据文件(“RDF”)。掩模数据准备632向掩模制造644提供RDF。掩模制造644包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(掩模版)或半导体晶圆。设计布局图由掩模数据准备632操作以符合掩模写入器的特定特性和/或IC制造工厂640的要求。在图6中，掩模数据准备632和掩模制造634示出为单独的元件。在一些实施例中，掩模数据准备632和掩模制造634可以统称为掩模数据准备。
在一些实施例中，掩模数据准备632包括光学邻近校正(OPC)，其使用光刻增强技术来补偿诸如可能由衍射、干涉、其他工艺效应等引起的那些的图像误差。OPC调整IC设计布局图622。在一些实施例中，掩模数据准备632还包括分辨率增强技术(RET)，诸如离轴照明、子分辨率辅助部件、相移掩模、其他合适的技术等，或它们的组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。
在一些实施例中，掩模数据准备632包括掩模规则检查器(MRC)，该掩模规则检查器(MRC)利用一组掩模创建规则检查已经在OPC中经历工艺之后的IC设计布局图，其中，该组掩模创建规则包括特定的几何和/或连接性限制以确保足够的边距，以解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局图以补偿掩模制造644期间的限制，这可以取消OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备632包括光刻工艺检查(LPC)，其模拟将由IC晶圆640实施的处理以制造IC器件660。LPC基于IC设计布局图622模拟该处理以创建模拟制造的诸如IC器件660的器件。LPC仿真中的处理参数可以包括与IC制造周期的各个工艺相关的参数，与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑了诸如空间图像对比度、焦点深度(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适因素等的各种因素或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟器件在形状上不够接近而无法满足设计规则，则将重复OPC和/或MRC以进一步改进IC设计布局图622。
应当理解，为了清楚起见，已经简化了掩模数据准备632的上述描述。在一些实施例中，数据准备632包括诸如逻辑操作(LOP)的额外的特征以根据制造规则修改IC设计布局图。此外，可以以各种不同的顺序执行在数据准备632期间应用于IC设计布局图622的工艺。
在掩模数据准备632之后和掩模制造644期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，电子束(e束)或多电子束的机制(mechanism)用于在掩模(光掩模或掩模版)上形成图案。采样各种技术来形成掩模。在一些实施例中，使用二进制技术形成掩模。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的辐射束(诸如紫外(UV)束)被不透明区阻挡并透过透明区。在一个实例中，二元掩模包括透明衬底(例如，石英玻璃)和涂覆在掩模的不透明区中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各个部件配置为具有合适的相位差以提高分辨率和成像质量。在各个实例中，相移掩模可以是衰减型PSM或交替型PSM。通过掩模制造644产生的掩模用于各个工艺中。例如，这种掩模可以用在离子注入工艺中以在半导体晶圆中形成各种掺杂区，用在蚀刻工艺中以在半导体晶圆中形成各种蚀刻区，和/或用在其他合适的工艺中。
IC制造工厂640是一个IC制造公司，其包括一个或多个用于制造各种不同IC产品的制造设备。在一些实施例中，IC制造工厂640是半导体代工厂。例如，可以存在用于多个IC产品(前段制程(FEOL)制造)的前段制造的制造设备，而第二制造设备可以提供用于IC产品(后段制程(BEOL)制造))互连和封装的后段制造，以及第三个制造设备(facility)可能为代工公司提供其他服务。
IC制造工厂640使用由掩模室630制造的掩模(或多个掩模)来制造IC器件660。因此，IC制造工厂640至少间接地使用IC设计布局图622来制造IC器件660。在一些实施例中，使用掩模(或多个掩模)由IC制造工厂640制造半导体晶圆642以形成IC器件660。半导体晶圆642包括具有形成在其上的材料层的硅衬底或其他适当的衬底。半导体晶圆还包括一个或多个各种掺杂区、介电部件、多层互连件等(在后续的制造步骤中形成)。
例如，在于2016年2月9日授权的第9,256,709号美国专利，2015年10月1日发表的美国预授权出版号20150278429，2014年2月6日发表的美国预授权出版号20140040838和2007年8月21日授权的第7,260,442号美国专利中找到关于集成电路(IC)制造系统(例如，图6的系统600)以及与其相关的IC制造流程的细节，其每个的全部内容结合于此作为参考。
本发明的一方面涉及一种生成布局图的方法，所述布局图是集成电路(IC)的导线结构的修改的布局图，该方法包括：对于第一组短柱图案，其包括在存储在非暂时性计算机可读介质上的初始布局图中，其中，第一组短柱图案表示M(i)金属化层的部分并且其中i是非负整数，并且其包括彼此不重叠的第一短柱图案至第四短柱图案，第一短柱图案至第四短柱图案的长对称轴与参考线大致共线，确定第一组相应的直接相邻的构件之间的间隔的第一距离；识别出第一距离小于M(i)层的横向布线(TVR)的间隔阈值；将成对的第一短柱图案和第二短柱图案以及第三短柱图案和第四短柱图案合并成彼此不重叠的相应的第一中柱图案和第二中柱图案，其具有与第一参考线大致共线的长对称轴；并且其具有间隔的第二距离；以及将第二距离设置为大于M(i)层的TVR间隔阈值，产生修改的布局图，其中，由计算机的处理器执行确定、合并和设置中的至少一个。在一些实施例中，该方法还包括：基于布局图制造(A)一个或多个半导体掩模或(B)位于初步半导体集成电路的层中的至少一个组件中的至少一个。在一些实施例中，第一距离由变量S1表示；第二距离由变量S2表示；第一距离S1等于用于制造与布局图相对应的导线结构的工艺节点的最小线端间距SEOL；第二距离S2具有使得≈(4/3)*SEOL≤S2≤≈2*SEOL的范围。在一些实施例中，该方法还包括：识别出第二距离小于用于M(i+j)金属化层的TVR间隔阈值，其中，j是整数且j≥2；增加第二距离以变成第三距离；并将第三距离设置为大于M(i+j)层的TVR距离。在一些实施例中，第一距离由变量S1表示；第三距离由变量S3表示；第一距离S1等于用于制造与布局图相对应的导线结构的工艺节点的最小线端间距SEOL；第三距离S3具有使得≈(7/3)*SEOL≤S3≤≈3*SEOL的范围。在一些实施例中，该方法还包括：识别出第三距离小于用于M(i+j+k)金属化层的TVR间隔阈值，其中，k是整数且k≥2；并增加第三距离以变成第四距离；并且将第四距离设置为大于M(i+j+k)层的TVR距离。在一些实施例中，第四距离由变量S4表示；并且第四距离具有使得≈(13/3)*SEOL≤S4≤≈5*SEOL的范围。在一些实施例中，该方法还包括：将第一中柱图案和第二中柱图案设置为具有沿着参考线的第一长度；识别出第二距离小于M(i+j)金属化层的TVR间隔阈值，其中，j是整数且j≥2；并减小第一长度以变成第二长度；第二长度小于第一长度。在一些实施例中，第一短柱图案至第四短柱图案中的每个在阿尔法(α)方向上的长度是第三长度；并且第三长度小于第二长度。
在实施例中，生成布局图的方法还包括：基于所述布局图制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
在实施例中，由变量S1表示所述第一距离；由变量S2表示所述第二距离；所述第一距离S1等于用于制造与所述布局图相对应的导线结构的工艺节点的最小线端间距SEOL；所述第二距离S2具有使得≈(4/3)*SEOL≤S2≤≈2*SEOL的范围。
在实施例中，所述方法还包括：识别出所述第二距离小于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；增加所述第二距离以变成第三距离；以及将所述第三距离设置为大于所述M(i+j)层的所述横向布线的距离。
在实施例中，由变量S1表示所述第一距离；由变量S3表示所述第三距离；所述第一距离S1等于用于制造与所述布局图相对应的所述导线结构的工艺节点的最小线端间距SEOL；所述第三距离S3具有使得≈(7/3)*SEOL≤S3≤≈3*SEOL的范围。
在实施例中，生成布局图的方法还包括：识别出所述第三距离小于M(i+j+k)金属化层的横向布线的间隔阈值，其中，k是整数且k≥2；以及增加所述第三距离以变成第四距离；以及将所述第四距离设置为大于所述M(i+j+k)层的横向布线的距离。
在实施例中，由变量S4表示所述第四距离；以及所述第四距离具有使得≈(13/3)*SEOL≤S4≤≈5*SEOL的范围。
在实施例中，所述方法还包括：将所述第一中柱图案和所述第二中柱图案设置为沿着所述参考线的第一长度；识别出所述第二距离小于用于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；以及减小所述第一长度以变成第二长度；所述第二长度小于所述第一长度。
在实施例中，所述第一短柱图案至所述第四短柱图案中的每个在阿尔法(α)方向上的长度是第三长度；以及所述第三长度小于所述第二长度。本发明的另一方面涉及一种布局图的系统，其中、所述布局图的系统用于修改集成电路(IC)的导线结构，该系统包括：至少一个处理器；以及包括用于一个或多个程序的计算机程序代码的至少一个非暂时性计算机可读介质(NTCRM)。至少一个NTCRM、计算机程序代码和至少一个处理器配置为使得所述系统：对于第一组短柱图案，包括在存储在至少一个NTCRM中的初始布局图中，其中，短柱图案表示M(i)金属化层的部分，并且其中，i是非负整数，并且其包括彼此不重叠的第一短柱图案至第四短柱图案且具有与第一参考线大致共线的长对称轴，确定第一组的相应的直接相邻的构件之间的间隔的第一距离；识别出第一距离小于M(i)层的横向布线的(TVR)间隔阈值；并且将成对的第一短柱图案和第二短柱图案以及第三短柱图案和第四短柱图案合并为彼此不重叠的相应的第一中柱图案和第二中柱图案，它们具有与第一参考线大致共线的长对称轴，并且具有间隔的第二距离，第二距离大于第一距离；识别出第二距离小于M(i+j)金属化层的TVR间隔阈值，其中，j是整数且j≥2；并且将第二距离增加至第三距离，第三距离等于或大于M(i+j)层的TVR间隔阈值，产生修改的布局图。在一些实施例中，该系统还包括：基于修改后的布局图来制造(A)一个或多个半导体掩模或(B)位于初步半导体集成电路的层中的至少一个组件中的至少一个的设施。在一些实施例中，至少一个NTCRM、计算机程序代码和至少一个处理器还配置为使系统：识别出第三距离小于M(i+j+k)金属化层的TVR间隔阈值，其中，k是整数且k≥2；增加第三距离以变成第四距离；并将第四距离设置为大于M(i+j+k)层的TVR距离。在一些实施例中，该系统还包括：将第一中柱图案至第四中柱图案设置为阿尔法(α)方向上的第一长度；确定成对的第一中柱图案和第二中柱图案以及第三中柱图案和第四中柱图案中的至少一个违反M(i+j)金属化层的阿尔法(α)方向间隔的TVR距离，其中，j是整数并且j≥2；并且将第一中柱图案至第四中柱图案中的每个的阿尔法(α)方向上的长度从第一长度减小至第二长度；第二长度小于第一长度。在一些实施例中，第一短柱图案至第四短柱图案中的每个在阿尔法(α)方向上的长度是第三长度；并且第三长度小于第二长度。在一些实施例中，初始布局图还包括：第二组的第五短柱图案至第八短柱图案，表示M(i+1)金属化层的部分，彼此不重叠并且具有大致平行于第二参考线的长对称轴，第二参考线大致垂直于第一参考线，并且第一短柱图案和第二短柱图案相应地重叠；以及表示通孔结构的通孔图案，其中，通孔图案将第一组短柱图案中的短柱图案与第二组中的相应短柱图案电连接；并且其中，至少一个NTCRM、计算机程序代码和至少一个处理器还配置为使系统重新定位通孔图案以将第一中柱图案和第二中柱图案与第二组中的第五短柱图案至第八短柱图案中的相应短柱图案电连接。
在实施例中，生成布局图的系统还包括：制造设备，基于所述修改的布局图制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
在实施例中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：识别出所述第三距离小于M(i+j+k)金属化层的横向布线的间隔阈值，其中，k是整数且k≥2；增加所述第三距离以变成第四距离；以及将所述第四距离设置为大于所述M(i+j+k)金属化层的横向布线的距离。
在实施例中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：将所述第一中柱图案和第二中柱图案设置为沿着所述第一参考线的第一长度；识别出所述第三距离小于所述M(i+j)金属化层的所述横向布线的间隔阈值，其中，j是整数且j≥2；以及减小所述第一长度以变成第二长度；所述第二长度小于所述第一长度。
在实施例中，沿着所述第一短柱图案至所述第四短柱图案中的每个的参考线的长度是第三长度；以及所述第三长度小于所述第二长度。
在实施例中，所述初始布局图案还包括：第二组的第五短柱图案、第六短柱图案、第七短柱图案和第八短柱图案，所述第五短柱图案至所述第八短柱图案：表示M(i+1)金属化层的部分；彼此不重叠；以及具有平行于第二参考线的长对称轴，所述第二参考线垂直于所述第一参考线；以及第一短柱图案和第二短柱图案相应地重叠；以及通孔图案，表示通孔结构，所述通孔图案将所述第一组的短柱图案中的一些图案与所述第二组中的相应短轴图案电连接；以及所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：重新定位所述通孔图案以将所述第一中柱图案和所述第二中柱图案与所述第二组的所述第五短柱图案至所述第八短柱图案中的相应图案电连接。
本发明的又一方面涉及集成电路(IC)中的导线结构并且相对于具有阿尔法(α)和贝塔(β)轨道的网格进行布置，其中，阿尔法(α)和贝塔(β)轨道大致平行于相应的正交阿尔法(α)和贝塔(β)方向，导线结构包括：第一组中柱，其长轴与相应的阿尔法(α)轨道大致同轴；第二组短柱，其长轴与相应的贝塔(β)轨道大致平行；以及通孔，将第一组中柱连接至第二组短柱的相应构件。在一些实施例中，第一组中柱：表示M(i)金属化层的部分，其中，i是非负整数，并且包括相对于阿尔法(α)方向彼此不重叠的成对的第一中柱和第二中柱以及第三中柱和第四中柱，并且在它们之间具有阿尔法(α)方向间隔的第一距离。在一些实施例中，第二组短柱：表示M(i+1)金属化层的部分；彼此不重叠；并且具有与第一贝塔(β)轨道至第四贝塔(β)轨道大致同轨对准的长对称轴；并且与成对的第一中柱和第二中柱以及第三中柱和第四中柱重叠；并且第一距离大于M(i)层的最小横向布线(TVR)间隔阈值。在一些实施例中，第一距离由变量S2表示；用于制造导线结构的工艺节点具有最小线端间距SEOL；并且第一距离S2具有使得≈(4/3)*SEOL≤S2≤≈2*SEOL的范围。在一些实施例中，制造导线结构的工艺节点具有导线区段的最小长度LMIN；线端间距，SEOL；并且第一中柱至第四中柱中的每个具有长度LMED；以及LMED≈2*LMIN。在一些实施例中，第一距离大于M(i+j)金属化层的最小TVR间隔阈值，其中，j是整数且j≥2。在一些实施例中，第一距离大于M(i+j+k)金属化层的最小TVR间隔阈值，其中，k是整数且k≥2。
在实施例中，由变量S2表示所述第一距离；制造所述导线结构的工艺节点具有最小线端间距，SEOL；以及所述第一距离S2具有使得≈(4/3)*SEOL≤S2≤≈2*SEOL的范围。
在实施例中，制造所述导线结构的工艺节点具有导线区段的最小长度LMIN；线端间距，SEOL；以及所述第一中柱至所述第四中柱中的每个具有长度LMED；以及LMED≈2*LMIN。
在实施例中，所述第一距离大于M(i+j)金属化层的最小横向布线的间隔阈值，其中，j是整数且j≥2。
在实施例中，所述第一距离大于M(i+j+k)金属化层的最小横向布线的间隔阈值，其中，k是整数且k≥2。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种生成布局图的方法，其中，所述布局图为集成电路(IC)的导线结构的修改的布局图，所述方法包括：
对于第一组短柱图案，包括在存储在非暂时性计算机可读介质上的初始布局图中，表示M(i)金属化层的部分，并且其中，i是非负整数，并且包括彼此不重叠的第一短柱图案、第二短柱图案、第三短柱图案和第四短柱图案，所述第一短柱图案至所述第四短柱图案的长对称轴与参考线共线，
确定所述第一组的直接相邻的相应构件之间的间隔的第一距离；
识别出所述第一距离小于所述M(i)金属化层的横向布线(TVR)的间隔阈值；
将成对的所述第一短柱图案和所述第二短柱图案以及所述第三短柱图案和所述第四短柱图案合并为彼此不重叠的相应的第一中柱图案和第二中柱图案，其中，所述第一中柱图案和所述第二中柱图案具有与所述参考线共线的长对称轴，并且具有间隔的第二距离；以及
将所述第二距离设置为大于所述M(i)金属化层的所述横向布线的间隔阈值，产生所述修改的布局图；
其中，由计算机的处理器执行所述确定、所述合并和所述设置中的至少一个。
2.根据权利要求1所述的生成布局图的方法，还包括：
基于所述布局图制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
3.根据权利要求1所述的生成布局图的方法，其中：
由变量S1表示所述第一距离；
由变量S2表示所述第二距离；
所述第一距离S1等于用于制造与所述布局图相对应的导线结构的工艺节点的最小线端间距SEOL；
所述第二距离S2具有使得(4/3)*SEOL≤S2≤2*SEOL的范围。
4.根据权利要求1所述的生成布局图的方法，其中，所述方法还包括：
识别出所述第二距离小于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；
增加所述第二距离以变成第三距离；以及
将所述第三距离设置为大于所述M(i+j)金属化层的所述横向布线的距离。
5.根据权利要求4所述的生成布局图的方法，其中：
由变量S1表示所述第一距离；
由变量S3表示所述第三距离；
所述第一距离S1等于用于制造与所述布局图相对应的所述导线结构的工艺节点的最小线端间距SEOL；
所述第三距离S3具有使得(7/3)*SEOL≤S3≤3*SEOL的范围。
6.根据权利要求4所述的生成布局图的方法，还包括：
识别出所述第三距离小于M(i+j+k)金属化层的横向布线的间隔阈值，其中，k是整数且k≥2；以及
增加所述第三距离以变成第四距离；以及
将所述第四距离设置为大于所述M(i+j+k)金属化层的横向布线的距离。
7.根据权利要求6所述的生成布局图的方法，其中，
由变量S4表示所述第四距离；以及
所述第四距离具有使得(13/3)*SEOL≤S4≤5*SEOL的范围。
8.根据权利要求1所述的生成布局图的方法，其中，所述方法还包括：
将所述第一中柱图案和所述第二中柱图案设置为沿着所述参考线的第一长度；
识别出所述第二距离小于用于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；以及
减小所述第一长度以变成第二长度；
所述第二长度小于所述第一长度。
9.根据权利要求8所述的生成布局图的方法，其中，
所述第一短柱图案至所述第四短柱图案中的每个在沿着所述参考线的方向上的长度是第三长度；以及
所述第三长度小于所述第二长度。
10.一种生成布局图的系统，其中，所述布局图的系统用于修改集成电路(IC)的导线结构，所述系统包括：
至少一个处理器；以及
至少一个非暂时性计算机可读介质(NTCRM)，包括用于一个或多个程序的计算机程序代码；
其中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器配置为使所述系统：
对于第一组的短柱图案，包括在存储在所述至少一个非暂时性计算机可读介质中的初始布局图中，表示M(i)金属化层的部分，并且其中，i是非负整数，并且其中，包括彼此不重叠的第一短柱图案、第二短柱图案、第三短柱图案和第四短柱图案并且具有与第一参考线共线的长对称轴，
确定所述第一组的直接相邻的相应构件之间的间隔的第一距离；
识别出所述第一距离小于所述M(i)金属化层的横向布线的(TVR)的间隔阈值；以及
将成对的所述第一短柱图案和所述第二短柱图案以及所述第三短柱图案和所述第四短柱图案合并为彼此不重叠的相应的第一中柱图案和第二中柱图案，具有与所述第一参考线共线的长对称轴，并且具有间隔的第二距离，所述第二距离大于所述第一距离；
识别出所述第二距离小于用于M(i+j)金属化层的横向布线的间隔阈值，其中，j是整数且j≥2；以及
将所述第二距离增加至第三距离，所述第三距离等于或大于所述M(i+j)金属化层的横向布线的间隔阈值，产生修改的布局图。
11.根据权利要求10所述的生成布局图的系统，还包括：
制造设备，基于所述修改的布局图制造(A)一个或多个半导体掩模或(B)初始半导体集成电路的层中的至少一个组件中的至少一个。
12.根据权利要求10所述的生成布局图的系统，其中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：
识别出所述第三距离小于M(i+j+k)金属化层的横向布线的间隔阈值，其中，k是整数且k≥2；
增加所述第三距离以变成第四距离；以及
将所述第四距离设置为大于所述M(i+j+k)金属化层的横向布线的距离。
13.根据权利要求10所述的生成布局图的系统，其中，所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：
将所述第一中柱图案和第二中柱图案设置为沿着所述第一参考线的第一长度；
识别出所述第三距离小于所述M(i+j)金属化层的所述横向布线的间隔阈值，其中，j是整数且j≥2；以及
减小所述第一长度以变成第二长度；
所述第二长度小于所述第一长度。
14.根据权利要求13所述的生成布局图的系统，其中，
沿着所述第一短柱图案至所述第四短柱图案中的每个的参考线的长度是第三长度；以及
所述第三长度小于所述第二长度。
15.根据权利要求10所述的生成布局图的系统，其中，
所述初始布局图还包括：
第二组的第五短柱图案、第六短柱图案、第七短柱图案和第八短柱图案，所述第五短柱图案至所述第八短柱图案：
表示M(i+1)金属化层的部分；
彼此不重叠；以及
具有平行于第二参考线的长对称轴，所述第二参考线垂直于所述第一参考线；以及
第一短柱图案和第二短柱图案相应地重叠；以及
通孔图案，表示通孔结构，所述通孔图案将所述第一组的短柱图案中的一些图案与所述第二组中的相应短轴图案电连接；以及
所述至少一个非暂时性计算机可读介质、所述计算机程序代码和所述至少一个处理器还配置为使所述系统：
重新定位所述通孔图案以将所述第一中柱图案和所述第二中柱图案与所述第二组的所述第五短柱图案至所述第八短柱图案中的相应图案电连接。
16.一种导线结构，其中，所述导线结构位于集成电路(IC)中并且相对于具有阿尔法(α)轨道和贝塔(β)轨道的网格布置为与相应的正交阿尔法(α)方向和贝塔(β)方向平行，所述导线结构包括：
第一组中柱，具有与所述阿尔法(α)轨道中的相应轨道同轴的长轴；
第二组短柱，具有与所述贝塔(β)轨道中的相应轨道同轴的长轴；以及
通孔，将所述第一组中柱与所述第二组短柱中的相应构件电连接；
其中：
所述第一组中柱：
表示M(i)金属化层的部分，其中，i是非负整数，以及
包括相对于所述阿尔法(α)方向彼此不重叠的成对的第一中柱和第二中柱以及第三中柱和第四中柱，并且具有位于其间的阿尔法(α)方向间隔的第一距离；以及
所述第二组短柱：
表示M(i+1)金属化层的部分；
彼此不重叠；以及
具有与所述贝塔(β)轨道中的第一贝塔(β)轨道至第四贝塔(β)轨道同轨对准的长对称轴；以及
与相应成对的所述第一中柱和所述第二中柱以及所述第三中柱和所述第四中柱重叠；以及
所述第一距离大于所述M(i)金属化层的最小横向布线(TVR)的间隔阈值。
17.根据权利要求16所述的导线结构，其中，
由变量S2表示所述第一距离；
制造所述导线结构的工艺节点具有最小线端间距，SEOL；以及
所述第一距离S2具有使得(4/3)*SEOL≤S2≤2*SEOL的范围。
18.根据权利要求17所述的导线结构，其中，
制造所述导线结构的工艺节点具有导线区段的最小长度LMIN；
线端间距，SEOL；以及
所述第一中柱至所述第四中柱中的每个具有长度LMED；以及
LMED＝2*LMIN。
19.根据权利要求17所述的导线结构，其中，
所述第一距离大于M(i+j)金属化层的最小横向布线的间隔阈值，其中，j是整数且j≥2。
20.根据权利要求19所述的导线结构，其中，
所述第一距离大于M(i+j+k)金属化层的最小横向布线的间隔阈值，其中，k是整数且k≥2。
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