CN103514314A - 用于多重图案化集成电路的布局方法和系统 - Google Patents

用于多重图案化集成电路的布局方法和系统 Download PDF

Info

Publication number
CN103514314A
CN103514314A CN201210378038.3A CN201210378038A CN103514314A CN 103514314 A CN103514314 A CN 103514314A CN 201210378038 A CN201210378038 A CN 201210378038A CN 103514314 A CN103514314 A CN 103514314A
Authority
CN
China
Prior art keywords
layout
isolated node
node
odd loop
circuit pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210378038.3A
Other languages
English (en)
Other versions
CN103514314B (zh
Inventor
陈皇宇
欧宗桦
谢艮轩
许钦雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103514314A publication Critical patent/CN103514314A/zh
Application granted granted Critical
Publication of CN103514314B publication Critical patent/CN103514314B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。

Description

用于多重图案化集成电路的布局方法和系统
技术领域
本发明大体上涉及集成电路(IC)，并且更特别地，涉及用于设计用于多重图案化的布局的方法和自动化工具。
背景技术
在半导体制造工艺中，光刻胶图案的分辨率在约45纳米(nm)半间距处开始模糊。为了继续使用被购买用于较大技术节点的制造装置，开发了多重曝光方法。
多重曝光或多重图案化技术(MPT)涉及连续地使用两个或两个以上不同掩模在衬底的单个层上形成图案。只要每个单独掩模内的图案遵守用于技术节点的相关最小分离距离，使用多个掩模形成的图案的组合就可以包括比最小分离距离更小的分离。MPT允许线段，并且在一些情况下，将由同一掩模上的垂直部分和水平部分形成顶(角)。从而，MPT提供灵活性并且通常允许整体IC布局的明显减小。
MPT是布局分裂方法，类似于用于图形理论中的布局分裂的M-着色问题，其中，M是用于曝光单层的掩模的数量(和曝光的数量)。例如，如果两个掩模将被使用(双重图案化，DPT)，通常是指被分配有两个“颜色类型”之一的图案，其中，颜色对应于光掩模分配。
如果给定层中的给定图案与同一层中与其距离小于最小分离距离的每个相邻图案不能分配给不同的掩模，则布局具有MPT冲突。设计者可以通过对布局作出改变或者插入缝线，在不增加掩模的数量的情况下，解决MPT冲突。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种方法，包括：(a)将代表位于集成电路(IC)层的至少一个区域的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化多个电路图案；(b)将离所述布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及(c)如果所述布局中的所述电路图案包括不具有任何安全独立节点的任何奇数环，则修改所述布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。
在上述方法中，进一步包括：(d)在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储所述电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用至少三个光掩模的多重图案化IC制造工艺。
在上述方法中，其中，步骤(d)包括：识别具有至少一个安全独立节点的IC层的布局的任何奇数环；将由每个识别的奇数环中的所述至少一个安全独立节点中的单个节点代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
在上述方法中，其中，多重图案化工艺是三重图案化工艺，并且步骤(d)进一步包括：使用双重图案化掩模分配技术将布局中的每个剩余电路图案分配给所述三个光掩模中的第二个和第三个。
在上述方法中，其中，步骤(d)进一步包括：只要分配给所述第一光掩模的每个电路图案都不违反设计规则，就将来自第二光掩模或第三光掩模的剩余电路图案中的一个再分配给所述第一光掩模。
在上述方法中，其中，步骤(d)进一步包括：将来自所述三个光掩模中的一个的剩余电路图案中的一个再分配给所述三个光掩模中的另一个，以在所述三个光掩模之间更均匀地分布IC层的布局中的电路图案的总面积。
在上述方法中，进一步包括，在步骤(a)之前：形成IC层的布局的图形，所述图形包括代表电路图案的节点、代表相邻电路图案之间的相应距离小于阈值距离的通过边线连接的节点。
在上述方法中，其中，步骤(c)包括：使IC层的布局的至少一个电路图案移动或重新布线。
在上述方法中，其中，步骤(c)包括：在IC层的布局的至少一个电路图案中插入缝线。
在上述方法中，其中，在不具有任何安全独立节点的奇数环的电路图案中插入所述缝线，以将该奇数环改变为偶数环。
在上述方法中，在步骤(c)之前进一步包括：使显示器件显示IC层的布局的图形以及给出识别不具有任何安全独立节点的奇数环的指示。
根据本发明的另一方面，还提供了一种用计算机程序指令编码的非瞬时性计算机可读存储介质，使得当所述计算机指令由计算机执行时，所述计算机执行以下方法：(a)将代表位于集成电路(IC)层的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化多个电路图案；(b)将离IC层的布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及(c)如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改IC层的布局，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
在上述非瞬时性计算机可读存储介质中，进一步包括：(d)在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用至少三个光掩模的多重图案化IC制造工艺。
在上述非瞬时性计算机可读存储介质中，其中，步骤(d)包括：识别具有至少一个安全独立节点的IC层的布局的任何奇数环；将由每个识别的奇数环中的所述至少一个安全独立节点中的单独一个代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
在上述非瞬时性计算机可读存储介质中，其中，多重图案化工艺是三重图案化工艺，并且步骤(d)进一步包括：使用双重图案化掩模分配技术将布局中的每个剩余电路图案分配给所述三个光掩模中的第二个和第三个。
在上述非瞬时性计算机可读存储介质中，其中，步骤(d)进一步包括：只要分配给所述第一光掩模的每个电路图案不违反设计规则，就将来自第二光掩模或第三光掩模的剩余电路图案中的一个再分配给所述第一光掩模。
在上述非瞬时性计算机可读存储介质中，其中，步骤(c)包括由以下构成的组中的一个：在IC层的布局的至少一个电路图案中插入缝线，其中，在不具有任何安全独立节点的奇数环的电路图案中插入所述缝线，以将所述奇数环改变为偶数环；以及使IC层的布局的至少一个电路图案移动或重新布线。
根据本发明的又一方面，还提供了一种系统，包括：专用计算机工具，被配置成将代表位于集成电路(IC)层的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化的多个电路图案；所述工具被配置成将离IC层的布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；所述工具被配置成识别布局中的电路图案是否包括不具有任何安全独立节点的任何奇数环，以及所述工具包括用于修改IC层的布局的布局编辑器，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
在上述系统中，其中，所述工具被配置成在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用所述至少三个光掩模的多重图案化IC制造工艺。
在上述系统中，其中，所述工具被配置用于：识别具有两个或两个以上的安全独立节点的IC层的布局的任何奇数环；以及将由每个识别的奇数环中的安全独立节点中的单个节点代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
在上述系统中，其中，多重图案化工艺是三重图案化工艺，并且所述工具被配置用于：使用双重图案化掩模分配技术将布局中的每个剩余电路图案分配给三个光掩模中的第二个和第三个。
在上述系统中，其中，所述工具被配置用于：只要分配给所述第一光掩模的每个电路图案不违反设计规则，就将来自第二光掩模或第三光掩模的剩余电路图案中的一个再分配给所述第一光掩模。
在上述系统中，其中，所述工具被配置成执行由以下构成的组中的一个：在IC层的布局的至少一个电路图案中插入缝线，其中，在不具有任何安全独立节点的奇数环的电路图案中插入所述缝线，以将所述奇数环改变为偶数环；以及使IC层的布局的至少一个电路图案移动或重新布线。
附图说明
图1A是IC层的布局的示意图，具有代表覆盖在布局的电路图案上的布局的图形。
图1B是将使用MPT图案化的IC的一层的布局的图形。
图2A示出图1B的布局的图形，识别独立节点和安全独立节点。
图2B示出将由第一光掩模形成的图2A的布局的每个奇数环中的单个安全独立节点的选择。
图2C示出代表将分配给第二和第三光掩模的图2B的布局中的电路图案的剩余节点。
图2D示出图2C中所示的剩余节点的光掩模分配。
图2E示出包括分配给所有三个光掩模的电路图案的图2D的布局的完整图形。
图2F示出图2E的布局的图形，具有被再分配以平衡分配给每个掩模的总电路图案面积的电路图案之一。
图3A是用于作出IC的电路图案到三个或更多光掩膜的MPT掩膜分配的方法的流程图。
图3B是示出掩模分配的详情的流程图。
图4是作出IC层内的区域的电路图案到三个或更多光掩模的MPT掩模分配的方法的流程图。
图5是用于设计IC布局和作出MPT掩模分配的电子设计自动化(EDA)工具的框图。
图6A是将通过三重图案化技术(TPT)图案化的布局的实例，具有代表覆盖在布局上的电路图案的图形。
图6B示出在对电路图案之一修改之后的图6A的布局和图形。
图6C示出图6B的布局的TPT掩模分配。
图7A是将通过三重图案化技术(TPT)图案化的布局的实例，具有代表覆盖在布局上的电路图案的图形。
图7B示出在电路图案之一中插入缝线之后的图7A的布局和图形。
图7C示出图7B的布局的TPT掩模分配。
具体实施方式
示例性实施例的该说明用于结合附图阅读，其被认为是整个书写的说明书的一部分。在说明书中，诸如“下部”、“上部”、“水平”、“垂直”、“之上”、“之下”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)的关系术语应该被解释为是指所论述的图中描述或所示的定向。这些关系术语用于便于说明并且不要求装置在特定定向上被构建或操作。
本发明提供用于引导设计者或EDA布局工具生成具有零或小面积损失的MPT(多重图案化技术)兼容布局的布局方法。这些方法可以避免许多对IC设计者可用的布局选择的不必要限制。虽然为了便于解释构思，包括将方法应用至三重图案化技术(TPT)的特定实例，但是该方法可以被应用至具有更大数量光掩模的MPT技术。
MPT掩模分配方法通常包括：(1)识别布局是否具有固有(native)MPT冲突，该固有(native)MPT冲突阻止布局分解成将被使用的预定数量的光掩模；(2)如果需要，修改布局，以消除MPT冲突；以及(3)将布局中的电路图案分配给预定数量的光掩模。如下所述，可以为使用三个或三个以上光掩模来图案化单层的MPT系统地实现步骤(1)。
图1A和图1B引入本文使用的一些基本术语和惯例。图1A示出多个电路图案101-106的布局100。在一些实施例中，布局包括IC层上的所有电路图案。在其他实施例中，布局包括IC层区域内的电路图案的子集。电路图案可以是后段(BEOL)互连层中的互连(线层)图案，或者有源器件(前段)层图案。
代表电路图案的图形示出为覆盖在布局上。图形包括代表相应电路图案101-106的多个节点111-116。虽然以下引用节点，但是应该理解，节点是电路图案的集中代表；节点便于图形表示和便于使用自动化工具分析和分配图案给多个光掩模的目的。
对于给定的IC技术(例如，65nm、45nm、28nm等)，限定相应最小分离距离(缩写为G0)，使得比G0距离更相互接近的两个图案不能使用单个光掩模和曝光被清楚地图案化。在图形内，边线121-128标示分离距离小于该阈值(“子-G0距离”)的任何两个节点111-116。分离距离大于该阈值距离的成对节点(例如，节点111和114)在图形中不具有连接它们的任何连接边线。如果三个或更多边线形成多边形，则多边形(和由其连接的电路图案)被称为环。如果多边形具有奇数个边线，则其被称为奇数环。
如边线121-128所标示的，每个图案都太接近一个或多个其他图案以致不能使用单个光掩模形成。在图1A的布局100中，图案101-106被分配给三个光掩模。图案101和104被分配给第一光掩模，图案102和105被分配给第二光掩模，并且图案103和106被分配给第三光掩模。通过该组分配，在三个曝光步骤中的每个期间形成的图案可以被清楚地图案化。如果布局中的电路图案可以以在每个掩模内没有一对相邻图案比最小阈值(G0)距离更相互接近的方式分配给三个不同的光掩模，则布局是三重图案化技术(TPT)兼容的。一般来说，如果布局中的电路图案可以以在每个掩模内没有一对相邻图案比最小阈值(G0)距离更相互接近的方式分配给N个不同的光掩模(N＞2)，则布局是多重图案化(MPT)兼容的。
图1B引入独立节点和安全独立节点的命名。独立节点是不包括在其他最小(或最简单)的奇数环中的奇数环节点。注意，奇数环可以被其他更大的奇数环包含。例如，如图7B中所示，独立节点711和712b还包括在更大的5-长度奇数环712a-711-713-714-712b(复合奇数环包含一个奇数环和一个偶数环)中，但是在识别独立节点的过程中，该更大的奇数环不被计数，使得711和712b被认为是独立节点。独立节点包括“最简单”奇数环(例如，711-713-714)并且排除由最简单奇数环和邻接的偶数环形成的“复合”更大奇数环(例如，712a-711-713-714-712b)。
电子设计自动化(EDA)工具(参考图5论述)被编程，以将在集成电路(IC)层的至少一个区域的布局的任何奇数环中而不包括在布局的任何其他奇数环中的代表相应的电路图案的任何节点识别为独立节点202、203。在图1B中，存在三个奇数环211-213，由弯曲箭头表示。这些奇数环211-213中的每个都具有三个或五个节点202、203、以及相应数量的边线。奇数环211与奇数环212共享一个边线和两个节点201。因此，奇数环211具有单个独立节点203，而奇数环212具有三个独立节点202、203。奇数环213不与任何其他环共享任何节点或边线，从而具有三个独立节点202、203。
再次参考图1B，安全独立节点是不直接连接至任何其他奇数环的另一个独立节点的独立节点。EDA工具还被编程，以将离布局的另一个奇数环中的任一其他所述独立节点的距离不比阈值距离更近的任何独立节点识别为安全独立节点203。使用图形命名法，安全独立节点是不通过图形的边线直接连接至其他奇数环的另一个独立节点的独立节点(即，不通过子-G0间隔直接连接至另一个奇数环的另一个独立节点)。图1B中的安全独立节点203由围绕独立节点的圆圈标示。从而，环211具有一个安全独立节点，环212具有两个安全独立节点，以及环213具有三个安全独立节点。
发明人确定，如果每个子-G0奇数环具有至少一个安全独立节点，则布局是TPT兼容的。如果初始布局(首先通过布局布线工具504生成，图5)具有没有任何安全独立节点的子-G-奇数环，则修改布局，使得修改之后，每个子-G0奇数环都具有至少一个安全独立节点。这使得布局TPT兼容。而且，如果每个子-G0奇数环都具有至少一个安全独立节点，则将通过多于三个光掩模图案化的布局是或者可以使得是MPT兼容的。
图3A是使布局MPT兼容(在该实例中，TPT兼容)并且将布局的电路图案分配给相应掩模的方法的流程图。图2A-图2E是图1B的布局的图形，图形地示出光掩模分配过程的详细实例。
在图3A的步骤300处布局(诸如图2A的布局)被输入。例如，初始布局由布局布线工具生成。布局可以是计算机辅助设计格式(例如，GDSII)、芯片设计，或者从设计数据库恢复。
在步骤302，识别所有子-G0(比阈值距离更近)间隔。识别布局的每个奇数环(例如，通过识别每组奇数个电路图案，其中，每个图案离组中的其他两个图案中的每个的距离比阈值(G0)距离近)，并且检查每个奇数环是否具有至少一个安全独立节点。
在步骤304，确定是否违反了安全独立节点准则。如果违反了，则执行步骤310和312。如果没违反，则接下来执行步骤306。
在步骤310，在一些实施例中，在显示设备上显示图形，该图形突出不具有安全独立节点的奇数环，以指示用户进行修改，以提供具有安全独立节点的奇数环。在一些实施例中，图形指示出整个布局中哪个节点是独立节点。
在步骤312，用户对布局进行修改。修改可以是移动或重新布线图案之一的一部分(如图6B中所示)，或者将缝线(stitch)插入图案之一中(如图7B中所示)。
在步骤306，如果合适，修改布局，使得每个奇数环都具有至少一个安全独立节点，电路图案被分配给相应掩模。图2A-图2F示出掩模分配的方法。
在步骤308，具有掩模分配的经过修改的掩模布局的光掩模分配被存储在非瞬时性机器可读存储介质中，以用在用于多重图案化IC制造工艺的设计验证或光掩模制造工艺中，该多重图案化IC制造工艺使用至少三个光掩模。输出可以包括经过修改的电路布局、IC设计、设计数据库、或/和掩模。
图3B是掩模分配方法的流程图。图2A-图2F示出处于掩模分配方法的各个阶段的图1B的图形。
在图3B的步骤350处，EDA工具生成IC层的布局的图形，图形包括代表电路图案的节点、通过代表电路图案中的相邻电路图案之间的相应距离小于阈值距离的边线连接的节点。
在图3B的步骤352处，图2A中的图形被检验，以确保每个奇数环211-213都具有至少一个安全独立节点203。在图2A的实例中，奇数环212和213每个都具有两个安全独立节点。环211具有一个安全独立节点，环212具有两个安全独立节点，并且环213具有三个安全独立节点。
在图3B的步骤356处，如图2B中所示，选择由每个经过识别的奇数环中的安全独立节点221-223中的单个节点代表的相应电路图案。
在图3B的步骤358，如图2C中所示，安全独立节点203中被选择的221-223被分配给第一个光掩模。现在，图案221-223被分配给与节点250不同的掩模，使图案221-223与其余图案连接的边线可以被分配工艺的剩余部分忽略。图形的其余节点现在被考虑和分配给其余两个光掩模，就好像这些是将在双重图案化工艺中被分配的仅有电路图案。对图2C中的其余图案检查显示在布局的其余节点中没有剩余的奇数环。存在单个偶数环，其是可2-着色的。从而，包括将连续节点分配给交替光掩模的简单分配方法不生成任何MPT冲突。在完成该步骤时，分配给第一光掩模的每个电路图案都没有违反设计规则(例如，离分配给第一光掩模的每一其他光掩模至少阈值距离，或者满足图案密度规则)。
在图3B的步骤360处，如图2D中所示，其余图案230-234被分配给第二掩模；以及图案240-244被分配给第三掩模。在多重图案化工艺是三重图案化工艺的实例中，该步骤进一步包括：使用双重图案化掩模分配技术将布局中的每个其余电路图案分配给三个光掩模中的第二个和第三个。
在使用四个或更多光掩模的另一个实施例中，将其余图案分配给其余光掩模的步骤包括：循环地将图案分配给其余三个或更多掩模。即，以预定顺序将按顺序的电路图案分配给相应光掩模。
在一些实施例中(M＞3；M＝掩模数)，为了生成MPT着色(掩模分配)结果，方法首先使用N个(其中，N＜M-1)颜色给每个奇数环的至少一个安全独立节点着色，而不引入着色冲突，并且使用其余(M-N)颜色给剩余的奇数环未着色图形着色。换句话说，如果存在四个或更多掩模，则在最初识别每个奇数环中的所有安全独立节点之后，可以在N个掩模之间划分安全独立节点。例如，如果奇数环具有两个安全独立节点，则该奇数环中的安全独立节点之一可以分配给第一掩模，而另一个安全独立节点可以分配给第二掩模。然后，剩余节点被分配给剩余掩模。可替换地，即使在每个奇数环中仅存在一个安全独立节点，也可以在两个或更多掩模之间分配这些安全独立节点，与其余节点分离。
图2E示出图形中的所有节点以及这些节点到三个光掩模的相应分配。图2E的图形中再次示出代表子-G0间隔的所有边线。从检查明显看出，图2E中通过边线连接的成对相邻节点都未被分配给相同的掩模。
在图3B的步骤362处，如图2F中所示，可选步骤包括：只要分配给第一光掩模的每个电路图案没有违反设计规则(例如，离分配给第一光掩模的每一其他电路图案至少阈值距离，或者满足电路密度规则)，就将来自第二和第三光掩模之一的其中一个剩余电路图案224再分配给第一光掩模。来自三个光掩模之一的其中一个剩余电路图案到三个光掩模中的另一个的再分配可以在三个光掩模之间更均匀地分布IC层的布局中的电路图案的总面积。
图4是方法的变化形式的流程图。代替将整个IC层中的每个图案分配给三个或更多掩模，该方法被一次应用至所选区域。
在步骤400，工具输入IC层的初始布局。
在步骤402，选择局部区域。该区域应该被选择使得区域中的节点都不与区域外的节点通过边线连接。换句话说，区域内没有电路图案比G0阈值距离更接近区域之外的任何电路图案。在一些实施例中，工具使显示器显示IC层的整个布局，并且用户可以使用指示设备选择层的区域。
在步骤404，确定区域中的每个奇数环是否具有至少一个安全独立节点。
在步骤406，指示出(例如，通过突出显示该奇数环的节点和边线，通过以不同颜色示出节点和/边线，通过阴影示出边线等)任何违反(没有至少一个安全独立节点的奇数环)。
在步骤408，用户对局部区域进行修改，例如，通过移动图案，重新布线图案，在图案中插入缝线。当在布局编辑工具中作出每个修改时，工具显示修改后的布局。当布局被修改时，工具还“快速地(on the fly)”突出显示任何新创建的安全独立节点。
在一些情况下，修改通过多个迭代执行，以确保每个奇数环都具有至少一个安全独立节点。例如，在布线阶段中或者在布局编辑阶段中或者在DRC突出显示阶段中，布局修改可能出现在设计流程的多个阶段中。
在步骤410，确定所有区域是否均完成。如果未完成，则重复步骤402-408。
在步骤412，为区域作出布局掩模分配(遵循图3B和图2A-2F的方法)。
在步骤414，区域的布局的掩模分配被输出到非瞬时性机器可读存储介质，将被获取用于执行验证或光掩模制造工艺。
图5是根据一个实施例的示例性系统的框图。系统500包括用于存储代表集成电路(IC)层的布局518的数据的至少一个非瞬时性计算机可读存储介质508，布局518包括多个多边形，该多个多边形限定将在N个光掩模之间被划分的电路图案，该N个光掩模用于多重图案化半导体衬底的单层，其中N大于2。相同存储介质508或不同存储介质506存储由EDA工具502使用的数据和指令。这些包括但不限于IC设计和单元信息520、设计规则522、技术文件524、附加的多重图案化设计规则526、以及软件程序指令528。
系统500包括电子设计自动化(“EDA”)工具502，诸如，由：美国加利福尼亚州的Synopsys公司出售的“IC COMPILER”TM，其可以包括布局布线工具304，诸如，也由Synopsys出售的“ZROUTE”TM。可以使用其他EDA工具502，诸如，可以使用“VIRTUOSO”用户设计平台或者Cadence“ENCOUNTER”
Figure BDA00002228645400121
字IC设计平台，以及全部由美国加利福尼亚州的圣何塞的Cadence设计系统公司出售的“VIRTUOSO”芯片组件布线程序504。可替换地，可以使用美国威尔逊维尔的Mentor Graphics的Calibre。可替换地，可以使用美国圣何塞的SpringSoft USA的Laker用户设计平台。
技术文件524和设计规则526被配置成实现本文描述的安全独立节点规范。例如，使用Mentor Graphics Calibre命令结构，可以识别和突出显示奇数环。
EDA工具502是通过从非瞬时性计算机可读存储介质506、508恢复所存储的程序指令并且对通用处理器执行指令而形成的专用计算机。非瞬时性计算机可读存储介质506、508的实例包括但不限于硬盘驱动器(HDD)、只读存储器(“ROM”)、随机存取存储器(“RAM”)、闪存等。有形非瞬时性机器可读存储介质506、508被配置成存储由布局布线工具504生成的数据。
布局布线工具504的布线程序能够接收将包括在集成电路(“IC”)或内插器布局中的多个单元的识别，包括包含多对单元的网表，该多对单元在将相互连接的多个单元内的。布线程序504可以装配有默认设计规则522和技术文件524的集合。布线程序504生成用于互连IC的多种器件的用户互连布线和通孔。
安全独立节点检验器510识别IC层的布局(或者IC的层的区域的布局)中相邻图案之间的所有子阈值(子-G0)间隔。安全独立节点检验器510使显示设备530显示IC层的布局的图形和识别无任何安全独立节点的奇数环的指示。
在一些实施例中，安全独立节点检验器510显示图形，该图形示出节点(具有或不具有覆盖在图形上的电路图案)和连接图案的边线。然后安全独立节点检验器510识别层的布局中的每个奇数环。接下来，安全独立节点检验器510评价每个奇数环的每个节点，以确定其是否包括在任何其他奇数环中。仅包括在单个奇数环中的每个节点都被识别为独立节点。安全独立节点检验器510评价每个相应独立节点，以确定其是否从包含相应独立节点的奇数环由边线连接至不同奇数环中的另一个独立节点。如果不存在这种直接连接，则相应独立节点是安全独立节点。安全独立节点检验器510评价每个奇数环，并且确定每个奇数环是否具有至少一个安全独立节点。如果安全独立节点检验器510识别不具有安全独立节点的奇数环，则采取动作。在一些实施例中，安全独立节点检验器510提示用户移动或重新布线图案或者插入缝线。在其他实施例中，安全独立节点检验器510通过EDA工具的布线程序发起自动移动或重新布线。一旦每个奇数环都具有安全独立节点，布局就表现为可3-着色的(即，能够被划分并且分配给用于图案化的三个光掩模)，使得在每个独立光掩模内，为了在正在使用的特定技术节点处清楚地图案化，没有两个图案比最小分离距离(G0)更相互接近。
安全独立节点选择模块512评价每个奇数环是否具有多于一个的安全独立节点。如果奇数环具有多于一个的安全独立节点，则安全独立节点选择模块512就选择每个奇数环中的将被包括在第一光掩模中的安全独立节点中的单个节点。选择可以是随机的，或者可以选择在EDA工具中快速实现和/或执行的规则。例如，可以选择每个奇数环中的最左安全独立节点。应该注意，在包括具有多于一个安全独立节点的奇数环的一些布局中，将来自相同奇数环的两个安全独立节点分配给相同的光掩模可能引入MPT冲突。可替换地，安全独立节点选择模块512可以显示每个奇数环中的每个安全独立节点，并且提示用户选择每个奇数环中的单个安全独立节点。
掩模分配模块516应用MPT规则526，并且确定每个剩余多边形分配到其余两个光掩模中的一个。模块512将每组内的电路图案分配给相应掩模，以提供掩模分配数据，用于在IC的单层上或中形成每组电路图案。分配在两个掩模之间交替。在TPT的情况下，一旦来自每个奇数环的安全独立节点被分配给第一掩模，就不存在其余固有冲突(native conflicts)(不能在可用数量的光掩模之间以任何结合被划分以避免具有比G0距离更相互接近的两个多边形的多组多边形)。掩模分配模块评价分配给每个掩模的总面积。如果面积不基本相同，则掩模分配模块评价任何电路图案是否可以从一个掩模重新分配到另一个掩模，以平衡由每个掩模图案化的总面积。在掩模之间平衡图案面积有助于减少工艺变化。
掩模分配模块516将掩模分配数据530输出到非瞬时性机器可读存储介质508，用于验证或光掩模制造工艺。
如果三个以上的光掩模被用于MPT，则掩模分配模块516循环地分配剩余图案。例如，如果使用四重图案化，并且来自每个奇数环的所选安全独立节点被分配给第一掩模，则九个剩余图案可以被分配为第二掩模上的顺序图案1、4和7、第三掩模上的图案2、5和8、以及第四掩模上的图案3、6和9。
框502指示可以包括一个或多个编程处理器。在一些实施例中，处理负载通过两个或更多应用程序执行，每个都在单独处理器上执行。在其他实施例中，所有处理都使用一个处理器执行。类似地，示出两个介质506和508，但是数据可以存储在任何数量的介质中。
虽然图5示出多种任务分配到特定模块，但是这仅是一个实例。多种任务可以分配给不同模块，以改进性能，或者改进编程的简易性。
图6A-图6C示出将安全独立节点提供给最初不具有任何安全独立节点的奇数环的布局修改。图6A示出具有图案601-605的原始布局600。相应节点611-615的图形覆盖在电路图案上。节点611、612、614和615中的每个都包括在至少两个不同的奇数环中。从而，通过定义，节点611、612、614和615中的任一个都不是安全独立节点。
图6B示出相同布局，在图案605中移动转向(jog)607之后，从而形成修改后的图案606。该移动使图案606和602之间的最小分离增加到阈值G0距离之上，使得不再存在连接节点612和616(图6B)的任何边线620(图6A)。其余图案和分离不受移动影响。结果，节点616和612现在是独立节点，因为节点616和612中的每个都仅包括在单个相应奇数环中。而且，节点616和612是安全独立节点，因为任一个都不直接连接至任何另一个奇数环中的另一个独立节点。从而，在移动之后，满足每个奇数环都具有至少一个安全独立节点的规则。布局能够被三重图案化。图6C示出用于三重图案化该布局的掩模分配的实例。图案602和606被分配给第一掩模。图案601和603被分配给第二掩模。图案604被分配给第三掩模。
虽然图6B示出通过移动转向的修改，但是本领域普通技术人员可以容易地重新布线图案(例如，图案605)。例如，转向图案可以由角、或者具有同一起点和终点的其他多角形代替。
图7A-图7C示出通过缝合(stitching)提供安全独立节点并且将最初不具有任何安全独立节点的奇数环改变为偶数环的布局修改。图7A示出具有图案701-704的初始布局700。相应节点711-714的图形被覆盖在电路图案上。节点711、712、713和714中的每个都包括在至少两个不同奇数环中。从而，通过定义，节点711、712、713或714中的任一个都不是安全独立节点。
图7B示出相同布局，在图案702中插入缝线之后，形成图案702a和702b。该缝线将包括节点711-713的奇数环改变为具有节点711、712a、712b和713的偶数环。其余图案和分离不受移动影响。结果，节点711和712现在是独立节点，因为节点711和712b中的每个都仅包括在单个相应奇数环中。(第一奇数环包含节点711、713和714；第二奇数环具有节点712b、713和714。)而且，节点711和712b是安全独立节点，因为任一个都不直接连接至任何其他奇数环中的另一个独立节点。从而，在缝合之后，满足每个奇数环都具有至少一个安全独立节点的规则。布局能够被三重图案化。图7C示出用于三重图案化该布局的掩模分配的实例。图案701和702b被分配给第一掩模。图案702a和703被分配给第二掩模。图案704被分配给第三掩模。
本文描述的方法和系统可以以计算机实施工艺和用于执行那些工艺的装置的形式被至少部分地具体化。所披露的方法还可以以通过计算机程序代码编码的有形非瞬时性机器可读存储介质的形式至少部分地具体化。介质可以包括例如RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盘驱动器、闪存、或任何其他非瞬时性机器可读存储介质，其中，当计算机程序代码被加载到计算机内并由计算机执行时，计算机变为用于执行该方法的装置。方法还可以以计算机程序代码被加载和/或执行的计算机的形式至少部分地具体化，使得计算机变为用于执行方法的专用计算机。当在通用处理器上实现时，计算机程序代码段配置处理器以创建专用逻辑电路。方法可以可替换地在由用于执行方法的专用集成电路形成的数字信号处理器中至少部分地具体化。
描述了确保每个奇数环都具有至少一个安全独立节点的MPT-友好布局设计方法。为了生成MPT(M＞2；M＝掩模数)着色(掩模分配)结果，方法首先使用N个(其中，N＜M-1)颜色对用于每个奇数环的至少一个安全独立节点着色，而不引入着色冲突，并且使用其余(M-N)颜色对其余奇数环未着色图形着色。
一个实施例是TPT，但是可以使用大于2的任何数量N的掩模。该方法可以在布局设计规则检验(DRC)(快速)检验(如果每个奇数环都具有至少一个安全独立节点，则检验)中应用。设计流程可以包括重复剥离和重新布线，例如，以生成MPT-友好布局。
在一些实施例中，方法包括：(a)将代表位于集成电路(IC)层的至少一个区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，层将使用至少三个光掩模图案化多个电路图案；(b)将离布局的另一个奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点；以及(c)如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
在一些实施例中，非瞬时性计算机可读存储介质通过计算机程序指令编码，使得当计算机程序指令由计算机执行时，计算机执行方法，包括：(a)将代表位于集成电路(IC)层的布局中的任何奇数环中而不包括在该布局的任何另一个奇数环中的相应电路图案的任何节点识别为独立节点，其中，层将使用至少三个光掩模图案化多个电路图案；(b)将离IC层的布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及(c)如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改IC层的布局，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
在一些实施例中，系统包括：专用计算机工具，被配置成将代表位于集成电路(IC)层的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，该层将使用至少三个光掩模图案化多个电路图案；该工具被配置成将离IC层的布局的另一个奇数环中的任何其他独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；所述工具被配置成识别布局中的电路图案是否包括没有任何安全独立节点的任何奇数环。所述工具包括用于修改IC层的布局的布局编辑器，使得在修改之后，每个奇数环具有至少一个安全独立节点。
虽然根据示例性实施例描述了主题，但是其不限于此。而是，所附权利要求应该被广泛地解释，以包括本领域技术人员可以做出的其他改变和修改。

Claims (10)

1.一种方法，包括：
(a)将代表位于集成电路(IC)层的至少一个区域的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化多个电路图案；
(b)将离所述布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及
(c)如果所述布局中的所述电路图案包括不具有任何安全独立节点的任何奇数环，则修改所述布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。
2.根据权利要求1所述的方法，进一步包括：
(d)在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储所述电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用至少三个光掩模的多重图案化IC制造工艺。
3.根据权利要求2所述的方法，其中，步骤(d)包括：
识别具有至少一个安全独立节点的IC层的布局的任何奇数环；
将由每个识别的奇数环中的所述至少一个安全独立节点中的单个节点代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
4.根据权利要求3所述的方法，其中，多重图案化工艺是三重图案化工艺，并且步骤(d)进一步包括：
使用双重图案化掩模分配技术将布局中的每个剩余电路图案分配给所述三个光掩模中的第二个和第三个。
5.一种用计算机程序指令编码的非瞬时性计算机可读存储介质，使得当所述计算机指令由计算机执行时，所述计算机执行以下方法：
(a)将代表位于集成电路(IC)层的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化多个电路图案；
(b)将离IC层的布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；以及
(c)如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改IC层的布局，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
6.根据权利要求5所述的非瞬时性计算机可读存储介质，进一步包括：
(d)在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用至少三个光掩模的多重图案化IC制造工艺。
7.根据权利要求6所述的非瞬时性计算机可读存储介质，其中，步骤(d)包括：
识别具有至少一个安全独立节点的IC层的布局的任何奇数环；
将由每个识别的奇数环中的所述至少一个安全独立节点中的单独一个代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
8.一种系统，包括：
专用计算机工具，被配置成将代表位于集成电路(IC)层的布局的任何奇数环中而不包括在所述布局的任何其他奇数环中的相应电路图案的任何节点识别为独立节点，其中，所述层将使用至少三个光掩模图案化的多个电路图案；
所述工具被配置成将离IC层的布局的另一个奇数环中的任何其他所述独立节点的距离不小于阈值距离的任何所述独立节点识别为安全独立节点；
所述工具被配置成识别布局中的电路图案是否包括不具有任何安全独立节点的任何奇数环，以及
所述工具包括用于修改IC层的布局的布局编辑器，使得在修改之后，每个奇数环都具有至少一个安全独立节点。
9.根据权利要求8所述的系统，其中，所述工具被配置成在用于设计验证或光掩模制造工艺的非瞬时性机器可读存储介质中分配和存储电路图案的光掩模分配，所述设计验证或光掩模制造工艺用于使用所述至少三个光掩模的多重图案化IC制造工艺。
10.根据权利要求9所述的系统，其中，所述工具被配置用于：
识别具有两个或两个以上的安全独立节点的IC层的布局的任何奇数环；以及
将由每个识别的奇数环中的安全独立节点中的单个节点代表的相应电路图案分配给所述至少三个光掩模中的第一个，使得分配给第一光掩模的每个电路图案都不违反设计规则。
CN201210378038.3A 2012-06-28 2012-10-08 用于多重图案化集成电路的布局方法和系统 Expired - Fee Related CN103514314B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/535,705 2012-06-28
US13/535,705 US8745556B2 (en) 2012-06-28 2012-06-28 Layout method and system for multi-patterning integrated circuits

Publications (2)

Publication Number Publication Date
CN103514314A true CN103514314A (zh) 2014-01-15
CN103514314B CN103514314B (zh) 2016-12-21

Family

ID=49779648

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210378038.3A Expired - Fee Related CN103514314B (zh) 2012-06-28 2012-10-08 用于多重图案化集成电路的布局方法和系统

Country Status (3)

Country Link
US (2) US8745556B2 (zh)
CN (1) CN103514314B (zh)
TW (1) TWI497331B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935584A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 制造集成电路的方法
CN107145618A (zh) * 2016-03-01 2017-09-08 台湾积体电路制造股份有限公司 用于多重图案化技术的设计规则检查的方法和系统
CN108228955A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体装置的布局系统
CN109426694A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 合并的柱结构、导线结构及其布局图的生成方法和系统
CN109582991A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 电路布局着色方法
CN114091396A (zh) * 2016-02-25 2022-02-25 美商新思科技有限公司 针对使用电路模板的电路设计的提取的布局依赖效应的重用
CN115004107A (zh) * 2020-02-14 2022-09-02 美商新思科技有限公司 用于开发光刻掩模的布局的骨架表示
CN108228955B (zh) * 2016-12-14 2024-05-28 台湾积体电路制造股份有限公司 半导体装置的布局系统及布局方法

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8601408B2 (en) * 2011-10-10 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for replacing a pattern in a layout
US20140034719A1 (en) * 2012-07-31 2014-02-06 Ricardo A. Summers Computer readable tartan system
US10354886B2 (en) 2013-02-22 2019-07-16 Synopsys, Inc. Hybrid evolutionary algorithm for triple-patterning
US9740814B1 (en) * 2013-03-11 2017-08-22 Cadence Design Systems, Inc. Method and system for triple patterning technology (TPT) violation detection and visualization
US9141752B2 (en) * 2013-03-14 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. EDA tool and method for conflict detection during multi-patterning lithography
US8914755B1 (en) * 2013-05-28 2014-12-16 Taiwan Semiconductor Manufacturing Company Limited Layout re-decomposition for multiple patterning layouts
US9122838B2 (en) * 2013-06-14 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Triple-pattern lithography layout decomposition
US9176373B2 (en) * 2013-07-31 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for decomposition of a single photoresist mask pattern into 3 photoresist mask patterns
WO2015023856A1 (en) 2013-08-15 2015-02-19 Synopsys, Inc. Detecting and displaying multi-patterning fix guidance
US9223924B2 (en) * 2013-10-02 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for multi-patterning layout decomposition
US9747407B2 (en) 2014-02-20 2017-08-29 Synopsys, Inc. Categorized stitching guidance for triple-patterning technology
CN105095531B (zh) 2014-04-15 2018-07-20 台湾积体电路制造股份有限公司 器件分析的实现方法和装置
US9158885B1 (en) 2014-05-15 2015-10-13 GlobalFoundries, Inc. Reducing color conflicts in triple patterning lithography
US9773076B2 (en) 2014-05-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive lines in circuits
US9292646B2 (en) * 2014-06-18 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design system with balanced color assignment
CN105224708B (zh) 2014-07-03 2019-01-18 台湾积体电路制造股份有限公司 集成电路中网路的确定方法和装置
TWI620005B (zh) * 2014-08-18 2018-04-01 聯華電子股份有限公司 佈局圖案分割方法
US10311194B2 (en) 2014-11-20 2019-06-04 Samsung Electronics Co., Ltd. Method of resolving multi-patterned color conflicts for multi-row logic cells
US9471738B2 (en) 2015-02-05 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for capacitance extraction
US9892224B2 (en) 2015-02-12 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming masks
US9835680B2 (en) 2015-03-16 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method, device and computer program product for circuit testing
KR102230503B1 (ko) 2015-04-14 2021-03-22 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 마스크 패턴 제조 시스템 및 방법
KR102338365B1 (ko) 2015-04-24 2021-12-09 삼성전자주식회사 레이아웃 분리 방법 및 레이아웃 분리 시스템
US9703911B2 (en) 2015-04-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for library having base cell and VT-related
US9672320B2 (en) 2015-06-30 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit manufacturing
US9842185B2 (en) 2015-08-21 2017-12-12 Qualcomm Incorporated Systems and methods for group constraints in an integrated circuit layout
US10372037B2 (en) 2015-10-30 2019-08-06 Synopsys, Inc. Constructing fill shapes for double-patterning technology
US10395001B2 (en) 2015-11-25 2019-08-27 Synopsys, Inc. Multiple patterning layout decomposition considering complex coloring rules
US10311195B2 (en) 2016-01-15 2019-06-04 Synopsys, Inc. Incremental multi-patterning validation
US10460070B2 (en) 2016-01-28 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Optimized electromigration analysis
KR102514044B1 (ko) 2016-03-22 2023-03-24 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
US10108764B2 (en) 2016-04-15 2018-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Power consumption estimation method for system on chip (SOC), system for implementing the method
US10521545B2 (en) 2016-04-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Placement constraint method for multiple patterning of cell-based chip design
US10521538B2 (en) 2016-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd Method and system for integrated circuit design with on-chip variation and spatial correlation
US10162929B2 (en) 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for using multiple libraries with different cell pre-coloring
US10089433B2 (en) 2016-05-03 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for triple-patterning friendly placement
US9940424B2 (en) 2016-05-25 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for minimum-implant-area aware detailed placement
US10396063B2 (en) 2016-05-31 2019-08-27 Taiwan Semiconductor Manufacturing Company Ltd. Circuit with combined cells and method for manufacturing the same
US10283496B2 (en) 2016-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit filler and method thereof
US10151971B2 (en) 2016-07-01 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. System for and method of seeding an optical proximity correction (OPC) process
US9953122B2 (en) 2016-07-14 2018-04-24 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit design method and associated non-transitory computer-readable medium
US10509882B2 (en) 2016-08-09 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for cell abutment
US10430544B2 (en) 2016-09-02 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning graph reduction and checking flow method
US10366200B2 (en) 2016-09-07 2019-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. System for and method of manufacturing a layout design of an integrated circuit
US10489547B2 (en) 2016-09-08 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple patterning method, system for implementing the method and layout formed
US10176284B2 (en) 2016-09-30 2019-01-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor circuit design and manufacture method
KR102636095B1 (ko) 2016-12-16 2024-02-13 삼성전자주식회사 쿼드러플 패터닝 리소그래피를 위한 집적 회로, 상기 집적 회로의 설계를 위한 컴퓨팅 시스템 및 컴퓨터 구현 방법
US10324369B2 (en) 2017-08-25 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for generating a mandrel mask
DE102017128070B4 (de) 2017-08-31 2023-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Ätzen zum Verringern von Bahnunregelmässigkeiten
US10475700B2 (en) 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Etching to reduce line wiggling
US11172142B2 (en) 2018-09-25 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor for sensing LED light with reduced flickering
US11392748B2 (en) * 2018-09-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design using fuzzy machine learning
DE102019124928A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes schaltungsdesign unter verwendung von fuzzy-maschinenlernen
US11637219B2 (en) 2019-04-12 2023-04-25 Google Llc Monolithic integration of different light emitting structures on a same substrate
US10810348B1 (en) 2019-07-15 2020-10-20 International Business Machines Corporation Constructing colorable wiring layouts with wide wires and sandwich rules
TWI715127B (zh) * 2019-07-30 2021-01-01 瑞昱半導體股份有限公司 積體電路佈局方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080037861A1 (en) * 2006-08-14 2008-02-14 Peter Nikolsky Apparatus and method for separating a circuit pattern into multiple circuit patterns
CN101520810A (zh) * 2008-01-31 2009-09-02 凯登斯设计系统有限公司 多次曝光图案分解系统和方法
CN101689215A (zh) * 2008-01-19 2010-03-31 新思科技有限公司 用于多边形断裂的基于斯坦纳树的方法
US20100153905A1 (en) * 2008-12-11 2010-06-17 Shimon Maeda Pattern layout designing method, semiconductor device manufacturing method, and computer program product
US20110078638A1 (en) * 2009-09-29 2011-03-31 The Regents Of The University Of California Layout decomposition for double patterning lithography
US20110296360A1 (en) * 2010-05-27 2011-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for checking and fixing double-patterning layout

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5538815A (en) * 1992-09-14 1996-07-23 Kabushiki Kaisha Toshiba Method for designing phase-shifting masks with automatization capability
JP3307313B2 (ja) * 1998-01-23 2002-07-24 ソニー株式会社 パターン生成方法及びその装置
US6436587B1 (en) * 2000-09-18 2002-08-20 Sharp Laboratories Of America, Inc. Method of making a multi-level reticle using bi-level photoresist, including a phase-shifted multi-level reticle
US8677297B2 (en) * 2010-12-03 2014-03-18 Synopsys, Inc. Low-overhead multi-patterning design rule check
US8473874B1 (en) * 2011-08-22 2013-06-25 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8473873B2 (en) * 2011-09-02 2013-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8468470B2 (en) * 2011-09-21 2013-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8601408B2 (en) * 2011-10-10 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for replacing a pattern in a layout
US8448100B1 (en) * 2012-04-11 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Tool and method for eliminating multi-patterning conflicts
US8601409B1 (en) * 2012-07-12 2013-12-03 Taiwan Semiconductor Manufacturing Co, Ltd. Compression method and system for use with multi-patterning
US9122838B2 (en) * 2013-06-14 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Triple-pattern lithography layout decomposition
US8875065B1 (en) * 2013-06-14 2014-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Triple-pattern lithography layout decomposition validation
WO2015023856A1 (en) * 2013-08-15 2015-02-19 Synopsys, Inc. Detecting and displaying multi-patterning fix guidance

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080037861A1 (en) * 2006-08-14 2008-02-14 Peter Nikolsky Apparatus and method for separating a circuit pattern into multiple circuit patterns
CN101689215A (zh) * 2008-01-19 2010-03-31 新思科技有限公司 用于多边形断裂的基于斯坦纳树的方法
CN101520810A (zh) * 2008-01-31 2009-09-02 凯登斯设计系统有限公司 多次曝光图案分解系统和方法
US20100153905A1 (en) * 2008-12-11 2010-06-17 Shimon Maeda Pattern layout designing method, semiconductor device manufacturing method, and computer program product
US20110078638A1 (en) * 2009-09-29 2011-03-31 The Regents Of The University Of California Layout decomposition for double patterning lithography
US20110296360A1 (en) * 2010-05-27 2011-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for checking and fixing double-patterning layout

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CHRISTOPHER CORK等: "Comparison of triple-patterning decomposition algorithms using aperiodic tiling patterns", 《PHOTOMASK AND NEXT-GENERATION LITHOGRAPHY MASK TECHNOLOGY XV》 *
KEVIN LUCAS等: "Implications of triple patterning for 14nm node design and patterning", 《DESIGN FOR MANUFACTURABILITY THROUGH DESIGN-PROCESS INTEGRATION Ⅵ》 *
RANI S.GHAIDA等: "A novel methodology for triple/multiple-patterning layout decomposition", 《DESIGN FOR MANUFACTURABILITY THROUGH DESIGN-PROCESS INTEGRATION Ⅵ》 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106935584A (zh) * 2015-12-30 2017-07-07 台湾积体电路制造股份有限公司 制造集成电路的方法
CN106935584B (zh) * 2015-12-30 2019-11-08 台湾积体电路制造股份有限公司 制造集成电路的方法
CN114091396A (zh) * 2016-02-25 2022-02-25 美商新思科技有限公司 针对使用电路模板的电路设计的提取的布局依赖效应的重用
CN107145618A (zh) * 2016-03-01 2017-09-08 台湾积体电路制造股份有限公司 用于多重图案化技术的设计规则检查的方法和系统
US10643017B2 (en) 2016-03-01 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Rule checking for multiple patterning technology
CN108228955A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 半导体装置的布局系统
CN108228955B (zh) * 2016-12-14 2024-05-28 台湾积体电路制造股份有限公司 半导体装置的布局系统及布局方法
CN109426694A (zh) * 2017-08-30 2019-03-05 台湾积体电路制造股份有限公司 合并的柱结构、导线结构及其布局图的生成方法和系统
CN109426694B (zh) * 2017-08-30 2022-11-29 台湾积体电路制造股份有限公司 合并的柱结构、导线结构及其布局图的生成方法和系统
CN109582991A (zh) * 2017-09-28 2019-04-05 台湾积体电路制造股份有限公司 电路布局着色方法
CN115004107A (zh) * 2020-02-14 2022-09-02 美商新思科技有限公司 用于开发光刻掩模的布局的骨架表示

Also Published As

Publication number Publication date
TW201411388A (zh) 2014-03-16
TWI497331B (zh) 2015-08-21
US20140007026A1 (en) 2014-01-02
CN103514314B (zh) 2016-12-21
US20140237435A1 (en) 2014-08-21
US8745556B2 (en) 2014-06-03
US9262577B2 (en) 2016-02-16

Similar Documents

Publication Publication Date Title
CN103514314A (zh) 用于多重图案化集成电路的布局方法和系统
US8468470B2 (en) Multi-patterning method
US9659141B2 (en) EDA tool and method for conflict detection during multi-patterning lithography
US10402529B2 (en) Method and layout of an integrated circuit
US8473873B2 (en) Multi-patterning method
US9335624B2 (en) Multi-patterning system and method using pre-coloring or locked patterns
US20140053118A1 (en) Compression method and system for use with multi-patterning
US11429028B2 (en) Method of cutting conductive patterns
US8516402B1 (en) Method and apparatus for automatically fixing double patterning loop violations
US8977991B2 (en) Method and system for replacing a pattern in a layout
US9824968B2 (en) Method, system and computer readable medium using stitching for mask assignment of patterns
US9251299B1 (en) Methods, systems, and articles of manufacture for associating track patterns with rules for electronic designs
US8984465B1 (en) Methods, systems, and articles of manufacture for automatically assigning track patterns to regions for physical implementation of an electronic design
TW201730797A (zh) 用於多重樣式化的方法
US10990741B2 (en) Multiple patterning method and system for implementing the method
US9165104B1 (en) Method and apparatus for identifying double patterning color-seeding violations
US8949747B1 (en) Double patterning coloring with color balancing
Lin et al. F-FM: Fixed-outline floorplanning methodology for mixed-size modules considering voltage-island constraint
US20220043957A1 (en) Method of forming merged pillar structures and method of generating layout diagram of same
TW202247026A (zh) 設計積體電路的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161221