CN109582991A

CN109582991A - 电路布局着色方法

Info

Publication number: CN109582991A
Application number: CN201711240590.5A
Authority: CN
Inventors: 江嘉评; 池明辉; 许志玮; 吴秉杰; 张雅婷; 王琮瑜; 郑文立; 鄞晖恩; 黄文俊; 刘如淦; 高蔡胜
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2017-09-28
Filing date: 2017-11-30
Publication date: 2019-04-05
Also published as: US20190095569A1; US11790145B2; US10509881B2; US10796055B2; US20220335192A1; TW201915793A; US20200050725A1; TWI748005B; US20210019464A1; US11392742B2; US20230367942A1

Abstract

本公开的实施例提供了一种电路布局着色方法，通过坐标对多重图案化技术MPT相容的布局设计中，G0链接网络的节点进行排序及预着色，在一实施例中，一种方法识别一电路布局中的目标网络，每一目标网络具有表示电路图案的两个或多个链接节点，并且每一目标网络呈现在一虚拟X‑Y坐标平面中，将一第一特征分配给每一目标网络中的一第一节点，使用一基于坐标的方法确定该第一节点，以及以交替的方式将该第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。避免了制造半导体元件的不确定性。

Description

电路布局着色方法

技术领域

本公开有关于一种电路布局着色方法，特别涉及双重或多重图案化技术电路布局的着色方法。

背景技术

集成电路晶片由包括设计阶段及随后的制造阶段的流程所制造。在设计阶段中，集成电路晶片(integrated chip，IC)的布局(layout)生成为一电子文件。该布局包括几何形状，其对应于将在晶片上所制造的结构。在制造阶段中，该布局形成在一半导体工件上。

传统的光刻工具可以实现的解析度限于45纳米(nm)半间距(half pitch)。为了继续使用现有的光刻工具以解析更小的空间，已经开发了双重图案化方法。双重图案化方法涉及将目标电路图案分割(例如，分割或分离)为两个分开的图案。接着使用两个独立的掩模，先后在一基板的单层上，分别地形成两个分离的图案。通过将一布局拆分成多个不同的掩模，合成图案中的最小线间距减小的，且同时保有良好的解析度。

为了使用双重图案化方法，目标电路图案必须是相容双重图案化的，这表示目标电路图案能够被分解成两个分离的图案，而每一图案可以使用传统光刻工具，在单层光阻中形成。为了便于可视化，分配给用于曝光相同层的相同或不同掩模的图案，通常以不同的颜色绘制。然而，这种颜色分配过程已经被观察到可能是有问题的。举例而言，在电路图案的分解处理期间，用于形成第一分解图案的第一掩模在电子设计自动化(ElectronicDesign Automation，EDA)布局工具中，随机地以第一颜色表示(例如，黑色)，而用于形成第二分解图案的第二掩模在电路设计工具中，可能以第二不同颜色表示(例如，灰色)。然而，在相同电路图案的下一个分解处理期间，用于形成第一分解图案的第一掩模在电路设计工具中，随机地以第二颜色表示(例如，灰色)，而用于形成第二分解图案的第二掩模在EDA布局工具中，可能以第一颜色表示(例如黑色)。换句话说，即使分析相同的电路图案，EDA布局工具也可能不时地产生不同的着色结果(即，不同的掩模分配)。

由于设计改变或由不同客户/晶片设计者适用不同的数据库层级，着色结果可能因晶片而异。基于相同原因，着色结果也可能在同一晶片内因位置而异。着色结果的不一致，会导致半导体元件制造的不确定性。

发明内容

本发明根据一些实施例提供一种电路布局着色方法，包括识别一电路布局中的多个目标网络，每一目标网络具有代表电路图案的至少两个链接节点，并且每一目标网络呈现在一虚拟X-Y坐标平面中；将一第一特征分配给每一目标网络中的一第一节点；使用一基于坐标的方法确定第一节点，以及以交替的方式将第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。

附图说明

以下将配合说明书附图详述本公开的各面向。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。

图1A～1D描绘在颜色分配之后，具有六个电路图案布局其中一部分的四种不同着色结果。

图2A及2B描绘根据本公开的一个实施例的着色方法，应用该方法之前及之后的DPT相容布局设计的一部分。

图3描绘根据本公开的实施例的示例性着色方法流程图。

图4A～4D为根据图3的流程图，描绘处于不同阶段的集成电路晶片1的DPT相容电路布局的一部分。

图5A～5D为根据图3的流程图，描绘在不同阶段的集成电路晶片2的DPT相容电路布局的一部分。

图6为根据本公开的着色方法，描绘已被着色的多G0链接网络的示例性电路布局的区域。

图7A描绘具有与图6的区域匹配的G0链接网络的电路布局的区域。

图7B描绘该G0链接网络在掩模分配后，已被着色。

图8描绘可用来实施本公开的各种实施例的系统。

附图标记说明：

100～布局；

102、104、106、108、110、112～电路图案；

114、116、118、120、122、124～节点；

126、128、130、132～链接；

200～DPT相容布局设计；

202、204、206～G0链接网络；

202a、202b、202c、204a、204b、204c、206a、206b、206c、206d～节点；

300～着色方法；

302、304、306、308、310、312～操作；

400～电路布局；

402、403、404、405、406、407、408、409、410、411、412、413～节点；

414、416、418、420～G0链接网络；

500～电路布局；

502、503、504、505、506、507～节点；

514、516～G0链接网络；

600～电路布局；

600A～区域；

602～第一组线；

604～第二组线；

606、608、610、612、614、616、618～方块；

700～电路布局；

700A、700B～区域；

800～系统；

802～设计规则检查器；

804～设计数据库；

806～电子设计自动化工具；

808～储存媒体；

810～着色指纹数据库；

812～程序指令；

814～掩模分配工具；

816～掩模分配数据；

818～非暂态机器可读取储存媒体。

具体实施方式

以下公开许多不同的实施方法或是实施例来实行所提供的标的的不同特征，以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示，且不该以此限定本公开的范围。例如，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例，亦即，第一特征与第二特征并非直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本公开，不代表所讨论的不同实施例和/或结构之间有特定的关系。

此外，其中可能用到与空间相关用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相关用词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。

本公开提供了一种新颖着色方法，用于电子设计自动化(EDA)布局工具中，用以调节双重图案化技术DPT(Double-Patterning Technology，DPT)相容布局，使得在分解过程后，所有或目标G0链接网络(G0-linked network)被排序，并遵循预定的着色方法被指定颜色。G0链接网络的着色结果从晶片到晶片一致的或在同一晶片内位置到位置一致的。与G0链接网络相关的独特着色结果，可以被储存在系统中，并用作识别和分配相同或重复的G0链接网络的掩模的指纹。应该理解的是，在本公开中讨论与DPT相关的各种实施例，为了便于解释这些概念。本公开的方法和概念可应用于具有更多掩模的三重图案化技术(Triple-Patterning Technology，TPT)或多重图案化技术(Multiple-Patterning Technology，MPT)。

一种DPT掩模分配方法通常包括：(1)识别布局是否具有一原生的DPT冲突(nativeDPT conflict)，其会妨碍布局分解成要使用的预定数量的掩模；(2)必要时修改布局，以消除该DPT冲突；以及(3)将布局中的电路图案，分配给预定数量的掩模。如下所述，对于使用两个或更多个掩模来图案化单层的DPT，可以系统地实现步骤(1)。

图1A显示具有六个电路图案102、104、106、108、110及112的布局100的一部分。初始布局可以由放置和路线工具(place and route tool)所生成。该布局可以是计算机辅助设计格式(例如，GDSII)、晶片设计或从一设计数据库中取得。在一些实施例中，该布局包括一集成电路的一个层上的所有电路图案。在其他实施例中，该布局包括在该集成电路的该层的一区域内的电路图案的子集。电路图案可以是线路后端(back end of line，BEOL)的互连层的互连(线路层)图案或主动元件(线路前端)层图案。举例而言，电路图案可以是任何特征(部件)，例如“线”、“块”、“通孔”、“开口”、“孔”、“通道”、“凹陷”、“插头”等等，适合用以提供可以在一结构内水平和/或垂直延伸的接触路径(contact path)。

图1A～1D所示者为代表多个电路图案的图形，其重叠在该布局上。该图形包括分别代表电路图案102、104、106、108、110及112的四个节点114、116、118、120、122及124。尽管参考了下面的节点，但可以理解的是，该些节点为电路图案的集总表示(lumpedrepresentations)。该些节点便于绘图，并且用于使用EDA布局工具分析和分配电路图案到各种掩模的目的。因此，该些节点可以是任何形式的多边形。

对于一既定的IC技术(例如，65nm、45nm、28nm等)，定义相应的最小间隔距离(缩写为G0)，使得彼此距离比G0距离更近的两个图案，不能使用单一掩模以良好的解析度进行图案化及曝光。任意两个以小于该最小间隔距离的距离分开的节点，以链接(link)(在此称为“G0间隔(G0-space)”)表示，这意味着，与这些节点相关联的图案太过于接近以至于无法在相同的掩模中。在图1A中，节点114及116、节点116及118、节点118及120，以及节点122及124之间的距离小于该最小间隔距离，因此分别以链接126、128、130、130及132表示。图1A显示节点114、116、118及120链接在一起，以形成一网络，其在本文中被称为“G0链接网络1”。同样地，节点122及124被链接在一起以形成另一个网络，这里被称为“G0链接网络2”。

诸如设计规则检查器(design rule checker，DRC)软件等适当的软件，可用于系统化地检查布局设计，并显示布局设计中的所有G0链接网络或G0间隔。EDA布局工具或任何合适的自动化工具，接着使用该信息来对该布局设计中的一或多个节点预先着色，使得与预着色节点相关联的图案由相同的掩模形成。例如，在图1A的布局100中，节点114及124可以被预着色成对应于第一掩模的第一颜色(例如，黑色)。在预着色后，分解演算法将以交替的方式将颜色分配给节点116、118、120及122，使得任意两个紧邻的链接节点被分配不同的颜色。也就是说，节点118将被分配为第一颜色(黑色)，而节点116、120及122被分配为第二颜色(例如，灰色)，其对应于第二掩模。利用这组分配，在每一曝光步骤中所形成的图案，可以清晰地图案化。若可以将一布局中的电路图案分解，并分配给两个不同的掩模，则可使得在每一掩模内，没有一对相邻图案彼此比最小间隔距离更接近，故该布局相容于双重图案化技术(DPT)。相似地，若可将一布局中的一电路图案分解，并分配给N个不同的掩模(N>2)，则可使得对于每一掩模没有一对相邻图案彼此比最小间隔距离更接近，那么该布局相容于多重图案化技术(MPT)。

已经观察到，尽管在DPT相容布局中的大多数电路图案可被分成两个掩模，但EDA布局工具可能在预着色阶段，有时向相同的节点分配不同的颜色，导致在分解电路图案之后有着各种着色组合。举例而言，对于图1A的布局100而言，EDA布局工具可能分配具有第一颜色(例如，黑色)的节点114及124、具有第二颜色(例如，灰色)的节点114及124、具有第一颜色节点114及122(例如，黑色)或者具有第二颜色(例如，灰色)的节点114及122。分解演算法接着以一交替方式，将颜色分配给预着色节点之间的节点，导致总共四种不同的着色结果(或所谓的解决方案)，如图1A至1D所示。如前所讨论的，由于设计改变或由不同的客户端/晶片设计者调整的不同数据库层次结构，着色结果可能因晶片而异。出于同样的原因，同一晶片内的着色结果也可能因位置而异。换句话说，即使分析出非常相同的G0链接网络，EDA布局工具也可能产生四种不同的着色结果(即，解决方案)。

不同的着色结果可能导致在各种环境中，对特定的节点(图案)进行不同的处理。举例而言，对于图1B所示的解决方案而言，节点116、120及124被分配为第二颜色(例如，灰色)，这意味着电路图案104、108及112由第二掩模所形成。当电路图案104、108及112首先形成在一IC的一个层或该层的一区域时，因为电路图案102、106及110尚未由第一掩模所形成，因此在该IC的该层或该层的区域上不存在其它电路图案。该G0链接网络2的节点124，可以“看到”该IC的该层或该层的区域中的节点116及120。仔细而言，节点124看到邻近节点124的节点120。在这种情况下，图1B中G0链接网络2的节点124被称为“掩模B密集(mask Bdense)”环境。

相似地，对于图1C中所示的解决方案而言，节点116、120及124被分配为第一颜色(例如，黑色)，这意味着电路图案104、108及112由第一掩模所形成。当电路图案104、108及112首先形成在一IC的一个层或该层的一区域时，因为电路图案102、106及110尚未由第二掩模所形成，因此在该IC的该层或该层的区域上不存在其它电路图案。该G0链接网络2的节点124可以“看到”该IC的该层或该层的区域中的节点116及120。仔细而言，节点124看到接近节点124的节点120。在这种情况下，图1C中G0链接网络2的节点124被称为“掩模A密集”环境。

另一方面，对于图1A所示的解决方案而言，节点114、118及124被分配为第一颜色(例如，黑色)，这意味着电路图案102、106及112由第一掩模所形成。当电路图案102、106及112首先形成在一IC的一个层或该层的一区域时，因为电路图案104、108及110尚未由第二掩模所形成，因此在该IC的该层或该层的区域上不存在其它电路图案。对于G0链接网络2的节点124，它“看不到”该IC的该层或该层的区域中的其他节点，而是看到也在该第一掩模所形成的节点114及118。仔细而言，节点124看不到节点120，否则若节点120处于“掩模A密集”的环境下，其将看到节点120。在这种情况下，图1A中的G0链接网络2的节点124被称为“掩模A隔离(mask A isolated)”环境。

相似地，对于图1D所示的解决方案而言，节点114、118及124被分配为第二颜色(例如，灰色)，这意味着电路图案102、106及112由第二掩模所形成。当电路图案102、106及112首先形成在一IC的一个层或该层的一区域时，因为电路图案104、108及110尚未由第一掩模所形成，因此在该IC的该层或该层的区域上不存在其它电路图案。对于G0链接网络2的节点124，它“看不到”该IC的该层或该层的区域中的其他节点，而是看到也在该第二掩模所形成的节点114及118。仔细而言，节点124看不到节点120，否则若节点120处于“掩模B密集”的环境下，其将看到节点120。在这种情况下，图1D中的G0链接网络2的节点124被称为“掩模B隔离”环境。

从图1A～1D中可以看出，由于在分解过程中产生不同的着色结果，G0链接网络2的节点124可以处于四种不同的环境(即，“掩模A隔离”、“掩模B隔离”、“掩模A密集”及“掩模B密集”)。基于相同的原因，G0链接网络2的节点122以及G0链接网络1的其他节点，也可以处于隔离和/或密集的环境中。用于形成电路图案的工艺条件，可以在不同的环境中变化。举例而言，当G0链接网络2的节点124处于如图1C所示的“掩模A密集”环境中，用于形成图案112(例如，通孔)的蚀刻剂量，可以不同于若G0链接网络2的节点124处于如图1A所示的“掩模A隔离”环境中，因为节点120由与节点124相同的掩模所形成，并且非常接近节点124(即节点124看的到节点120)。在这种情况下，考虑到图案112及图案108两者同时形成在附近，与在“掩模A隔离”环境中形成的图案112所使用的量相比，用于形成图案108及112的蚀刻剂量可以相对较少(即，节点124看不到节点120)。不仅是蚀刻剂量可能在不同的环境中，针对每一节点而变化，所用于形成特定节点的蚀刻剂接收量(etchant receipt)也可能不时地改变，因为设计改变或不同客户/晶片设计者调整不同的数据库，该特定节点可能被分配到不同的颜色(不同的掩模)。

不同的着色组合可导致在光刻工艺中，工艺接收量(process receipts)的各种变化，以及半导体元件制造中的不确定性，因为在分解过程期间，着色结果的不一致性，造成每一G0链接网络的每一节点可能处于各种环境中。然而，先进节点的工艺限制(例如，光刻、蚀刻或CMP等)，不能容忍在临界点或热区意外的着色组合，这可能包括由临界尺寸的桥接或收缩所形成的工艺弱点区域，可能有很大的几率导致缺陷。这些问题尤在目标区域的G0链接网络的数量增加时变得更糟。

本公开的示例性着色方法可应用于DPT相容布局(即，布局中的电路图案可以被分成两个掩模，并因此是可着二色的(2-colorable))，用以避免因着色结果的不一致而导致工艺问题。图2A及2B描绘根据本公开的一个实施例的着色方法，其应用前及应用后的DPT相容布局设计200的一部分。在图2A中，通过诸如设计规则检查器(DRC)软件等软件来识别DPT相容布局设计200中的三个G0链接网络202、204及206(“目标网络”)。可以理解的是，为了说明目的，这里示出三个G0链接网络。该DPT相容布局设计200可具有其他的G0链接网络。此外，本公开的实施例适用于多重图案化技术(MPT)相容的布局设计。

图2A中所示的每一G0链接网络202、204、206包括三个或更多节点。例如，G0链接网络202具有节点202a、202b、202c，而G0链接网络204具有节点204a、204b、204c，以及G0链接网络206具有节点206a、206b、206c、206d。如前所述，节点用以表示电路图案，其可以是线路后端(back end of line，BEOL)的互连层的互连(线路层)图案或主动元件(线路前端)层图案。每一G0链接网络202、204、206中的节点链接在一起的，因为对于一既定的IC技术(例如，45nm、20nm、16nm等)，它们以小于最小间隔距离(即，G0间隔)的距离分隔。对于193nm的光刻工艺而言，最小间隔距离可以是约70nm至120nm，例如大约100nm。

在G0链接网络202、204及206已被识别后，执行该着色方法以预着色每一G0链接网络中的节点。该着色方法可由EDA布局工具或任何适合的自动化工具来执行。在一个实施例中，该着色方法是一基于坐标的着色方法，其通过坐标对每一G0链接网络202、204、206中的节点进行排序和预着色。举例而言，可在EDA布局工具中的虚拟X-Y坐标平面中，呈现具有所有G0链接网络或感兴趣的G0链接网络(例如，G0链接网络202、204、206)的DPT相容布局设计200。因此，每一G0链接网络中的节点被呈现在该虚拟X-Y坐标平面中。在一个实施例中，通过EDA布局工具，将每一G0链接网络中，最接近Y轴(即，最小X坐标的节点)的节点，指定为第一颜色(颜色1)。如果发现G0链接网络中的两个或更多个节点具有相同的X坐标，则最接近X轴的节点(即，最小Y坐标的节点)将被指定为该第一颜色。换句话说，每一G0链接网络中，最小X坐标以及最小Y坐标的节点将被分配为该第一颜色。

举例来说，在图2A所示的实施例中，G0链接网络202具有三个节点202a、202b、202c。节点202a具有坐标(x1，y6)，而节点202b具有坐标(x1，y4)。虽然节点202a及节点202b具有相同的X坐标，但因为节点202b更接近X轴，节点202b将被指定为第一颜色。相似地，G0链接网络204具有三个节点204a、204b、204c，节点204a具有坐标(x4，y9)，将被指定为第一颜色，因为它比节点204b(x6，y9)及节点204c(x5，y7)最接近Y轴。G0链接网络206具有四个节点206a、206b、206c、206d，节点206c具有坐标(x6，y3)将被指定为第一颜色，因为它比节点206a(x9，y7)、节点206b(x8，y5)及节点206d(x8，y1)是最接近于Y轴的节点。

在每一G0链接网络中的第一节点已被指定为第一颜色后，EDA布局工具执行分解演算法，以交替的方式将第一和第二颜色分配给每一G0链接网络中的其余节点，使得每一G0链接网络中，任意两个紧邻的链接节点指定不同的颜色。举例而言，在图2A所示的实施例中，G0链接网络202的节点202b已被指定为第一颜色，因此节点202a及202c将被指定为第二颜色(颜色2)，如图2B所示。相似地，G0链接网络204的节点204a已被指定为第一颜色，因此节点204c将被指定为第二颜色，而节点204b将被指定为第一颜色，如图2B所示。类似地，G0链接网络206的节点206c已被指定为第一颜色，因此节点206b及206d将被指定为第二颜色，且节点206a将被指定为第一颜色，如图2B所示。

一旦每一G0链接网络中的所有节点都已被着色，则执行掩模分配程序。例如，指定为颜色1的节点将被分配给一第一掩模，而指定颜色2的节点将被分配给一第二掩模，反之亦然。

应被注意的是，虽然本文中讨论的着色方法基于“最小X坐标先，接着最小Y坐标”规则(即，具有最小X坐标及最小Y坐标的节点)，向每一G0链接网络中的节点指定颜色。然而，本公开的概念同样适用于“最小X坐标先，接着最大Y坐标”规则(即，具有最小X坐标及最大Y坐标的节点)、“最大X坐标先，接着最小Y坐标”规则(即，具有最大X坐标及最小Y坐标的节点)、或者“最大X坐标先，接着最大Y坐标”规则(即，具有最大X坐标及最大Y坐标的节点)。只要是一个统一的规则，适用于DPT相容布局设计中的所有G0链接网络，其他规则也可使用。此外，虽然在本公开中讨论的是术语“颜色”，但可以预期，颜色可被任何适合的区别特征所代替，例如形状，数字，图像(icon)，符号等等。

对于那些非DPT相容的布局设计，例如，违反最小间隔要求(spacingrequirement)的G0间隔的总数是奇数(即，奇数循环(odd-cycle loop))，该布局设计需在应用该着色方法前被改变。在这种情况下，该布局设计需要被改变，使得G0间隔形成偶数循环(even-cycle loop)，这表示电路图案可被分成两个掩模，且可着二色的。回路指在形成循环序列的多个节点(或多边形)间的G0间隔。

图3为描绘根据本公开的实施例的示例性着色方法300流程图。图4A至4D为根据图3的流程图，描绘处于不同阶段的集成电路晶片1的DPT相容电路布局400的一部分。尽管在附图中，绘示出了各种操作并且描述在此，但并不意味着对于这些步骤的顺序或者中间步骤的存在或不存在进行限制。而被描述为依序的操作除非是明确指明，否则仅仅出于解释的目的，至少部分(如果不是全部)不排除各个步骤实际上以并行或重叠的方式执行的可能性。

着色方法300从操作302开始，其接收一电路布局，例如图4A所示的电路布局400。初始的电路布局400可通过一放置及布线工具产生。该电路布局可以是计算机辅助设计格式(例如，GDSII)、晶片设计、或从一设计数据库中取得。该电路布局400具有代表多个电路图案的多节点402～413。在一些实施例中，节点402～413表示该IC的单一层中的电路图案。该节点402～413可以是任何形式的多边形。电路图案可以是线路后端(BEOL)互连层的互连(线路层)图案或主动元件(线路前端)层图案。在一个实施例中，该电路布局400可包括一IC的一个层上的所有电路图案。在一个实施例中，该电路布局可包括该IC的该层的一区域内电路图案的一子集。

在操作304，根据设计规则，例如间隔规则，检查电路布局400，以识别所有具有G0间隔的G0链接网络(“目标网络”)。设计规则可以使用设计规则检查器(DRC)软件或任何适合的软件来系统化地检查，以显示电路布局400中所有G0链接网络或G0间隔。如前所述，，G0间隔是指节点以小于一既定的IC技术(例如，45nm、20nm、16nm等等)的最小间隔距离的距离来分隔。对于193nm光刻工艺而言，最小间隔距离可以是大约70nm至大约120nm，例如大约100nm。图4B显示四个G0链接网络414、416、418、420已被识别。

在操作306，使每一G0链接网络414、416、418、420，受如上述图2A及2B的基于坐标的着色方法所支配。如前所讨论的，该基于坐标的着色方法通过EDA布局工具或任何适合的自动化工具执行，以对每一G0链接网络414、416、418、420中的节点进行排序及预着色，使得每一G0链接网络中，最接近Y轴(即，具有最小X坐标的节点)的节点指定为第一颜色(颜色1)。若G0链接网络中的两个或更多节点具有相同的X坐标，那么最接近X轴两个或更多个节点的节点(即，具有最小Y坐标的节点)将被指定为该第一颜色。换句话说，每一G0链接网络中具有最小X坐标及最小Y坐标的节点将被分配为该第一颜色。图4C显示每一G0链接网络414、416、418、420已使用基于坐标的着色方法被排序及预着色。在图4C的实施例中，G0链接网络414的节点402、G0链接网络416的节点406、G0链接网络418的节点408以及G0链接网络420的节点412已被指定为第一颜色(颜色1)。

在操作308，在每一G0链接网络414、416、418、420中的节点已被预着色后，通过EDA工具执行分解演算法，以交替的方式将颜色分配给每一G0链接网络414、416、418、420中的其余节点，使每一G0链接网络414、416、418、420中任意两个紧邻的节点，彼此具有不同颜色。图4D显示在该分解过程(decomposition process)后，G0链接网络414、416、418、420的颜色分配，其中G0链接网络414的节点403及405被指定为第二颜色(颜色2)、节点404被指定为第一种颜色、G0链接网络416的节点407被指定为第二颜色、G0链接网络418的节点409和411被指定为第二颜色、节点410被指定为第一颜色；以及G0链接网络420的节点413被指定为第二颜色。

在操作310，一旦每一G0链接网络中的所有节点都已被着色，则执行一掩模分配程序。例如，每一G0链接网络414、416、418、420中，被指定为颜色1的节点(例如，节点402、404、406、408、410、412)将被分配给第一掩模，而被指定为颜色2的节点(例如，节点403、405、407、409、411、413)将被分配给第二掩模，反之亦然。接着，将掩模分配数据输出至可读取储存媒体，以供光刻工艺使用。

在操作312，一旦掩模分配程序完成，则使用分配的掩模，执行一光刻工艺，以图案化半导体基板。

图5A～5D为根据图3的流程图，描绘在不同阶段的集成电路晶片2的DPT相容电路布局500的一部分。类似于图4A～4D，接收的电路布局500具有多个用以代表多个电路图案的节点502～507，如图5A所示。节点502～507具有实质上与图4A的节点402～413相同的配置。根据设计规则，例如间隔规则，系统地检查电路布局500，用以识别出所有具有G0间隔的G0链接网络。图5B显示两个G0链接网络514及516已被识别。接着，使每一G0链接网络514、516，受如上述图2A及2B的基于坐标的着色方法所支配。图5C显示每一G0链接网络514、516已使用基于坐标的着色方法，被排序及预着色。在图5C的实施例中，G0链接网络514的节点502及G0链接网络516的节点506已被指定为第一颜色(颜色1)。

在每一G0链接网络514、516中的节点已被预着色后，执行分解演算法，以交替的方式将颜色分配给每一G0链接网络514、516中的其余节点，使每一G0链接网络514、516中，任意两个紧邻的链接节点分配为彼此不同的颜色。图5D显示在分解过程之后，G0链接网络514、516的颜色指定，其中G0链接网络514的节点503及505指定为第二颜色(颜色2)、节点504指定为第一颜色，而G0链接网络516的节点507指定为第二颜色。

一旦每一G0链接网络514、516中的所有节点皆已被着色，则执行掩模分配程序。例如，每一G0链接网络514、516中，指定为颜色1的节点(例如，节点502、504、506)，将被分配给第一掩模，而指定为颜色2的节点(例如，节点503、505、507)将被分配给第二掩模，反之亦然。

图4D及5D所示的着色结果证明，即使来自不同的电路布局400、500并且被设计用于不同的集成电路晶片，相同或相似的G0链接网络也将具有相同的着色结果/序列。换句话说，在布局设计中，无论客户/晶片设计人员采用哪种数据库，或者已经做出或将要做出多少设计变更，在一或多个DPT相容的布局设计中，所有G0链接网络将具有一致的着色结果/组合。因此，无论G0链接网络中的节点处于密集或隔离的环境中，都可避免半导体元件制造中的不确定性。

此外，既然DPT相容布局设计中的每一G0链接网络的着色结果是可预测的，且从一个位置到另一个位置或从一个晶片到另一个晶片是一致的，因此这种着色唯一性可用来构建着色指纹数据库，用以即时为重复G0链接网络分配掩模。举例而言，图4D所示的G0链接网络414、416、418、420的唯一布置，可作为指纹区域储存在非暂态机器可读取储存媒体中，以用于掩模分配过程。接着，可使用EDA工具、图案匹配工具或任何适合的图案识别工具，来搜寻/分析任何IC布局设计中的形状。若EDA工具或图案匹配工具发现一G0链接网络，其具有与储存在机器可读取储存媒体中的G0链接网络414、416、418、420相同或实质上相似的布置，则与G0链接网络414、416、418、420相关联的唯一着色组合(即，掩模分配)，将被自动地或手动地分配给新的G0链接网络。这么一来，与指纹区域匹配的图案，将被分配与指纹区域中的G0链接网络相同的着色结果。

图6为描绘根据本公开的示例性着色方法，已被着色的多G0链接网络的示例性电路布局600的区域600A。电路布局600的区域600A具有代表各种长度金属线的第一组线(统一显示为602)以及代表各种长度金属线的第二组线(统一显示为604)。第一组线602已被分配给第一掩模(以灰色表示)，第二组线604已被分配给第二掩模(以白色表示)。电路布局600的区域600A也具有代表通孔的多方块(统一显示为606)。该等金属线可以设置在IC中，该等通孔之上和/或之下的不同层上。具有G0间隔的方块606被链接并标识为G0链接网络，为了说明目的，其中仅显示方块608、610、612、614、616及618。

可以看出，使用上述关于图2A～5D的着色方法，每一G0链接网络已经被着色(即，被分配给不同的掩模)。在一个实施例中，在区域600A中显示的一或多个G0链接网络以及其唯一的着色组合，可被储存在机器可读取储存媒体中并且被用作指纹，用以将唯一的着色组合识别/分配给出现在不同的电路布局或相同电路布局的不同区域中，相同/相似的G0链接网络。例如，EDA工具可找到具有与区域600A匹配的相同的G0链接网络的电路布局700(图7A)的区域700A。因此，EDA工具可立即将与区域600A相关联的着色组合，分配给出现在区域700A的G0链接网络，使得区域700A的G0链接网络具有与区域600A相同的着色组合。EDA工具可继续将着色方法应用在电路布局700的区域700B中，G0链接网络的其余部分。图7B描绘G0链接网络在掩模分配之后已被着色。因此，在用于DPT相容布局设计的重复G0链接网络中，着色指纹数据库允许即时且一致的着色结果。

图8描绘可用来实施本公开的各种实施例的系统800。系统800包括设计规则检查器(DRC)802，其可从设计数据库804中检查计算机辅助设计格式的电路布局。如图3的操作304所述，DRC 802根据设计规则，例如间隔规则，识别出具有G0间隔的所有G0链接网络。系统800还包括电子设计自动化(EDA)工具806及储存媒体808，其被提供用来储存EDA工具806使用的输入数据。EDA工具806从DRC 802接收数据，例如显示电路布局中，所有G0链接网络或G0间隔的数据。

储存媒体808可以是非暂态电脑可读取储存媒体，例如动态随机存取存储器(RAM)、SDRAM、只读存储器(ROM)、EEPROM、硬盘驱动器(HDD)、光碟驱动器(CD-ROM、DVD-ROM或BD-ROM)或快闪存储器等。输入数据可包括来自着色指纹数据库810的数据，该着色指纹数据库810储存如图6、7A及7B所述的，与G0链接网络相关联的一或多个唯一着色组合(即，掩模指派)。该输入数据还可包括来自程序程序指令812的用于执行各种指令的设计信息或设计规则的数据。例如，该程序程序指令可包括在非DPT相容布局设计中，将发现的奇数循环回路(例如，违反最小间隔要求的G0间隔总数是奇数)改变为偶数循环回路的指令。

EDA工具806可以是特殊用途电脑，用以在如图2A、2B及3所讨论的通过DRC 802所识别的G0链接网络中，执行一基于坐标的着色方法及分解过程。系统800还包括掩模分配工具814，用以将掩模分配给已着色的G0链接网络。如图3的操作310所述，掩模分配工具814输出掩模分配数据816至非暂态机器可读取储存媒体818，以供光刻工艺使用。

本公开的实施例提供一种新颖的着色方法，其通过坐标在DPT相容的布局设计中，对G0链接网络的节点进行排序和预着色。通过“最小X坐标先，接着最小Y坐标”规则的基础上，为每一G0链接网络的节点指定颜色。EDA布局工具或任何适合的自动化工具可保证为DPT相容布局设计中，任意G0链接网络产生一致的着色组合，即使它们位于布局设计的不同区域，或被其他不相似的G0链接网络所隔开。特别的是，无论客户/晶片设计人员采用哪种数据库，或者已经做出或将要做出多少设计变更，在DPT相容的布局设计中，所有G0链接网络将具有唯一且一致的着色结果。无论IC的哪个区域或哪一(些)层被分析，唯一的着色组合将保持一致。更进一步地，具有唯一着色组合的G0链接网络可被用来构建着色指纹数据库，用于重复的G0链接网络即时分配掩模。本发明实施例的着色方法及着色指纹数据库，可最小化在分解过程中，着色结果的不一致而可能发生的任何工艺问题。因此，避免了制造半导体元件的任何不确定性。

本发明根据一些实施例提供一种电路布局着色方法，包括识别一电路布局中的多个目标网络，每一目标网络具有代表多个电路图案的至少两个链接节点，并且每一目标网络呈现在一虚拟X-Y坐标平面中；将一第一特征分配给每一目标网络中的一第一节点；使用一基于坐标的方法确定第一节点，以及以交替的方式将第一特征及一第二特征分配给每一目标网络中的其余节点，使每一目标网络中任意两个紧邻的链接节点具有不同特征。

在一些实施例中，电路布局中的电路图案可分到两个掩模中，且每一目标网络中任意两个紧邻的链接节点之间的距离小于一最小间隔距离。

在一些实施例中，最小间隔距离约为70nm至约120nm。

在一些实施例中，第一节点具有最小X坐标及最小Y坐标。

在一些实施例中，第一节点具有最小X坐标及最大Y坐标。

在一些实施例中，第一节点具有最大X坐标及最小Y坐标。

在一些实施例中，第一节点具有最大X坐标及最大Y坐标。

在一些实施例中，电路布局着色方法还包括：将一第一掩模分配给被分配该第一区别特征的节点；将一第二掩模分配给被分配该第二区别特征的节点；以及使用第一掩模及第二掩模，执行一光刻工艺，以图案化一基板。

在一些实施例中，第一特征及第二特征为颜色、形状、数字、图像、符号等。

本发明亦根据一些其他实施例提供一种电路布局着色方法，包括接收一多重图案化技术(MPT)相容的电路布局，此电路布局具有多节点，且每一节点代表一电路图案；识别以小于一最小间隔距离的距离所分开的节点作为目标网络，这些目标网络呈现在一虚拟X-Y坐标平面中；使用一基于坐标的方法，识别每一目标网络中的一第一节点，将一第一颜色分配给每一目标网络的第一节点；以及以交替的方式将第一颜色及一第二颜色分配给这些目标网络中的其余节点，使每一目标网络中任意两个紧邻的节点具有不同颜色。

在一些实施例中，电路布局着色方法还包括：将一第一掩模分配给被分配第一颜色的节点；将一第二掩模分配给被分配第二颜色的节点；以及使用第一掩模及第二掩模，执行一光刻工艺，以图案化一基板。

在一些实施例中，电路布局着色方法还包括：将具有一唯一着色组合的一或多个目标网络，储存在一储存媒体中；在不同的电路布局或相同电路布局的不同区域中，识别具有与该储存的目标网络相同或相似的节点布置的网络；以及将唯一着色组合分配给已识别的网络。

本发明亦根据一些实施例提供一种电路布局着色系统，包括一设计规则检查器，其被配置为检查一电路布局并识别在电路布局中，具有一G0间隔的G0链接网络，每一G0链接网络具有至少两个代表多个电路图案的链接节点；以及一电脑，其被配置为从设计规则检查器接收数据，用以使用一基于坐标的着色方法，识别每一G0链接网络的一第一节点，每一G0链接网络呈现在电脑的一虚拟XY坐标平面中，将一第一颜色分配给每一G0链接网络中已识别的第一节点，以及以交替的方式将第一颜色及一第二颜色分配给每一G0链接网络中的其余节点，使每一G0链接网络中任意两个紧邻的链接节点具有不同颜色。

在一些实施例中，电路布局着色系统还包括：一掩模分配工具，被配置为将第一掩模及第二掩模分别分配给被分配第一颜色及第二颜色的节点；以及一非暂态电脑可读取储存媒体，被配置为储存由电脑使用的输入数据，输入数据包括一或多个G0链接网络，其具有对一或多个G0链接网络唯一的一着色组合。

在一些实施例中，基于坐标的着色方法用以识别具有最小X坐标及最小Y坐标、最小X坐标及最大Y坐标、最大X坐标及最小Y坐标、或最大X坐标及最大Y坐标的第一节点。

上述内容概述许多实施例的特征，因此任何所属技术领域中技术人员，可更加理解本公开的各面向。任何所属技术领域中技术人员，可能无困难地以本公开为基础，设计或修改其他工艺及结构，以达到与本公开实施例相同的目的和/或得到相同的优点。任何所属技术领域中技术人员也应了解，在不脱离本公开的精神和范围内做不同改变、代替及修改，如此等效的创造并没有超出本公开的精神及范围。

Claims

1.一种电路布局着色方法，包括：

识别一电路布局中的多个目标网络，每一目标网络具有表示电路图案的至少两个链接节点，并且该每一目标网络呈现在一虚拟X-Y坐标平面中；

将一第一特征分配给该每一目标网络中的一第一节点，该第一节点使用一基于坐标的方法所确定；以及

以交替的方式将该第一特征及一第二特征分配给该每一目标网络中的其余节点，使该每一目标网络中任意两个紧邻的链接节点具有不同特征。