CN104765900A - 无多图案化冲突的集成电路设计 - Google Patents

Abstract

本发明涉及用于通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后的MPL冲突的设计约束。在一些实施例中，通过生成具有多图案化设计层的多个未组装的集成电路（IC）单元实施该方法。在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的模型的违规的IC单元。调整违规的IC单元中的设计模型以获得多个无违规的IC单元。然后，组装多个无违规的IC单元以形成MPL兼容的IC布局。由于MPL兼容的IC布局没有着色冲突，所以进行分解算法的操作而不实施组装后颜色冲突检查。

Description

无多图案化冲突的集成电路设计

技术领域

本发明涉及半导体领域，更具体地，涉及无多图案化冲突的集成电路设计。

背景技术

通过减小集成电路（IC）中组件的尺寸，半导体工业不断地提高IC的速度和功率。在很大程度上，通过光刻分辨率来推动测量集成芯片中组件尺寸的能力。然而，近几年工具供应商一直无法降低光刻曝光工具（例如，以成功实施EUV光刻）的波长，以致于正在开发的技术节点经常具有小于用于光刻工具中的照射波长的最小部件尺寸。为继续缩小，IC制造工艺使用技巧（例如，浸没式光刻、双色调抗蚀剂等）从而以扩展其有效性的方式提高现存的光刻工具的分辨率。

多图案化光刻（MPL）是用于先进的技术节点的一种光刻策略，以减小模型之间的最小间距。为实施MPL，IC布局根据算法进行分解，该算法对由小于可打印阈值的间距所隔开的设计模型（design shape）分配不同的“颜色”。不同的颜色对应于不同的光掩模，这样相同颜色的部件形成在多个掩模组的相同掩模上。由于包含在分离的掩模中的部件没有违背可打印的阈值，所以通过分离不同掩模上的IC布局数据，设计模型以小于可打印阈值的间距间隔开。

发明内容

为解决上述问题，本发明提供了一种用于开发多图案化光刻（MPL）兼容的集成电路布局的方法，包括：生成具有多图案化设计层的多个未组装的集成电路（IC）单元；在多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包含有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；调整违规IC单元中的设计模型，以消除潜在的多图案化着色冲突并形成多个无违规IC单元；以及组装多个无违规IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局。

该方法进一步包括：在MPL兼容的IC布局上进行分解算法，以为MPL兼容的IC布局中的设计模型分配三种或更多种颜色。

其中，多图案化设计层包括三图案化设计层，具有在进行分解算法期间分配的三种不同颜色的设计模型。

其中，结构有效性检查包括应用于单独的未组装的IC单元的一个或多个设计约束。

其中，结构有效性检查包括一个或多个基于规则的设计约束。

其中，实施一个或多个基于规则的设计约束作为设计规则检查（DRC）的一部分。

其中，结构有效性检查包括禁止由小于或等于G0-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的设计约束。

其中，结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有G0-间距的设计约束。

其中，结构有效性检查包括禁止设计模型与单元边界由大于0且小于或等于?G0-间距的间距间隔开的设计约束。

其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型之间具有G0-间距的设计约束。

其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型接触单元边界的设计约束。

此外，还提供了一种用于开发三图案化光刻（TPL）兼容的集成电路布局的方法，包括：生成具有三图案化设计层的多个未组装的集成电路（IC）单元；使用一个或多个基于规则的设计约束在多个未组装的IC单元上分别实施结构有效性检查，以识别出具有设置在包括有潜在的三图案化着色冲突的图案中的设计模型的违规IC单元；调整违规IC单元中的设计模型，以消除潜在的三图案化着色冲突并形成多个无违规IC单元；以及组装多个无违规IC单元以形成具有沿一个或多个单元边界邻接的多个无违规IC单元中的至少两个的三图案化光刻兼容的IC布局。

其中，结构有效性检查包括禁止由小于或等于G0-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的基于规则的设计约束。

其中，结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有G0-间距的基于规则的设计约束。

其中，结构有效性检查包括禁止设计模型与单元边界由大于0且小于或等于?G0-间距的间距间隔开的基于规则的设计约束。

其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型之间具有G0-间距的基于规则的设计约束。

其中，结构有效性检查包括禁止沿单元高度方向穿过未组装的IC单元的中心线的设计模型接触单元边界的基于规则的设计约束。

此外，还提供了一种配置为开发多图案化光刻（MPL）兼容的集成电路布局的计算机系统，包括：存储元件，配置为存储具有多图案化设计层的多个未组装的集成电路（IC）单元；处理单元，配置为在多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；设计应用，配置为调整违规IC单元中的设计模型，以消除潜在的多图案化着色冲突且形成多个无违规IC单元；以及组装元件，配置为组装多个无违规IC单元，以形成没有多图案化着色冲突的MPL兼容的IC布局。

该计算机系统进一步包括：着色元件，配置为在MPL兼容的IC布局上进行分解算法的操作，以为MPL兼容的IC布局中的设计模型分配三种或多种颜色。

其中，多图案化设计层包括三图案化设计层，具有在进行分解算法期间分配的三种不同颜色的设计模型。

附图说明

图1示出了未组装的集成电路（IC）单元上的结构有效性检查的应用以生成多图案化光刻（MPL）兼容的IC布局的流程图的一些实施例。

图2示出了在未组装的IC单元上实施示例性结构有效性检查以避免具有多个图案化设计层的邻接IC单元之间的着色冲突的一些实施例。

图3示出了在未组装的IC单元上实施结构有效性检查的方法以生成MPL兼容的IC布局的一些实施例的流程图。

图4至图8示出了具有示出配置为生成无冲突的三图案化集成电路布局的结构有效性检查规则的设计模型的示例性IC单元的一些实施例。

图9至图10示出了IC布局的一些实施例，该IC布局展示了响应于违背结构有效性检查而如何改变IC单元。

图11示出了配置为在未组装的IC单元上实施结构有效性检查以生成MPL兼容的IC布局的计算机系统的一些实施例。

具体实施方式

本文参考附图进行描述，其中在通篇描述中，相同的参考标号通常用于表示相同的元件，且其中各个结构没有必要按比例绘制。在下文的描述中，为了解释的目的，阐明了许多具体的细节以方便理解。然而，显而易见的是，对于一个本领域的普通技术人员来说，本文描述的一个或多个方面可以用这些具体细节的较小程度进行实践。在其他实例中，公知结构和器件以方框图形式示出以方便理解。

集成电路（IC）经常通过组装分别包括多个设计模型的多个独立设计的IC单元生成。为了增加集成电路的密度，IC单元可以包括通过允许的最小间距所隔开的多个设计模型。然而，由于集成电路的尺寸不断缩小，光刻工具已经不可能使用单独的光掩模以允许的最小间距打印设计模型。因此，多图案化光刻（例如，双图案化光刻、三图案化光刻等）已经成为普遍使用的技术以实现小于使用单独的光掩模可实现的间距的允许的最小间距（例如，G0-间距）。多图案化光刻使用分解算法以对IC单元中的设计模型分配不同“颜色”，这样由小于G0的间距所隔开的邻近的设计模型分配有不同的颜色。具有相同颜色的模型随后形成在相同的光掩模上，从而避免由小于G0的间距所隔开的设计模型放置在相同的掩模上。

虽然在双图案化光刻（DPL）中的着色冲突能够使用在冲突图中识别出奇数个环路（具有奇数个连接的闭合环路）的简单工艺进行检测，但是三图案化光刻（TPL）中的着色冲突的检测是更复杂的问题（归类为计算复杂性理论中的一个NP完全问题（NP-complete problem））。此外，由于TPL着色冲突直到进行IC单元组装才被识别出，，因为IC单元以单元级进行调节，然后进行重新组装并且检查颜色冲突，所以TPL着色冲突的校正是一种耗时的工艺。

因此，本发明的一些方面提供了以下方法和装置：通过在未组装的单独的IC单元上进行结构有效性检查的操作来形成多图案化光刻（MPL）兼容的集成电路布局，以加强避免组装后的MPL冲突的设计约束。在一些实施例中，该方法包括生成具有多图案化设计层的多个未组装的集成电路（IC）单元。使用一个或多个基于规则的设计约束在未组装的IC单元上实施结构有效性检查，以确定具有设置在包括潜在的多图案化着色违规（violations）的图案（即，能够导致多图案化着色违规的图案）上的模型的违规IC单元。调整违规IC单元中的设计模型以实现多个无违规的IC单元。然后组装多个无违规的IC单元以形成MPL兼容的IC布局。分解算法能够为MPL兼容的IC布局中的模型分配颜色，不实施潜在耗时的组装后颜色冲突检查。

图1示出了流程图100的一些实施例，该流程图示出了在未组装的IC单元上应用结构有效性检查以生成MPL兼容的IC布局（即，具有无冲突的多图案化设计层的IC布局）。

在单元设计阶段102中，生成了多个具有多图案化设计层的集成电路（IC）单元104a至104c。例如，相应的IC单元包括一组提供逻辑功能（例如，与、或、非等）或存储功能（例如，触发器或锁存器）的半导体器件。多图案化设计层包括使用多图案化光刻方法（例如，三图案化光刻、四图案化光刻等）而形成的设计层。多图案化设计层包括由小于使用单独的光掩模打印的间距（也称为G0-间距）的间距而隔开的设计模型。

在未组装的IC单元上实施结构有效性检查106以识别出具有设置在包括潜在的多图案化着色冲突的图案上的设计模型的违规（violating）的IC单元。潜在的多图案化着色冲突是当违规的IC单元与其他IC单元进行组装时会引起多图案化着色冲突的设计模型的图案。例如，当第一IC单元104a邻接第二IC单元104b时，由于第一IC单元104a和第二IC单元104b中设计模型的相互作用，会出现多图案化着色冲突。在一些实施例中，结构有效性检查106可以包括限制IC单元中模型布置的一个或多个基于规则的设计约束。

如果IC单元包括设置在违背结构有效性检查106的图案（即，识别为潜在的导致多图案化着色冲突的图案）中的设计模型，则流程图100通过步骤108返回单元设计阶段102，其中调整违规的IC单元以改变包含潜在的多图案化着色冲突的图案且因此获得无违规的IC单元。在一些实施例中，流程图可以在单元设计阶段102和结构有效性检查106之间反复交替。例如，改变包括潜在的多图案化着色冲突的图案可以消除最初的违规，但是这样会导致另一种违规出现，故需要额外的反复。

一旦多个IC单元104a至104c不违规，为单元组装阶段110提供多个无违规的IC单元104aˊ至104cˊ，单元组装阶段配置为在多图案兼容的IC布局112中组装多个无违规的IC单元104aˊ至104cˊ。由于多个无违规的IC单元104aˊ至104cˊ进行组装，无违规的IC单元104aˊ至104cˊ彼此接触，这样第一无违规的IC单元（例如，104aˊ）的单元边界与邻近的第二无违规的IC单元（例如，104bˊ）的单元边界邻接。由于无违规的IC单元104aˊ至104cˊ没有违背结构有效性检查106，所以在多图案兼容的IC布局112（即，组装后邻近的单元内或之间）中不会出现着色冲突。

图2示出了IC布局200的一些实施例，该IC布局示出了应用示例性结构有效性检查以避免具有多图案化设计层的邻接的IC单元之间的颜色冲突。

IC布局200包括第一IC单元202和邻接第一IC单元202的第二IC单元206。第一IC单元202包括多个设计模型204a至204c。由小于G0-间距的间距S1隔开设计模型204a和204b。同样地，由小于G0-间距的间距S2隔开设计模型204b和204c。第二IC单元206也包括多个设计模型208a-208c。由小于G0-间距的间距S3隔开设计模型208a和208b。

在组装第一IC单元202和第二IC单元206之前，结构有效性检查配置为确定第一IC单元202中的设计模型是否设置在当第一IC单元202与第二IC单元206组装时会导致潜在的多图案化着色冲突的图案中。如果结构有效性检查发现了违规（violation）（即，指出潜在的多图案化着色冲突）的第一IC单元202中，则第一IC单元202可改变（例如，通过增加设计模型204a和204b之间的间距或通过去除设计模型204a和204b中的一个设计模型）以消除违规。

例如，如IC布局210所示，第一IC单元202和第二IC单元206的组装将出现与设计模型208a和208b的着色冲突。这是因为如果对设计模型204aˊ分配第一颜色且对设计模型204bˊ分配第二颜色，则剩下的颜色不足以对设计模型208aˊ和208bˊ分配不同的颜色（即，以避免子G0模型具有相同的颜色）。例如，设计模型208bˊ具有匹配设计模型204aˊ、204bˊ和208aˊ中的一个设计模型的颜色。由于邻近的设计模型都具有相同的颜色，所以第一IC单元202包括违背结构有效性检查的布局图案。为避免这种违规，模型204a和/或204b能够改变为不会引起违规的位置。

应该理解，不同的多图案化设计层可以具有不同的G0-间距的值（即，可打印在单独的光掩模上的模型之间的最小间距）。此外，相同的多图案化设计层上的设计模型的不同配置可以具有不同的G0-间距。例如，由于线端缩短，端到端配置的G0-间距通常大于端到边或边到边配置的G0-间距。

图3是在未组装IC单元上实施结构有效性检查的方法300以生成MPL兼容的IC布局的一些实施例的流程图。

虽然下文以一系列的行为或事件示出且描述了方法300，但应该理解，这些行为或事件的所示顺序不应解释为限制意义。例如，除了本文示出的和/或描述的顺序以外，一些行为还可以以不同的顺序发生和/或与其他行为或事件同时发生。此外，不需要所有示出的行为以实现本说明书的一个或多个方面或实施例。进一步地，本文描述的一个或多个行为可以在一个或多个独立的行为和/或阶段实施。

在行为302中，生成了具有多图案化设计层的多个未组装的集成电路（IC）单元。在一些实施例中，多图案化设计层包括分配了三种不同颜色的三图案化设计层以避免由小于G0的间距隔开的设计模型放置在相同的光掩模上。

在行为304中，在未组装的IC单元上实施结构有效性检查以识别出具有设置在包括潜在的三图案化着色冲突的图案中的设计模型的违规的IC单元。结构有效性检查可以使用一个或多个基于规则的设计约束以识别出当IC单元与邻接的IC单元进行组装时会引起TPL冲突的设计模型的图案。换句话说，由于还不知道在单元级中邻接单元的内容，所以设计约束不接受设置在会引起潜在的三图案化冲突（即，设计模型不可能以避免邻近的设计模型具有相同颜色的方式分配颜色）的图案中的设计模型。

在一些实施例中，结构有效性检查包括配置为生成无冲突的三图案化IC布局的一个或多个设计约束。例如，在一些实施例中，结构有效性检查可以包括禁止设计模型之间的G0-间距的设计模型以接触单元边界（行为306）的设计约束。在其他实施例中，结构有效性检查可以包括禁止设计模型在单元高度方向上具有G0-间隙和具有大于0的投影（行为308）的设计约束。在其他实施例中，结构有效性检查可以包括禁止设计模型由大于0且小于或等于?G0-间距的间距与单元边界隔开（行为310）的设计约束。在其他实施例中，结构有效性检查可以包括禁止设计模型之间的间距为G0-间距的设计模型沿着单元高度方向穿过单元中心（行为312）的设计约束。在其他实施例中，结构有效性检查可以包括禁止沿着单元高度方向穿过单元中心的设计模型接触单元边界（行为314）的设计约束。

在一些实施例中，结构有效性检查的设计约束可以整合到设计规则检查（DRC）平台中。在其他实施例中，可以作为在检查设计规则之前或之后实施的基于分离规则的检查来实施结构有效性检查的设计约束。

在行为316中，可以识别出设置在违背结构有效性检查的图案中的违规的IC单元中的设计模型。

在行为318中，可以改变违背结构有效性检查的设计模型以获得无违规的IC单元。

在行为320中，组装多个无违规的IC单元以形成多图案化光刻（MPL）兼容的IC布局。由于多个无违规的IC单元进行组装，无违规的IC单元彼此接触，这样第一无违规的IC单元的单元边界与邻近的无违规的IC单元的单元边界邻接。由于无违规的IC单元不违规结构有效性检查，所以在MPL兼容的IC布局中不会出现着色冲突。

在行为322中，在MPL兼容的IC布局上进行分解算法的操作。分解算法配置为对MPL兼容的IC布局中的设计模型分配三种或更多种颜色。在一些实施例中，分解算法包括配置为对MPL兼容的IC布局中的设计模型分配三种颜色的三图案化算法。通过对由小于G0的间距所隔开的设计模型分配不同的颜色，设计模型由不同的光掩模形成，从而避免了设计模型放置在多掩模组的相同的光掩模上。

由于MPL兼容的IC布局中的IC单元是不违规的，所以分解算法能够分配颜色，而不实施配置为确定MPL兼容的IC布局是否具有着色冲突的时间密集型的组装后颜色冲突检查。因此，在单元组装之前通过在未组装的IC单元上实施结构有效性检查，方法300在易于校正的前期阶段识别出潜在的着色冲突。

图4至图8示出了具有示出了与行为306至312相对应的结构有效性检查规则的设计模型的示例性IC单元400至800的一些实施例。应该理解，尽管图4至图8关于三图案化集成电路设计进行描述，但是所公开的方法和装置不限于三图案化集成电路布局。相反，所公开的方法和装置也可以应用于其它多图案化集成电路布局。

图4示出了示例性IC单元400的一些实施例，该示例性IC单元具有违背与行为306相对应的第一设计约束的设计模型。IC单元400具有在第一单元边界402a和位于IC单元400的与第一单元边界402a的相反侧的第二单元边界402b之间延伸的单元高度402。IC单元400具有多个设计模型404至408。

第一设计约束禁止单元中的设计模型由G0-间距间隔开且禁止单元中的设计模型接触单元边界。由于设计模型404和406由大于G0-间距的第一间距S1间隔开，所以设计模型404和406不违背第一设计约束。然而，由于设计模型406和408由小于G0-间距的第二间距S2间隔开且接触第一单元边界402a，所以设计模型406和408违背第一设计约束。

这是因为不知道邻接的单元410中的内容，当IC单元400与包括设计模型412和414的邻近的IC单元组装时，设计模型406和408会出现将来的颜色冲突。例如，由于设计模型406和408由小于G0-间距的间距隔开，所以在分解期间，对设计模型406和408分配不同的颜色以将模型放置在分离的掩模上。如果设计模型412和414与设计模型406和408的间距小于G0-间距，则没有有效的分解方案且出现TPL冲突。为避免这种可能的TPL冲突，第一设计约束禁止设计模型406和408的所示设置。

图5示出了具有违背与行为308相对应的第二设计约束的设计模型的示例性IC单元500的一些实施例。IC单元500具有在第一单元边界502a和位于IC单元500的与第一单元边界502a的相反侧的第二单元边界502b之间延伸的单元高度502。IC单元500具有多个设计模型504至516。

第二设计约束禁止垂直投影大于0的设计模型沿着单元高度方向由G0-间距间隔开。由于设计模型504和506由大于G0-间距的间距S1间隔开，所以设计模型504和506不违背第二设计约束。由于设计模型510和512由小于G0-间距的间距S2间隔开，且由于设计模型510和512在垂直方向上投影到彼此上，设计模型510和512违背第二设计约束。为避免可能的TPL冲突，与行为308相对应的设计约束不接受设计模型510和512。设计模型514和516由也小于G0-间距的间距S3间隔开。然而，由于设计模型514和516在垂直方向上没有投影到彼此上，所以设计模型514和516不违背第二设计约束。

图6示出了具有违背与行为310相对应的设计约束的设计模型的示例性IC单元600的一些实施例。IC单元600具有在第一单元边界602a和位于IC单元600与第一单元边界602a的相反侧的第二单元边界602b之间延伸的单元高度602。IC单元600具有多个设计模型604-610。

第三设计约束禁止设计模型由大于0且小于或等于?G0-间距（即，0<S≤?G0-间距）的间距与单元边界间隔开。由于设计模型604由大于?G0-间距的间距S1与第一单元边界602a间隔开，所以设计模型604不违背第三设计约束。由于设计模型606邻接第一单元边界602a，所以设计模型606不违背第三设计约束。由于设计模型608由等于?G0-间距的设计间距与第一单元边界602a间隔开，所以设计模型608违背第三设计约束。由于设计模型610由小于?G0-间距的间距与第一单元边界602a间隔开，所以设计模型610也违背第三设计约束。

图7示出了具有违背与行为312相对应的第四设计约束的设计模型的示例性IC单元700的一些实施例。IC单元700具有在第一单元边界702a和位于IC单元700的与第一单元边界702a的相反侧的第二单元边界702b之间延伸的单元高度702。IC单元700还包括沿IC单元700的中心向下延伸的单元中心线704。IC单元700具有多个设计模型706至710。

第四设计约束禁止沿单元高度702方向（即，单元高度方向）穿过单元中心的设计模型之间的G0-间距。由于设计模型706和708由大于G0-间距的第一间距S1间隔开，所以设计模型706和708不违背第四设计约束。由于设计模型708和710由小于G0-间距的第二间距S2间隔开且接触第一单元边界702a，所以设计模型708和710违背第四设计约束。

图8示出了具有违背与行为314相对应的第五设计约束的设计模型的示例性IC单元800的一些实施例。IC单元800具有在第一单元边界802a和位于IC单元800的与第一单元边界802a的相反侧的第二单元边界802b之间延伸的单元高度802。IC单元800还包括沿IC单元800的中心向下延伸的单元中心线804。IC单元800具有多个设计模型806和808。

第五设计约束禁止沿单元高度方向穿过单元中心的设计模型接触单元边界。由于设计模型806不接触单元边界，所以设计模型806不违背第五设计约束。由于设计模型808接触第一单元边界802a且沿着单元高度方向穿过单元中心线804，所以设计模型808违背第五设计约束。

图9和图10示出了IC布局的一些实施例，该IC布局示出了响应于违背结构有效性检查而如何改变IC单元以形成三图案化光刻（TPL）兼容的IC布局。

图9示出了示例性IC布局的一些实施例，该IC布局示出了响应于违背与行为306相对应的第一设计约束（即，禁止IC单元中的设计模型由G0-间距间隔开且接触单元边界）而做出的改变。

IC布局900包括未组装的第一IC单元901和未组装的第二IC单元902。第一IC单元901包括邻接单元边界906a并且由小于G0-间距的间距S1间隔开的设计模型904a和904b。由于设计模型904a和904b由小于G0-间距的间距S1间隔开且邻接单元边界906a，设计模型904a和904b违背第一设计约束。这是因为，如IC布局900c所示，当第一IC单元901邻接第二IC单元902时，设计模型904a和904b会导致着色冲突（例如，由于设计模型904a至904d不可能分配不同的颜色，所以由小于G0-间距的间距间隔开的至少两个设计模型将分配相同的颜色）。

通过对IC布局900做设计调整，能够消除第一设计约束的违规。例如，IC布局900ˊ示出了对IC布局900的潜在调整。如IC布局900ˊ所示，第一IC单元901ˊ中的设计模型904bˊ的位置已经改变，这样设计模型904bˊ由等于G0-间距的距离与单元边界906间隔开。通过远离单元边界906移动设计模型904bˊ的位置，在组装和着色时，将生成TPL兼容的IC布局。例如，如IC布局900cˊ所示，当调整过的第一IC单元901ˊ与第二IC单元902邻接时，设计模型904a和904bˊ在不引起三图案化着色冲突的情况下可以分配不同的颜色（即，这样没有由小于G0-间距的间距间隔开的两个设计模型分配相同的颜色）。

图10示出了示例性IC布局的一些实施例，该示例性IC布局示出了响应于与行为310相对应的第三设计约束的违规所做的改变（即，禁止IC单元中的设计模型由间距S与单元边界间隔开，其中，0<S≤?G0-间距）。

IC布局1000包括未组装的第一IC单元1001和未组装的第二IC单元1002。第一IC单元1001包括邻接单元边界1006a并且由小于G0-间距的间距S1间隔开的设计模型1004a和1004b。由于设计模型1004a和1004b由小于G0-间距的间距S1间隔开且邻接单元边界1006a，所以设计模型1004a和1004b违背第三设计约束。这是因为，如IC布局1000c所示，当第一IC单元1001与第二IC单元1002邻接时，设计模型1004a和1004b将导致着色冲突（例如，由于设计模型1004a至1004d不可能分配不同的颜色，由小于G0-间距的间距间隔开的至少两个设计模型将分配相同的颜色）。

通过对IC布局1000做一些设计调整，可以消除第三设计约束的违规。例如，IC布局1000ˊ示出了对IC布局1000的潜在调整。如IC布局1000ˊ所示，第一IC单元1001ˊ中的设计模型1004bˊ的位置已经改变，这样设计模型1004bˊ由等于G0-间距的距离与单元边界1006间隔开。第二IC单元1002ˊ中的设计模型1004cˊ和1004dˊ的位置已经改变，这样设计模型1004cˊ和1004dˊ由等于G0-间距的距离与单元边界1006间隔开。通过远离单元边界1006移动设计模型1004bˊ、1004cˊ和1004dˊ的位置，在组装和着色时，将生成MPL兼容的IC布局。例如，如IC布局所示，没有引起三图案化着色冲突的不同颜色（即，这样没有由小于G0-间距的间距隔开的两个设计模型分配相同的颜色）。

图11示出了配置为在未组装的IC单元上实施结构有效性检查以生成MPL兼容的IC布局的计算机系统1100（例如，电子设计自动化（EDA）工具）的一些实施例。

计算机系统1100包括存储元件1102和处理单元1114。存储元件1102配置为存储多个未组装的IC单元1104、MPL兼容的IC布局1106、包括为制造MPL兼容的IC布局1106所选的半导体工艺的具体设计规则的DRC平台1108、结构有效性检查（CVC）1110和根据所公开的方法（例如，方法300）提供操作计算机系统1100的一个或多个组件的方法的计算机可读指令（CRI）1112。在一些实施例中，存储元件1102包括机器可读存储介质。

多个未组装的IC单元1104包括提供，例如，逻辑功能（例如，与、或、非等）或存储功能（例如，触发器或锁存器）的一组半导体器件的诸如GDSII文件的图形表示。

处理单元1114配置为接收未组装的IC单元1104a至1104c和CVC1110作为输入。通过未组装IC单元1104a至1104c和CVC1110，处理单元1114配置为在未组装的IC单元1104a至1104c上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案中的设计模型的违规的IC单元。潜在的多图案化着色冲突是当违规的IC单元与其他IC单元组装时，会引起多图案化着色冲突的设计模型的图案。结构有效性检查可以包括限制IC单元中的设计模型的布置的一个或多个基于规则的设计约束。

在一些实施例中，通过I/O1122可以将违规提供给允许处理单元1114与外界环境交换信息的输出界面1124。在一些实施例中，计算机系统1100还包括一个或多个输入界面1126，以允许设计师访问设计应用1120，该设计应用配置为调整违规的IC单元中的设计模型以改变包括潜在的多图案化着色冲突的图案，从而获得多个无违规的IC单元1104aˊ至1104cˊ。

组装部件1118配置为接收多个无违规的IC单元1104aˊ至1104cˊ和组装多个无违规的IC单元1104aˊ至1104cˊ以形成多图案化光刻（MPL）兼容的IC布局1106。当组装多个无违规的IC单元1104aˊ至1104cˊ时，无违规的IC单元1104aˊ至1104cˊ彼此接触，这样第一单元1104aˊ的单元边界与邻近的第二单元1104bˊ的单元边界邻接。由于无违规的IC单元1104aˊ至1104cˊ不违背结构有效性检查，所以在MPL兼容的IC布局1106中（即，组装后邻近的单元内或之间）不会出现着色冲突。

着色工具节点1116配置为在MPL兼容的IC布局1106上进行分解算法的操作。分解算法对MPL兼容的IC布局1106中的设计模型分配颜色。在一些实施例中，分解算法配置为对MPL兼容的IC布局1106中的设计模型分配三种或更多种“颜色”。通过对邻近的设计模型分配不同的颜色，由不同的光掩模形成邻近的设计模型，从而避免由小于G0的间距间隔开的设计模型放置在多掩模组的相同的光掩模上。

应该理解，对本领域的普通技术人员可以基于对本说明书和附图的阅读和/或理解做出等效的改变和/或修改。本发明包括所有这种修改和改变且通常不限于此。例如，尽管所公开的IC布局作为包括多个包括正方形或长方形的设计模型示出，应该理解，这种形状不作为限制的目的。相反，所公开的方法和装置可以用于具有由设计规则允许的任何几何形状的设计模型的设计。此外，所公开的模型可以包含在任何MPL设计层中，例如，金属互连层、多晶硅层、有源层等。

此外，虽然关于几个实施例中仅一个已经公开了特定的特征或方面，也许期望的是这些特征或方面可以与其他实施例的一个或多个其他的特征和/或方面结合。此外，在某种程度上，“包括”、“具有”、“有”、“用”或它们的变体用于细节描述或权利要求，这种术语意指以类似于“包括”的方式包含术语“包括”。同样地，“示例性的”意为用作实例，并不必须是最好的。还应该理解，为了简单和易于理解的目的，本文描述的部件、层和/或元件关于彼此以特定的尺寸和/或方向示出，且实际尺寸和/或方向可以基本上不同于本文所示的尺寸和/或方向。

因此，本发明涉及通过在未组装的IC单元上实施结构有效性检查来形成多图案化光刻（MPL）兼容的集成电路布局的方法和装置以加强避免组装后MPL冲突的设计约束。

在一些实施例中，本发明涉及开发多图案化光刻（MPL）兼容的集成电路布局的方法。该方法包括生成具有多个图案化设计层的多个未组装的集成电路（IC）单元。该方法还包括在多个未组装的IC单元上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案上的设计模型的违规的IC单元。该方法还包括调整违规的IC单元中的设计模型以消除潜在的多图案化着色冲突且形成多个无违规的IC单元，且组装多个无违规的IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局。

在其他实施例中，本发明涉及开发三图案化光刻（TPL）兼容的集成电路布局的方法。该方法包括生成具有三图案化设计层的多个未组装的集成电路（IC）单元，且使用一个或多个基于规则的设计约束在多个未组装的IC单元上分别实施结构有效性检查以识别出具有设置在包含潜在的三图案化着色冲突的图案中的设计模型的违规的IC单元。该方法还包括调整违规的IC单元中的设计模型以消除潜在的三图案化着色冲突且形成多个无违规的IC单元，且组装多个无违规的IC单元以形成具有沿一个或多个单元边界邻接的多个IC单元中的至少两个IC单元的三图案化光刻兼容的IC布局。

在其他实施例中，本发明涉及配置为开发多图案化光刻（MPL）兼容的集成电路布局的计算机系统。该计算机系统包括配置为存储具有多图案化设计层的多个未组装集成电路（IC）单元的存储元件。该计算机系统还包括配置为在多个未组装IC单元上实施结构有效性检查以识别出具有设置在包含潜在的多图案化着色冲突的图案中的设计模型的违规的IC单元的处理单元。该计算机系统还包括配置为调整违规的IC单元中的设计模型以消除潜在的多图案化着色冲突且形成多个无违规的IC单元的设计应用。该计算机系统还包括配置为组装多个无违规的IC单元以形成没有多图案化着色冲突的MPL兼容的IC布局的组装元件。

Claims (10)

1.一种用于开发多图案化光刻（MPL）兼容的集成电路布局的方法，包括：

生成具有多图案化设计层的多个未组装的集成电路（IC）单元；

在所述多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包含有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；

调整所述违规IC单元中的设计模型，以消除所述潜在的多图案化着色冲突并形成多个无违规IC单元；以及

组装所述多个无违规IC单元以形成没有所述多图案化着色冲突的MPL兼容的IC布局。

2.根据权利要求1所述的方法，进一步包括：

在所述MPL兼容的IC布局上进行分解算法，以为所述MPL兼容的IC布局中的所述设计模型分配三种或更多种颜色。

3.根据权利要求2所述的方法，其中，所述多图案化设计层包括三图案化设计层，具有在进行所述分解算法期间分配的三种不同颜色的设计模型。

4.根据权利要求1所述的方法，其中，所述结构有效性检查包括应用于单独的未组装的IC单元的一个或多个设计约束。

5.根据权利要求1所述的方法，其中，所述结构有效性检查包括一个或多个基于规则的设计约束。

6.根据权利要求5所述的方法，其中，实施所述一个或多个基于规则的设计约束作为设计规则检查（DRC）的一部分。

7.根据权利要求1所述的方法，其中，所述结构有效性检查包括禁止由小于或等于G0-间距的间距间隔开的未组装的IC单元中的设计模型接触单元边界的设计约束。

8.根据权利要求1所述的方法，其中，所述结构有效性检查包括禁止在未组装的IC单元内沿单元高度方向延伸的设计模型之间具有G0-间距的设计约束。

9.一种用于开发三图案化光刻（TPL）兼容的集成电路布局的方法，包括：

生成具有三图案化设计层的多个未组装的集成电路（IC）单元；

使用一个或多个基于规则的设计约束在所述多个未组装的IC单元上分别实施结构有效性检查，以识别出具有设置在包括有潜在的三图案化着色冲突的图案中的设计模型的违规IC单元；

调整所述违规IC单元中的设计模型，以消除所述潜在的三图案化着色冲突并形成多个无违规IC单元；以及

组装所述多个无违规IC单元以形成具有沿一个或多个单元边界邻接的多个无违规IC单元中的至少两个的三图案化光刻兼容的IC布局。

10.一种配置为开发多图案化光刻（MPL）兼容的集成电路布局的计算机系统，包括：

存储元件，配置为存储具有多图案化设计层的多个未组装的集成电路（IC）单元；

处理单元，配置为在所述多个未组装的IC单元上实施结构有效性检查，以识别出具有设置在包括有潜在的多图案化着色冲突的图案中的设计模型的违规IC单元；

设计应用，配置为调整所述违规IC单元中的所述设计模型，以消除所述潜在的多图案化着色冲突且形成多个无违规IC单元；以及

组装元件，配置为组装所述多个无违规IC单元，以形成没有所述多图案化着色冲突的MPL兼容的IC布局。