DE102014119025A1

DE102014119025A1 - Integriertes schaltungsdesign ohne mehrfachstrukturierungs-konflikte

Info

Publication number: DE102014119025A1
Application number: DE102014119025.4A
Authority: DE
Inventors: Chin-Chang Hsu; Wen-Ju Yang; Yi-Kan Cheng; Tsong-Hua Ou; Ken-Hsien Hsieh; Ting Yu CHEN; Li-Chun Tien; Chien Lin HO; Hung Lung Lin; Wen-Li Cheng; Ching Hsiang Chang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2014-01-07
Filing date: 2014-12-18
Publication date: 2015-07-09
Also published as: TWI545457B; CN104765900B; CN104765900A; US9026971B1; TW201539225A

Abstract

Die vorliegende Offenbarung betrifft ein Verfahren und eine Vorrichtung zum Ausbilden einesMehrfachstrukturierungs-Lithographie-(MPL)-konformen integrierten Schaltungslayouts, indem eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen angewendet wird, um Design-Einschränkungen durchzusetzen, die MPL-Konflikte nach dem Zusammensetzen verhindern. In einigen Ausführungsformen wird das Verfahren ausgeführt, indem mehrere nicht zusammengesetzte integrierte Schaltungs-(IC)-Zellen erzeugt werden, die eine Mehrfachstrukturierungs-Designschicht aufweisen. Eine Konstruktions-Validierungsprüfung wird auf die nicht zusammengesetzten IC-Zellen angewendet, um verletzende IC-Zellen zu erfassen, die Formen aufweisen, die in Strukturen angeordnet, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen. Design-Formen in einer verletzenden IC-Zelle werden angepasst, um mehrere verletzungsfreie IC-Zellen zu erhalten. Die mehreren verletzungsfreien IC-Zellen werden dann zusammengesetzt, um ein MPL-konformes IC-Layout auszubilden. Da das MPL-konforme IC-Layout frei von Färbungskonflikten ist, kann ein Zerlegungsalgorithmus angewendet werden, ohne einen Färbungskonflikt-Test nach dem Zusammensetzen auszuführen.

Description

HINTERGRUND
Die Halbleiterindustrie hat die Geschwindigkeit und Leistungsfähigkeit von integrierten Schaltungen (ICs) fortlaufend verbessert, indem sie die Größe von Komponenten in den ICs verkleinert hat. Größtenteils ist die Möglichkeit, die Größe von Komponenten in einem integrierten Chip zu skalieren, durch die lithographische Auflösung bestimmt. In den letzten Jahren konnten Werkzeughersteller jedoch die Wellenlänge von fotolithographischen Belichtungswerkzeugen nicht verringern (z. B. um EUV-Lithographie erfolgreich zu implementieren), so dass sich entwickelnde Technologieknoten oft minimale Einrichtungsgrößen haben, die kleiner als die Wellenlänge der Belichtung sind, die in den Fotolithographiewerkzeugen verwendet werden. Um das Skalieren fortzuführen, verwenden IC-Herstellungsverfahren Tricks (z. B. Immersionslithographie, Zwei-Frequenz-Resists etc.), die die Auflösung von bestehenden Fotolithographiewerkzeugen in einer Weise verbessern, die ihre Nützlichkeit erweitert.
Mehrfachstrukturierungs-Lithographie (MPL; multi-patterning lithography) ist eine Fotolithographie-Strategie, die in fortschrittlicher Technologieknoten verwendet wird, um die minimalen Abstände zwischen Formen zu verringern. Um MPL auszuführen, wird ein IC-Layout gemäß einem Algorithmus zerlegt, der Design-Formen unterschiedliche „Farben” zuordnet, die einen Abstand haben, der kleiner als ein druckbarer Schwellenwert ist. Die unterschiedlichen Farben gehören zu unterschiedlichen Fotomasken, so dass Einrichtungen einer gleichen Farbe auf einer gleichen Maske einer Mehr-Masken-Gruppe ausgebildet werden. Indem IC-Layoutdaten auf unterschiedliche Masken aufgeteilt werden, können Design-Formen Abstände unter einem druckbaren Schwellenwert haben, da die Einrichtungen, die in getrennten Masken enthalten sind, den druckbaren Schwellenwert nicht verletzen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 zeigt einige Ausführungsformen eines Flussdiagramms, das die Anwendung einer Konstruktions-Validierungsprüfung für nicht zusammengesetzte integrierte Schaltungs-(IC)-Zellen zeigt, um ein Mehrfachstrukturierungs-Lithographie-(MPL)-konformes IC-Layout zu erzeugen.
2 zeigt einige Ausführungsformen zum Ausführen einer beispielhaften Konstruktions-Validierungsprüfung für nicht zusammengesetzte IC-Zellen, um Färbungskonflikte zwischen angrenzenden IC-Zellen zu verhindern, die eine Mehrfachstrukturierungs-Designschicht aufweisen.
3 ist ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Ausführen einer Konstruktions-Validierungsprüfung für nicht zusammengesetzte IC-Zellen, um ein MPL-konformes IC-Layout zu erzeugen.
4–8 zeigen einige Ausführungsformen von beispielhaften IC-Zellen, die Design-Formen aufweisen, die Regeln für die Konstruktions-Validierungsprüfung zeigen, die so konfiguriert sind, dass sie ein konfliktfreies Dreifachstrukturierungs-integriertes Schaltungslayout erzeugen.
9–10 zeigen einige Ausführungsformen von IC-Layouts, die zeigen, wie eine IC-Zelle in Antwort auf eine Verletzung einer Konstruktions-Validierungsprüfung verändert werden kann.
11 zeigt einige Ausführungsformen eines Computersystems, das so konfiguriert ist, dass es eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen anwendet, um MPL-konforme IC-Layouts zu erzeugen.
DETAILLIERTE BESCHREIBUNG
Die vorliegende Beschreibung wird mit Bezug auf die Zeichnungen vorgesehen, wobei gleiche Bezugszeichen im Allgemeine verwendet werden, um überall gleiche Elemente zu bezeichnen, und wobei die verschiedenen Strukturen nicht notwendigerweise maßstabsgetreu gezeichnet sind. In der folgenden Beschreibung sind zum Zweck der Beschreibung viele spezielle Details angegeben, um das Verständnis zu erleichtern. Es wird für einen Fachmann jedoch deutlich, dass ein oder mehrere der hier beschriebenen Aspekte mit einem geringeren Umfang dieser speziellen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in Form von Blockdiagrammen gezeigt, um das Verständnis zu erleichtern.
Integrierte Schaltungen (ICs) werden oft hergestellt, indem mehrere individuell entworfene IC-Zellen zusammengesetzt werden, die jeweils mehrere Design-Formen umfassen. Um die Dichte einer integrierten Schaltung zu erhöhen, können die IC-Zellen mehrere Design-Formen umfassen, die einen minimalen zulässigen Abstand haben. Indem die Größe der integrierten Schaltungen jedoch weiterhin skaliert wurde, war es Fotolithographiewerkzeugen jedoch nicht möglich, Design-Formen mit einem minimalen zulässigen Abstand mittels einer einzigen Fotomaske zu drucken. Daher wurde Mehrfachstrukturierungs-Lithographie (z. B. Zweifachstrukturierungs-Lithographie, Dreifachstrukturierungs-Lithographie etc.) eine allgemein verwendete Technik, um minimal zulässige Abstände (d. h. G0-Abstände) zu erreichen, die kleiner sind als diejenigen, die mittels einer einzigen Fotomaske erreichbar sind. Mehrfachstrukturierungs-Lithographie verwendet einen Zerlegungsalgorithmus, um Design-Formen in einer IC-Zelle unterschiedliche „Farben” zuzuordnen, so dass benachbarten Design-Formen, die durch einen Unter-G0-Abstand getrennt sind, unterschiedliche Farben zugeordnet werden. Formen, die eine gleiche Farbe aufweisen, werden nachfolgend auf einer gleichen Fotomaske ausgebildet, wodurch verhindert wird, dass Design-Formen, die einen Unter-G0-Abstand haben, auf einer gleichen Maske angeordnet werden.
Während ein Färbungskonflikt in der Zweifachstrukturierungs-Lithographie (DPL) mittels einfacher Verfahren erfasst werden kann, die in einem Konflikt-Graphen eine ungerade Schleife erkennen (d. h. eine geschlossene Schleife, die eine ungerade Anzahl von Verbindungen aufweist), ist das Erfassen von Färbungskonflikten in Dreifachstrukturierungs-Lithographie (TPL) ein viel komplexeres Problem (das als ein NP-vollständiges Problem in der Komplexitätstheorie klassifiziert ist). Des Weiteren ist, da TPL-Färbungskonflikte nicht erkannt werden, bis die Zusammensetzung der IC-Zellen fertiggestellt wurde, die Korrektur von TPL-Färbungskonflikten ein zeitaufwendiges Verfahren, da IC-Zellen auf der Zellenebene angepasst werden und dann neu zusammengesetzt und auf Färbungskonflikte geprüft werden.
Somit sehen einige Aspekte der vorliegenden Offenbarung ein Verfahren und eine Vorrichtung vor, um ein Mehrfachstrukturierungs-Lithographie-(MPL)-konformes integriertes Schaltungslayout auszubilden, indem eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte einzelne IC-Zellen angewendet wird, um Design-Einschränkungen durchzusetzen, die MPL-Konflikte nach dem Zusammensetzen verhindern. In einigen Ausführungsformen umfasst das Verfahren das Erzeugen mehrerer nicht zusammengesetzter integrierter Schaltungs-(IC)-Zellen, die eine Mehrfachstrukturierungs-Designschicht aufweisen. Eine Konstruktions-Validierungsprüfung wird auf die nicht zusammengesetzten IC-Zellen mittels einer oder mehreren regelbasierten Design-Einschränkungen angewendet, um verletzende IC-Zellen zu erfassen, die Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungsverletzungen umfassen (d. h. die zu Mehrfachstrukturierungs-Färbungsverletzungen führen können). Design-Formen in einer verletzenden IC-Zelle werden angepasst, um mehrere verletzungsfreie IC-Zellen zu erzeugen. Die mehreren verletzungsfreien IC-Zellen werden dann zusammengesetzt, um ein MPL-konformes IC-Layout auszubilden. Ein Zerlegungsalgorithmus kann Formen in dem MPL-konformen IC-Layout Farben zuordnen, ohne dass nach dem Zusammensetzen eine möglicherweise zeitaufwendige Farbkonfliktprüfung ausgeführt wird.
1 zeigt einige Ausführungsformen eines Flussdiagramms 100, das die Anwendung einer Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen zeigt, um ein MPL-konformes IC-Layout zu erzeugen (d. h. ein IC-Layout, das eine konfliktfreie Mehrfachstrukturierungs-Designschicht aufweist).
Während einer Zellen-Designstufe 102 werden mehrere integrierte Chip-(IC)-Zellen 104a–104c erzeugt, die eine Mehrfachstrukturierungs-Designschicht aufweisen. Entsprechende IC-Zellen umfassen eine Menge von Halbleitervorrichtungen, die eine logische Funktion (z. B. AND, OR, Inverter etc.) oder eine Speicherfunktion (z. B. ein Flipflop oder ein Latch) bereitstellen, als Beispiele. Die Mehrfachstrukturierungs-Designschicht umfasst eine Designschicht, die mittels eines Mehrfachstrukturierungs-Lithographieansatzes ausgebildet wird (z. B. Dreifachstrukturierungs-Lithographie, Vierfachstrukturierungs-Lithographie etc.). Die Mehrfachstrukturierungs-Designschicht umfasst Design-Formen, die durch Abstände getrennt sind, die kleiner als ein Abstand sind, der mittels einer einzigen Fotomaske gedruckt werden kann, und die auch als „G0-Abstände” bekannt sind.
Eine Konstruktions-Validierungsprüfung 106 wird auf die nicht zusammengesetzten IC-Zellen angewendet, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen. Die möglichen Mehrfachstrukturierungs-Färbungskonflikte sind Strukturen von Design-Formen, die Mehrfachstrukturierungs-Färbungskonflikte hervorrufen können, wenn eine verletzende IC-Zelle mit anderen IC-Zellen zusammengesetzt wird. Wenn eine erste IC-Zelle 104a beispielsweise an eine zweite IC-Zelle 104b angrenzt, können Mehrfachstrukturierungs-Färbungskonflikte aufgrund einer Wechselwirkung von Design-Formen in der ersten und der zweiten IC-Zelle 104a und 104b auftreten. In einigen Ausführungsformen kann die Konstruktions-Validierungsprüfung 106 eine oder mehrere regelbasierte Design-Einschränkungen umfassen, die die Anordnung von Formen in einer IC-Zelle einschränken.
Wenn eine IC-Zelle Design-Formen umfasst, die in Strukturen angeordnet sind, die die Konstruktions-Validierungsprüfung 106 verletzen (d. h. für die festgestellt wird, dass sie möglicherweise zu Mehrfachstrukturierungs-Färbungskonflikten führen), kehrt das Flussdiagramm 100 zu der Zellen-Designstufe 102 über 108 zurück, in der eine verletzende IC-Zelle angepasst wird, um die Strukturen zu ändern, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen, und somit eine verletzungsfreie IC-Zelle zu erzeugen. In einigen Ausführungsformen kann das Flussdiagramm iterativ zwischen der Zellen-Designstufe 102 und der Konstruktions-Validierungsprüfung 106 wechseln. Das Ändern einer Struktur, die einen möglichen Mehrfachstrukturierungs-Färbungskonflikt umfasst, kann beispielsweise eine anfängliche Verletzung entfernen, kann jedoch dazu führen, dass eine weitere Verletzung auftritt, was eine weitere Iteration erfordert.
Sobald die mehreren IC-Zellen 104a–104c verletzungsfrei sind, werden die mehreren verletzungsfreien IC-Zellen 104a'–104c' einer Zellen-Zusammensetzungsstufe 110 bereitgestellt, die so konfiguriert ist, dass sie die mehreren verletzungsfreien IC-Zellen 104a'–104c' in ein Mehrfachstrukturierungs-konformes IC-Layout 112 zusammensetzt. Während die mehreren verletzungsfreien IC-Zellen 104a'–104c' zusammengesetzt werden, werden die verletzungsfreien IC-Zellen 104a'–104c' in Kontakt mit einander gebracht, so dass ein Zellenrand einer ersten verletzungsfreien IC-Zelle (z. B. 104a') an einen Zellenrand einer benachbarten zweiten verletzungsfreien IC-Zelle (z. B. 104b') angrenzt. Da die verletzungsfreien IC-Zellen 104a'–104c' die Konstruktions-Validierungsprüfung 106 nicht verletzt haben, sind keine Färbungskonflikte in dem mehrfachstrukturierungs-konformen IC-Layout 112 (d. h. innerhalb oder zwischen benachbarten Zellen nach dem Zusammensetzen) vorhanden.
2 zeigt einige Ausführungsformen eines IC-Layouts 200, die das Anwenden einer beispielhaften Konstruktions-Validierungsprüfung zeigen, um Färbungskonflikte zwischen angrenzenden IC-Zellen zu verhindern, die eine Mehrfachstrukturierungs-Designschicht aufweisen.
Das IC-Layout 200 umfasst eine erste IC-Zelle 202 und eine zweite IC-Zelle 206, die an die erste IC-Zelle 202 angrenzt. Die erste IC-Zelle 202 umfasst mehrere Design-Formen 204a–204c. Die Design-Formen 204a und 204b sind durch einen Abstand S₁ getrennt, der kleiner als ein G0-Abstand ist. Ähnlich sind die Design-Formen 204b und 204c durch einen Abstand S₂ getrennt, der kleiner als ein G0-Abstand ist. Die zweite IC-Zelle 206 umfasst auch mehrere Design-Formen 208a–208c. Die Design-Formen 208a und 208b sind durch einen Abstand S₃ getrennt, der kleiner als ein G0-Abstand ist.
Vor dem Zusammensetzen der ersten und der zweiten IC-Zelle 202 und 204 ist eine Konstruktions-Validierungsprüfung so konfiguriert, dass sie ermittelt, ob Design-Formen in der ersten IC-Zelle 202 in einer Struktur angeordnet sind, die zu möglichen Mehrfachstrukturierungs-Färbungskonflikten (ihren kann, wenn die erste IC-Zelle 202 mit der zweiten IC-Zelle 206 zusammengesetzt wird. Wenn die Konstruktions-Validierungsprüfung in der ersten IC-Zelle 202 eine Verletzung findet (d. h. dass ein Mehrfachstrukturierungs-Färbungskonflikt angezeigt wird), kann die erste IC-Zelle 202 geändert werden (z. B. indem der Abstand zwischen den Design-Formen 204a und 204b vergrößert wird oder indem eine der Design-Formen 204a oder 204b entfernt wird), um die Verletzung zu entfernen.
Wie in dem IC-Layout 210 gezeigt ist, führt das Zusammensetzen der ersten IC-Zelle 202 und der zweiten IC-Zelle 204 beispielsweise zu einem Färbungskonflikt mit den Design-Formen 208a und 208b. Dies liegt daran, dass wenn der Design-Form 204a' eine erste Farbe zugeordnet wird und der Design-Form 204b' eine zweite Farbe zugeordnet wird, es nicht genug verbleibende Farben gibt, um den Design-Formen 208a' und 208b' unterschiedliche Farben zuzuordnen (d. h. um zu verhindern, dass Unter-G0-Formen eine gleiche Farbe haben). Die Design-Form 206b' hat beispielsweise eine Farbe, die mit einer der Design-Formen 204a', 204b' oder 206a' übereinstimmt. Da benachbarte Design-Formen beide die gleiche Farbe haben, umfasst die erste IC-Zelle 202 eine Layoutstruktur, die die Konstruktions-Validierungsprüfung verletzt. Um die Verletzungen zu verhindern, können die Formen 204a und/oder 204b auf eine Position versetzt werden, die keine Verletzung hervorruft.
Es wird deutlich, dass unterschiedliche Mehrfachstrukturierungs-Designschichten unterschiedliche Werte des G0-Abstands (d. h. des minimalen Abstands zwischen Formen, die auf einer einzigen Fotomaske gedruckt werden können) haben können. Zusätzlich können unterschiedliche Konfigurationen von Design-Formen auf einer gleichen Mehrfachstrukturierungs-Designschicht unterschiedliche G0-Abstände haben. Der G0-Abstand für Ende-Ende-Konfigurationen ist im Allgemeinen größer als der G0-Abstand für Ende-Seite- oder Seite-Seite-Konfigurationen, aufgrund der Verkürzung der Leitungsenden.
3 ist ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 300 zum Anwenden einer Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen, um ein MPL-konformes IC-Layout zu erzeugen.
Während das Verfahren 300 unten als eine Abfolge von Vorgängen oder Ereignissen gezeigt und beschrieben ist, wird deutlich, dass die gezeigte Abfolge dieser Vorgänge oder Ereignisse nicht in einem einschränkenden Sinn verstanden werden soll. Einige Vorgänge können beispielsweise in anderen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen ausgeführt werden, abweichend von denen, die hier gezeigt und/oder beschrieben sind. Zusätzlich müssen nicht alle gezeigten Vorgänge notwendig sein, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Des Weiteren können ein oder mehrere Vorgänge, die hier gezeigt sind, in einem oder mehreren getrennten Vorgängen und/oder Phasen ausgeführt werden.
Bei 302 werden mehrere nicht zusammengesetzte integrierte Schaltungs-(IC)-Zellen erzeugt, die eine Mehrfachstrukturierungs-Designschicht aufweisen. In einigen Ausführungsformen umfasst die Mehrfachstrukturierungs-Designschicht eine Dreifachstrukturierungs-Designschicht, der drei verschiedene Farben zugeordnet sind, um zu verhindern, dass Design-Formen, die durch einen Unter-G0-Abstand getrennt sind, auf einer gleichen Fotomaske angeordnet werden.
Bei 304 wird eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen angewendet, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Dreifachstrukturierungs-Farbkonflikte umfassen.
Die Konstruktions-Validierungsprüfung kann eine oder mehrere regelbasierte Design-Einschränkungen verwenden, um Strukturen von Design-Formen zu erfassen, die TPL-Konflikte hervorrufen können, wenn die IC-Zelle mit einer angrenzenden IC-Zelle zusammengesetzt wird. Mit anderen Worten verhindern, da der Gehalt von angrenzenden Zellen noch nicht auf Zellenebene bekannt ist, die Design-Einschränkungen, dass Design-Formen in Strukturen angeordnet werden, die mögliche Dreifachstrukturierungs-Konflikte hervorrufen können (d. h. Design-Formen, für die es nicht möglich sein muss, dass ihnen Farben auf eine Weise zugeordnet werden, die verhindert, dass benachbarte Design-Formen eine gleiche Farbe haben).
In einigen Ausführungsformen umfasst die Konstruktions-Validierungsprüfung eine oder mehrere Design-Einschränkungen, die so konfiguriert sind, dass sie ein konfliktfreies Dreifachstrukturierungs-IC-Layout erzeugen. In einigen Ausführungsformen kann die Konstruktions-Validierungsprüfung beispielsweise eine Design-Einschränkung umfassen, die verhindert, dass ein G0-Abstand zwischen Design-Formen einen Zellenrand berührt (Vorgang 306). In anderen Ausführungsformen kann die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfassen, die verhindert, dass Design-Formen einen G0-Abstand in einer Richtung der Zellenhöhe haben und eine Projektion haben, die größer Null ist (Vorgang 308). In anderen Ausführungsformen kann die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfassen, die verhindert, dass Design-Formen von einem Zellenrand einen Abstand haben, der größer Null ist und der kleiner oder gleich ½G0-Abstand ist (Vorgang 310). In noch anderen Ausführungsformen kann die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfassen, die verhindert, dass ein G0-Abstand zwischen Design-Formen eine Zellenmitte entlang einer Richtung der Zellenhöhe überquert (Vorgang 312). In noch anderen Ausführungsformen kann die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfassen, die verhindert, dass Design-Formen, die die Zellenmitte entlang einer Richtung der Zellenhöhe überqueren, einen Zellenrand berühren (Vorgang 314).
In einigen Ausführungsformen können die Design-Einschränkungen der Konstruktions-Validierungsprüfung in einen Designregel-Prüfungs-(DRC)-Stapel integriert werden. In anderen Ausführungsformen können die Design-Einschränkungen der Konstruktions-Validierungsprüfung als eine getrennte regelbasierte Prüfung ausgeführt werden, die ausgeführt wird, bevor oder nachdem die Designregeln geprüft werden.
Bei 316 können Design-Formen in einer verletzenden IC-Zelle, die in Strukturen angeordnet sind, die die Konstruktions-Validierungsprüfung verletzen, erfasst werden.
Bei 318 werden Design-Formen, die die Konstruktions-Validierungsprüfung verletzen, geändert, um eine verletzungsfreie IC-Zelle zu erzeugen.
Bei 320 werden mehrere verletzungsfreie IC-Zellen zusammengesetzt, um ein Mehrfachstrukturierungs-Lithographie-(MPL)-konformes IC-Layout auszubilden. Wenn die mehreren verletzungsfreien IC-Zellen zusammengesetzt werden, werden verletzungsfreie IC-Zellen in Kontakt mit einander gebracht, so dass ein Zellenrand der ersten verletzungsfreien IC-Zelle an einen Zellenrand einer benachbarten verletzungsfreien IC-Zelle angrenzt. Da die verletzungsfreien IC-Zellen die Konstruktions-Validierungsprüfung nicht verletzt haben, sind keine Färbungskonflikte in dem MPL-konformen IC-Layout vorhanden.
Bei 322 wird ein Zerlegungsalgorithmus auf das MPL-konforme IC-Layout angewendet. Der Zerlegungsalgorithmus ist so konfiguriert, dass er Design-Formen in dem MPL-konformen IC-Layout drei oder mehr Farben zuordnet. In einigen Ausführungsformen umfasst der Zerlegungsalgorithmus einen Dreifachstrukturierungs-Algorithmus, der so konfiguriert ist, dass er Design-Formen in dem MPL-konformen IC-Layout drei Farben zuordnet. Indem Design-Formen, die durch Unter-G0-Abstände getrennt sind, verschiedene Farben zugeordnet werden, werden die Design-Formen durch verschiedene Fotomasken ausgebildet, wodurch verhindert wird, dass die Design-Formen auf einer gleichen Fotomaske eines Mehr-Masken-Satzes angeordnet werden.
Da die IC-Zellen in dem MPL-konformen IC-Layout verletzungsfrei sind, kann der Zerlegungsalgorithmus Farben zuordnen, ohne dass er eine zeitaufwendige Farbkonfliktprüfung nach dem Zusammensetzen ausführt, die konfiguriert ist, um zu ermitteln, ob das MPL-konforme IC-Layout einen Farbkonflikt aufweist. Daher erfasst, indem die Konstruktions-Validierungsprüfung auf die nicht zusammengesetzten IC-Zellen vor der Zusammensetzung der Zellen angewendet wird, das Verfahren 300 mögliche Färbungskonflikte in einem frühen Stadium, das leicht korrigierbar ist.
4–8 zeigen einige Ausführungsformen von beispielhaften IC-Zellen 400–800, die Design-Formen aufweisen, die Regeln für die Konstruktions-Validierungsprüfung zeigen, die zu den Vorgängen 306–312 gehören. Es ist klar, dass obwohl 4–8 mit Bezug auf ein integriertes Dreifachstrukturierungs-Schaltungsdesign beschrieben sind, das offenbarte Verfahren und die offenbarte Vorrichtung nicht auf integrierte Dreifachstrukturierungs-Schaltungsdesigns eingeschränkt sind. Stattdessen kann das offenbarte Verfahren und die offenbarte Vorrichtung auch auf andere integrierte Mehrfachstrukturierungs-Schaltungsdesigns angewendet werden.
4 zeigt einige Ausführungsformen einer beispielhaften IC-Zelle 400, die Design-Formen aufweist, die eine erste Design-Einschränkung verletzen, die zu Vorgang 306 gehört. Die IC-Zelle 400 weist eine Zellenhöhe 402 auf, die sich zwischen einem ersten Zellenrand 402a und einem zweiten Zellenrand 402b erstreckt, der an einer gegenüberliegenden Seite der IC-Zelle 400 wie der erste Zellenrand 402a liegt. Die IC-Zelle 400 weist mehrere Design-Formen 404–408 auf.
Die erste Design-Einschränkung verhindert, dass Design-Formen in einer Zelle durch einen G0-Abstand getrennt sind und einen Zellenrand berühren. Da die Design-Formen 404 und 406 durch einen ersten Abstand S₁ getrennt sind, der größer als ein G0-Abstand ist, verletzen die Design-Formen 404 und 406 nicht die erste Design-Einschränkung. Die Design-Formen 406 und 408 sind jedoch durch einen Abstand S₂ getrennt, der kleiner als der G0-Abstand ist und berühren den ersten Zellenrand 402a, so dass die Design-Formen 406 und 408 die erste Design-Einschränkung verletzen.
Dies liegt daran, dass ohne Wissen darüber, was in einer angrenzenden Zelle 410 liegt, die Design-Formen 406 und 408 einen zukünftigen Färbungskonflikt bilden können, wenn die IC-Zelle 400 mit einer benachbarten IC-Zelle zusammengesetzt wird, die die Design-Formen 412 und 414 umfasst. Da die Design-Formen 406 und 408 beispielsweise einen Abstand haben, der kleiner als ein G0-Abstand ist, werden während der Zerlegung den Design-Formen 406 und 408 unterschiedliche Farben zugeordnet, die die Formen auf getrennten Masken anordnen. Wenn die Design-Formen 412 und 414 in einem Abstand von den Design-Formen 406 und 408 liegen, der kleiner als ein G0-Abstand ist, gibt es keine gültige Zerlegungslösung und ein TPL-Konflikt liegt vor. Um einen solchen möglichen TPL-Konflikt zu verhindern, wird die gezeigte Anordnung von Design-Formen 406 und 408 durch die erste Design-Einschränkung verhindert.
5 zeigt einige Ausführungsformen einer beispielhaften IC-Zelle 500, die Design-Formen aufweist, die eine zweite Design-Einschränkung verletzen, die zu Vorgang 308 gehört. Die IC-Zelle 500 hat eine Zellenhöhe 502, die sich zwischen einem ersten Zellenrand 502a und einem zweiten Zellenrand 502b erstreckt, der auf einer gegenüberliegenden Seite der IC-Zelle 500 wie der erste Zellenrand 502a liegt. Die IC-Zelle 500 weist mehrere Design-Formen 504–516 auf.
Die zweite Design-Einschränkung verhindert, dass Design-Formen, die eine vertikale Projektion größer Null aufweisen, durch einen G0-Abstand entlang einer Richtung der Zellenhöhe getrennt werden. Da die Design-Formen 504 und 506 durch einen Abstand S₁ getrennt sind, der größer als ein G0-Abstand ist, verletzen die Design-Formen 504 und 506 nicht die zweite Design-Einschränkung. Da die Design-Formen 510 und 512 durch einen Abstand S₂ getrennt sind, der kleiner als ein G0-Abstand ist, und da die Design-Formen 510 und 512 auf einander in einer vertikalen Richtung projizieren, verletzen die Design-Formen 510 und 512 die zweite Design-Einschränkung. Um einen möglichen TPL-Konflikt zu verhindern, werden die Design-Formen 510 und 512 durch die Design-Einschränkung nicht erlaubt, die zu Vorgang 308 gehört. Die Design-Formen 514 und 516 sind durch einen Abstand S₃ getrennt, der kleiner als ein G0-Abstand ist. Da die Design-Formen 514 und 516 jedoch nicht auf einander in einer vertikalen Richtung projizieren, verletzen die Design-Formen 514 und 516 nicht die zweite Design-Einschränkung.
6 zeigt einigen Ausführungsformen einer beispielhaften IC-Zelle 600, die Design-Formen aufweist, die eine Design-Einschränkung verletzen, die zu Vorgang 310 gehört. Die IC-Zelle 600 hat eine Zellenhöhe 602, die sich zwischen einem ersten Zellenrand 602a und einem zweiten Zellenrand 602b erstreckt, der auf einer gegenüberliegenden Seite der IC-Zelle 600 wie der erste Zellenrand 602a liegt. Die IC-Zelle 600 weist mehrere Design-Formen 604–610 auf.
Die dritte Design-Einschränkung verhindert Design-Formen, die von einem Zellenrand einen Abstand haben, der größer 0 ist und der kleiner oder gleich ½G0-Abstand ist (d. h. 0 < S ≤ ½G0-Abstand). Da die Design-Form 604 von dem ersten Zellenrand 602a einen Abstand S₁ hat, der größer als ½G0-Abstand ist, verletzt die Design-Form 604 die dritte Design-Einschränkung nicht. Da die Design-Form 606 an den ersten Zellenrand 602a angrenzt, verletzt die Design-Form 606 nicht die dritte Design-Einschränkung. Da die Design-Form 608 von dem ersten Zellenrand 602a einen Abstand hat, der gleich ½G0-Abstand ist, verletzt die Design-Form 608 die dritte Design-Einschränkung. Da die Design-Form 610 von dem ersten Zellenrand 602a einen Abstand hat, der kleiner als ½G0-Abstand ist, verletzt die Design-Form 610 auch die dritte Design-Einschränkung.
7 zeigt einige Ausführungsformen einer beispielhaften IC-Zelle 700, die Design-Formen aufweist, die eine vierte Design-Einschränkung verletzen, die zu Vorgang 312 gehört. Die IC-Zelle 700 hat eine Zellenhöhe 702, die sich zwischen einem ersten Zellenrand 702a und einem zweiten Zellenrand 702b erstreckt, der auf einer gegenüberliegenden Seite der IC-Zelle 700 wie der erste Zellenrand 702a liegt. Die IC-Zelle 700 umfasst auch eine Zellenmitten-Linie 704, die sich entlang der Mitte der IC-Zelle 700 erstreckt. Die IC-Zelle 700 weist mehrere Design-Formen 706–710 auf.
Die vierte Design-Einschränkung verhindert einen G0-Abstand zwischen Design-Formen, die die Zellenmitte entlang einer Richtung der Zellenhöhe 702 überqueren (d. h. einer Zellenhöhe-Richtung). Da die Design-Formen 706 und 708 durch einen ersten Abstand S₁ getrennt sind, der größer als ein G0-Abstand ist, verletzen die Design-Formen 706 und 708 nicht die vierte Design-Einschränkung. Da die Design-Formen 708 und 710 durch einen zweiten Abstand S₂ getrennt sind, der kleiner als ein G0-Abstand ist, und den ersten Zellenrand 702a berühren, verletzen die Design-Formen 708 und 710 die vierte Design-Einschränkung.
8 zeigt einige Ausführungsformen einer beispielhaften IC-Zelle 800, die Design-Formen aufweist, die eine fünfte Design-Einschränkung verletzen, die zu Vorgang 314 gehört. Die IC-Zelle 800 hat eine Zellenhöhe 402, die sich zwischen einem ersten Zellenrand 802a und einem zweiten Zellenrand 802b erstreckt, der auf einer gegenüberliegenden Seite der IC-Zelle 800 wie der erste Zellenrand 802a liegt. Die IC-Zelle 800 umfasst auch eine Zellenmitten-Linie 804, die sich entlang einer Mitte der IC-Zelle 800 erstreckt. Die IC-Zelle 800 weist mehrere Design-Formen 806–808 auf.
Die fünfte Design-Einschränkung verhindert, dass Design-Formen, die eine Zellenmitte entlang einer Richtung der Zellenhöhe überqueren, einen Zellenrand berühren. Da die Design-Form 806 keinen Zellenrand berührt, verletzt die Design-Form 806 nicht die fünfte Design-Einschränkung. Da die Design-Form 808 den ersten Zellenrand 802a berührt und die Zellenmitten-Linie 804 entlang einer Richtung der Zellenhöhe überquert, verletzt die Design-Form 808 die fünfte Design-Einschränkung.
9–10 zeigen einigen Ausführungsformen von IC-Layouts, die zeigen, wie eine IC-Zelle in Antwort auf eine Verletzung einer Konstruktions-Validierungsprüfung geändert werden kann, um ein Dreifachstrukturierungs-Lithographie-(TPL)-konformes IC-Layout auszubilden.
9 zeigt einige Ausführungsformen von beispielhaften IC-Layouts, die eine Änderung zeigen, die in Antwort auf eine Verletzung einer ersten Design-Einschränkung vorgenommen werden kann, die zu Vorgang 306 gehört (d. h. um Design-Formen in einer IC-Zelle zu verhindern, die durch einen G0-Abstand getrennt sind und einen Zellenrand berühren).
Das IC-Layout 900 umfasst eine nicht zusammengesetzte erste IC-Zelle 901 und eine nicht zusammengesetzte zweite IC-Zelle 902. Die erste IC-Zelle 901 umfasst Design-Formen 904a–904b, die an einen Zellenrand 906a angrenzen und die durch einen Abstand S₁ getrennt sind, der kleiner als ein G0-Abstand ist. Da die Design-Formen 904a und 904b durch einen Abstand S₁ getrennt sind, der kleiner als ein G0-Abstand ist, und an den Zellenrand 906a angrenzen, verletzen die Design-Formen 904a und 904b die erste Design-Einschränkung. Dies liegt daran, dass die Design-Formen 904a und 904b zu einem Färbungskonflikt führen, wenn die erste IC-Zelle 901 an die zweite IC-Zelle 902 angrenzend angeordnet wird, wie in dem IC-Layout 900c gezeigt ist (da z. B. den Design-Formen 904a–904d keine unterschiedlichen Farben zugeordnet werden können, wird mindestens zwei Design-Formen, die einen Abstand haben, der kleiner als ein G0-Abstand ist, eine gleiche Farbe zugeordnet).
Indem auf das IC-Layout 900 eine Design-Anpassung angewendet wird, kann die Verletzung der ersten Design-Einschränkung verhindert werden. Das IC-Layout 900' zeigt beispielsweise eine mögliche Anpassung des IC-Layouts 900. Wie in dem IC-Layout 900' gezeigt ist, wurde in der ersten IC-Zelle 901' die Position der Design-Form 904b' geändert, so dass die Design-Form 904b' von dem Zellenrand 906 durch einen Abstand getrennt ist, der gleich einem G0-Abstand ist. Indem die Position der Design-Form 904b' weg von dem Zellenrand 906 bewegt wird, wird ein TPL-konformes IC-Layout beim Zusammensetzen und Färben erzeugt. Wenn beispielsweise, wie in dem IC-Layout 900c' gezeigt ist, die angepasste erste IC-Zelle 901' an die zweite IC-Zelle 902 angrenzt, können den Design-Formen 904a–904b' unterschiedliche Farben zugeordnet werden, ohne dass ein Dreifachstrukturierungs-Färbungskonflikt hervorgerufen wird (d. h. so, dass keinen zwei Design-Formen, die einen Abstand haben, der kleiner als ein G0-Abstand ist, eine gleiche Farbe zugeordnet wird).
10 zeigt einige Ausführungsformen von beispielhaften IC-Layouts, die eine Änderung zeigen, die in Antwort auf eine Verletzung einer dritten Design-Einschränkung vorgenommen werden kann, die zu Vorgang 310 gehört (d. h. um Design-Formen in einer IC-Zelle zu verhindern, die von einem Zellenrand durch einen Abstand S getrennt sind, wobei 0 < S ≤ ½G0-Abstand ist).
Ein IC-Layout 1000 umfasst eine nicht zusammengesetzte erste IC-Zelle 1001 und eine nicht zusammengesetzte zweite IC-Zelle 1002. Die erste IC-Zelle 1001 umfasst Design-Formen 1004a–1004b, die an einen Zellenrand 1006a angrenzen und die durch einen Abstand S₁ getrennt sind, der kleiner als ein G0-Abstand ist. Da die Design-Formen 1004a und 1004b durch einen Abstand S₁ getrennt sind, der kleiner als ein G0-Abstand ist, und an den Zellenrand 1006a angrenzen, verletzen die Design-Formen 1004a und 1004b die dritte Design-Einschränkung. Dies liegt daran, dass die Design-Formen 1004a und 1004b zu einem Färbungskonflikt führen, wenn die erste IC-Zelle 1001 an die zweite IC-Zelle 1002 angrenzend angeordnet wird, wie in dem IC-Layout 1000c gezeigt ist (da z. B. den Design-Formen 1004a–1004d keine unterschiedlichen Farben zugeordnet werden können, wird mindestens zwei Design-Formen, die einen Abstand haben, der kleiner als ein G0-Abstand ist, eine gleiche Farbe zugeordnet).
Indem für das IC-Layout 1000 eine Design-Anpassung ausgeführt wird, kann die Verletzung der dritten Design-Einschränkung verhindert werden. Ein IC-Layout 1000' zeigt beispielsweise eine mögliche Anpassung für das IC-Layout 1000. Wie in dem IC-Layout 1000' gezeigt ist, wurde in der ersten IC-Zelle 1001' die Position der Design-Form 1004b' so geändert, dass die Design-Form 1004b' von dem Zellenrand 1006 durch einen Abstand getrennt ist, der gleich einem G0-Abstand ist. In der zweiten IC-Zelle 1002' wurden die Positionen der Design-Formen 1004c' und 1004d' so geändert, dass die Design-Formen 1004c' und 1004d' von dem Zellenrand 1006 einen Abstand haben, der gleich einem G0-Abstand ist. Indem die Positionen der Design-Formen 1004b', 1004c' und 1004d' weg von dem Zellenrand 1006 verschoben wurden, wird ein MPL-konformes IC-Layout beim Zusammensetzen und Färben erzeugt. Wie gezeigt ist, können beispielsweise unterschiedliche Farben zugeordnet werden, ohne dass ein Dreifachstrukturierungs-Färbungskonflikt auftritt (d. h. dass keinen zwei Design-Formen, die einen Abstand haben, der kleiner als ein G0-Abstand ist, eine gleiche Farbe zugeordnet wird).
11 zeigt einigen Ausführungsformen eines Computersystems 1100 (z. B. eines Electronic-Design-Automation-(EDA)-Werkzeugs), das so konfiguriert ist, dass es eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen anwendet, um ein MPL-konformes IC-Layout zu erzeugen.
Das Computersystem 1100 umfasst ein Speicherelement 1102 und eine Verarbeitungseinheit 1114. Das Speicherelement 1102 ist so konfiguriert, dass es mehrere nicht zusammengesetzte IC-Zellen 1104, ein MPL-konformes IC-Layout 1105, einen DRC-Stapel 1108, der Designregeln umfasst, die für ein Halbleiterverfahren spezifisch sind, das zur Herstellung des MPL-konformen IC-Layouts 1105 gewählt wurde, eine Konstruktions-Validierungsprüfung (CVC) 1110 und computerlesbare Befehle (CRI) 1112, die ein Verfahren bereitstellen können, um eine oder mehrere Komponenten des Computersystems 1100 gemäß eines offenbarten Verfahrens (z. B. des Verfahrens 300) auszuführen, speichert. In einigen Ausführungsformen umfasst das Speicherelement 1102 ein maschinenlesbares Speichermedium.
Die mehreren nicht zusammengesetzten IC-Zellen 1104 umfassen graphische Darstellungen, beispielsweise für GDSII-Dateien, oder eine Menge von Halbleitervorrichtungen, die eine logische Funktion (z. B. AND, OR, Inverter etc.) oder eine Speicherfunktion (z. B. einen Flipflop oder ein Latch) bereitstellen, als Beispiele.
Die Verarbeitungseinheit 1114 ist so konfiguriert, dass sie die nicht zusammengesetzten IC-Zellen 1104a–1104c und die CVC 1110 als Eingaben empfängt. Mit den nicht zusammengesetzten IC-Zellen 1104a–1104c und der CVC 1110 ist die Verarbeitungseinheit 1114 so konfiguriert, dass sie eine Konstruktions-Validierungsprüfung auf die nicht zusammengesetzten IC-Zellen 1104a–1104c anwendet, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen. Die möglichen Mehrfachstrukturierungs-Färbungskonflikte sind Strukturen von Design-Formen, die zu Mehrfachstrukturierungs-Färbungskonflikten führen, wenn eine verletzende IC-Zelle mit anderen IC-Zellen zusammengesetzt wird. Die Konstruktions-Validierungsprüfung kann eine oder mehrere regelbasierte Design-Einschränkungen umfassen, die die Platzierung von Design-Formen in einer IC-Zelle einschränken.
In einigen Ausführungsformen können die Verletzungen durch eine I/O 1122 einer Ausgabeschnittstelle 1124 bereitgestellt werden, die es ermöglicht, dass die Verarbeitungseinheit 1114 Information mit der externen Umgebung austauscht. In einigen Ausführungsformen umfasst das Computersystem 1100 weiter eine oder mehrere Eingabeschnittstellen 1126, die es einem Designer ermöglichen, auf eine Design-Anwendung 1120 zuzugreifen, die so konfiguriert ist, dass sie Design-Formen in einer verletzenden IC-Zelle anpasst, um die Strukturen zu ändern, die den möglichen Mehrfachstrukturierungs-Färbungskonflikt umfassen, um mehrere verletzungsfreie IC-Zellen 1104a'–1104c' zu erhalten.
Ein Zusammensetzungselement 1118 ist so konfiguriert, dass es die mehreren verletzungsfreien IC-Zellen 1104a'–1104c' empfängt und die mehreren verletzungsfreien IC-Zellen 1104a'–1104c' zusammensetzt, um das Mehrfachstrukturierungs-Lithographie-(MPL)-konforme IC-Layout 1106 auszubilden. Während die mehreren verletzungsfreien IC-Zellen 1104a'–1104c' zusammengesetzt werden, werden die verletzungsfreien IC-Zellen 1104a'–1104c' in Kontakt mit einander gebracht, so dass ein Zellenrand der ersten IC-Zelle 1104a' an einen Zellenrand einer benachbarten zweiten IC-Zelle 1104b' angrenzt. Da die verletzungsfreien IC-Zellen 1104a'–1104c' die Konstruktions-Validierungsprüfung nicht verletzen, sind keine Färbungskonflikte in dem MPL-konformen IC-Layout 1106 vorhanden (d. h. innerhalb oder zwischen benachbarten Zellen nach dem Zusammensetzen).
Ein Färbungselement 1116 ist so konfiguriert, dass es einen Zerlegungsalgorithmus auf das MPL-konforme IC-Layout 1106 anwendet. Der Zerlegungsalgorithmus ordnet Design-Formen in dem MPL-konformen IC-Layout 1106 Farben zu. In einigen Ausführungsformen ist der Zerlegungsalgorithmus so konfiguriert, dass er Design-Formen in dem MPL-konformen IC-Layout 1106 drei oder mehr „Farben” zuordnet. Indem benachbarten Design-Formen unterschiedliche Farben zugeordnet werden, werden die benachbarten Design-Formen durch unterschiedliche Fotomasken ausgebildet, was es verhindert, dass Design-Formen, die durch einen Unter-G0-Abstand getrennt sind, auf einer gleichen Fotomaske einer Mehr-Masken-Gruppe angeordnet werden.
Es wird deutlich, dass äquivalente Änderungen und/oder Modifikationen einem Fachmann klar werden können, gestützt auf das Lesen und/oder Verständnis der Beschreibung und der beigefügten Zeichnungen. Die vorliegende Offenbarung umfasst alle diese Modifikationen und Änderungen und soll allgemein durch sie nicht eingeschränkt sein. Obwohl beispielsweise die offenbarten IC-Layouts so gezeigt sind, dass sie mehrere Design-Formen umfassen, die Quadrate oder Rechtecke aufweisen, ist klar, dass solche Formen nicht einschränkend wirken. Stattdessen können das offenbarte Verfahren und die offenbarte Vorrichtung auf Designs angewendet werden, die Design-Formen jeder Geometrie, die die Design-Regeln erlauben, aufweisen. Des Weiteren können die offenbarten Formen in jeder MPL-Designschicht vorgesehen sein, beispielsweise Metall-Verbindungsschichten, Polysiliziumschichten, aktive Schichten etc.
Zusätzlich können, während eine bestimmte Einrichtung oder ein bestimmter Aspekt mit Bezug auf nur eine von mehreren Implementierungen offenbart wurden, eine solche Einrichtung oder ein solcher Aspekt mit einem oder mehreren Einrichtungen und/oder Aspekten von anderen Implementierungen kombiniert werden, wenn erwünscht. Des Weiteren sollen, insofern als die Begriffe „umfasst”, „weist auf”, „hat”, „mit” und/oder Varianten davon hier verwendet werden, diese Begriffe in ihrer Bedeutung einschließend verstanden werden – wie „umfasst”. Zudem soll „beispielhaft” nur ein Beispiel andeuten, anstatt das bevorzugte. Man beachte auch, dass Einrichtungen, Schichten und/oder Elemente, die hier gezeigt sind, mit bestimmten Abmessungen und/oder Orientierungen relativ zu einander zum Zweck der Einfachheit und Bequemlichkeit des Verständnisses gezeigt sind und dass die tatsächlichen Abmessungen und/oder Orientierungen wesentlich von denen abweichen können, die hier gezeigt sind.
Somit betrifft die vorliegende Offenbarung ein Verfahren und eine Vorrichtung zum Ausbilden eines Mehrfachstrukturierungs-Lithographie-(MPL)-konformen integrierten Schaltungslayouts, indem eine Konstruktions-Validierungsprüfung auf nicht zusammengesetzte IC-Zellen angewendet wird, um Design-Einschränkungen durchzusetzen, die MPL-Konflikte nach dem Zusammensetzen verhindern.
In einigen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Entwickeln eines Mehrfachstrukturierungs-Lithographie-(MPL)-konformen integrierten Schaltungslayouts. Das Verfahren umfasst das Erzeugen mehrerer nicht zusammengesetzter integrierter Schaltungs-(IC)-Zellen, die eine Mehrfachstrukturierungs-Designschicht aufweisen. Das Verfahren umfasst weiter das Anwenden einer Konstruktions-Validierungsprüfung auf die mehreren nicht zusammengesetzten IC-Zellen, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen. Das Verfahren umfasst weiter das Anpassen der Design-Formen in der verletzenden IC-Zelle, um die möglichen Mehrfachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden, und das Zusammensetzen der mehreren verletzungsfreien IC-Zellen, um ein MPL-konformes IC-Layout auszubilden, das von Mehrfachstrukturierungs-Färbungskonflikten frei ist.
In anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Entwickeln eines Dreifachstrukturierungs-Lithographie-(TPL)-konformen integrierten Schaltungslayouts. Das Verfahren umfasst das Erzeugen mehrerer nicht zusammengesetzter integrierter Schaltungs-(IC)-Zellen, die eine Dreifachstrukturierungs-Designschicht aufweisen, und das individuelle Anwenden einer Konstruktions-Validierungsprüfung mittels einer oder mehrerer regelbasierter Design-Einschränkungen auf die mehreren nicht zusammengesetzten IC-Zellen, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Dreifachstrukturierungs-Färbungskonflikte umfassen. Das Verfahren umfasst weiter das Anpassen von Design-Formen in den verletzenden IC-Zellen, um die möglichen Dreifachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden, und das Zusammensetzen der mehreren verletzungsfreien IC-Zellen, um ein Dreifachstrukturierungs-Lithographie-konformes IC-Layout auszubilden, das zumindest zwei der mehreren IC-Zellen aufweist, die entlang eines oder mehrerer Zellenränder an einander angrenzen.
In noch weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Computersystem, das so konfiguriert ist, dass es ein Mehrfachstrukturierungs-Lithographie-(MPL)-konformes integriertes Schaltungslayout entwickelt. Das Computersystem umfasst ein Speicherelement, das so konfiguriert ist, dass es mehrere nicht zusammengesetzte integrierte Schaltungs-(IC)-Zellen speichert, die eine Mehrfachstrukturierungs-Designschicht aufweisen. Das Computersystem umfasst weiter eine Verarbeitungseinheit, die so konfiguriert ist, dass sie eine Konstruktions-Validierungsprüfung auf die mehreren nicht zusammengesetzten IC-Zellen anwendet, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen. Das Computersystem umfasst weiter eine Design-Anwendung, die so konfiguriert ist, dass sie die Design-Formen in den verletzenden IC-Zellen anpasst, um die möglichen Mehrfachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden. Das Computersystem umfasst weiter ein Zusammensetzungselement, das so konfiguriert ist, dass es die mehreren verletzungsfreien IC-Zellen zusammensetzt, um ein MPL-konformes IC-Layout auszubilden, das frei von Mehrfachstrukturierungs-Färbungskonflikten ist.

Claims

Verfahren zum Entwickeln eines Mehrfachstrukturierungs-Lithographie-(MPL)-konformen integrierten Schaltungslayouts, das Folgendes umfasst: Erzeugen mehrerer nicht zusammengesetzter integrierter Schaltungs-(IC)-Zellen, die eine Mehrfachstrukturierungs-Designschicht aufweisen; Anwenden einer Konstruktions-Validierungsprüfung auf die mehreren nicht zusammengesetzten IC-Zellen, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen; Anpassen der Design-Formen in den verletzenden IC-Zellen, um mögliche Mehrfachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden; und Zusammensetzen der mehreren verletzungsfreien IC-Zellen, um ein MPL-konformes IC-Layout auszubilden, das frei von Mehrfachstrukturierungs-Färbungskonflikten ist.
Verfahren nach Anspruch 1, das weiter Folgendes umfasst: Anwenden eines Zerlegungsalgorithmus auf das MPL-konforme IC-Layout, um den Design-Formen in dem MPL-konformen IC-Layout drei oder mehr Farben zuzuordnen.
Verfahren nach Anspruch 2, wobei die Mehrfachstrukturierungs-Designschicht eine Dreifachstrukturierungs-Designschicht umfasst, die Design-Formen aufweist, denen drei verschiedene Farben während der Ausführung des Zerlegungsalgorithmus zugeordnet werden.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine oder mehrere Design-Einschränkungen umfasst, die auf einzelne nicht zusammengesetzte IC-Zellen angewendet werden.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine oder mehrere regelbasierte Design-Einschränkungen umfasst.
Verfahren nach Anspruch 5, wobei die eine oder mehreren regelbasierten Design-Einschränkungen als Teil einer Design-Regelprüfung (DRC) angewendet werden.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfasst, die verhindert, dass Design-Formen in einer nicht zusammengesetzten IC-Zelle, die einen Abstand haben, der kleiner oder gleich einem G0-Abstand ist, einen Zellenrand berühren.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfasst, die einen G0-Abstand zwischen Design-Formen verhindert, die sich entlang einer Richtung der Zellenhöhe in einer nicht zusammengesetzten IC-Zelle erstrecken.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfasst, die verhindert, dass Design-Formen von einem Zellenrand einen Abstand haben, der größer Null und kleiner oder gleich ½G0-Abstand ist.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfasst, die einen G0-Abstand zwischen Design-Formen verhindert, die eine mittlere Linie einer nicht zusammengesetzten IC-Zelle entlang einer Richtung der Zellenhöhe überqueren.
Verfahren nach Anspruch 1, wobei die Konstruktions-Validierungsprüfung eine Design-Einschränkung umfasst, die verhindert, dass Design-Formen, die eine mittlere Linie einer nicht zusammengesetzten IC-Zelle entlang einer Richtung der Zellenhöhe überqueren, einen Zellenrand berühren.
Verfahren zum Entwickeln eines Dreifachstrukturierungs-Lithographie-(TPL)-konformen integrierten Schaltungslayouts, das Folgendes umfasst: Erzeugen mehrerer nicht zusammengesetzter integrierter Schaltungs-(IC)-Zellen, die eine Dreifachstrukturierungs-Designschicht aufweisen; einzelnes Anwenden einer Konstruktions-Validierungsprüfung mittels einer oder mehrerer regelbasierter Design-Einschränkungen auf die mehreren nicht zusammengesetzten IC-Zellen, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Dreifachstrukturierungs-Färbungskonflikte umfassen; Anpassen von Design-Formen in der verletzenden IC-Zelle, um die möglichen Dreifachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden; und Zusammensetzen der mehreren verletzungsfreien IC-Zellen, um ein Dreifachstrukturierungs-Lithographie-konformes IC-Layout auszubilden, wobei mindestens zwei der mehreren verletzungsfreien IC-Zellen entlang eines oder mehrerer Zellenränder an einander angrenzen.
Verfahren nach Anspruch 12, wobei die Konstruktions-Validierungsprüfung eine regelbasierte Design-Einschränkung umfasst, die verhindert, dass Design-Formen in einer nicht zusammengesetzten IC-Zelle, die einen Abstand haben, der kleiner oder gleich einem G0-Abstand ist, einen Zellenrand berühren.
Verfahren nach Anspruch 12, wobei die Konstruktions-Validierungsprüfung eine regelbasierte Design-Einschränkung umfasst, die einen ein G0-Abstand zwischen Design-Formen verhindert, die sich entlang einer Richtung der Zellenhöhe in einer nicht zusammengesetzten IC-Zelle erstrecken.
Verfahren nach Anspruch 12, wobei die Konstruktions-Validierungsprüfung eine regelbasierte Design-Einschränkung umfasst, die verhindert, dass Design-Formen von einem Zellenrand einen Abstand haben, der größer Null und kleiner oder gleich ½G0-Abstand ist.
Verfahren nach Anspruch 12, wobei die Konstruktions-Validierungsprüfung eine regelbasierte Design-Einschränkung umfasst, die einen G0-Abstand zwischen Design-Formen verhindert, die eine mittlere Linie einer nicht zusammengesetzten IC-Zelle entlang einer Richtung der Zellenhöhe überquert.
Verfahren nach Anspruch 12, wobei die Konstruktions-Validierungsprüfung eine regelbasierte Design-Einschränkung umfasst, die verhindert, dass Design-Formen, die eine mittlere Linie einer nicht zusammengesetzten IC-Zelle entlang einer Richtung der Zellenhöhe überqueren, einen Zellenrand berühren.
Computersystem, das so konfiguriert ist, dass es ein Mehrfachstrukturierungs-Lithographie-(MPL)-konformes integriertes Schaltungslayout entwickelt, das Folgendes umfasst: ein Speicherelement, das so konfiguriert ist, dass es mehrere nicht zusammengesetzte integrierte Schaltungs-(IC)-Zellen speichert, die eine Mehrfachstrukturierungs-Designschicht aufweisen; eine Verarbeitungseinheit, die so konfiguriert ist, dass sie eine Konstruktions-Validierungsprüfung auf die mehreren nicht zusammengesetzten IC-Zellen anwendet, um verletzende IC-Zellen zu erfassen, die Design-Formen aufweisen, die in Strukturen angeordnet sind, die mögliche Mehrfachstrukturierungs-Färbungskonflikte umfassen; eine Design-Anwendung, die so konfiguriert ist, dass sie die Design-Formen in der verletzenden IC-Zelle anpasst, um die möglichen Mehrfachstrukturierungs-Färbungskonflikte zu vermeiden und um mehrere verletzungsfreie IC-Zellen auszubilden; und ein Zusammensetzungselement, das so konfiguriert ist, dass es die mehreren verletzungsfreien IC-Zellen zusammensetzt, um ein MPL-konformes IC-Layout auszubilden, das frei von den Mehrfachstrukturierungs-Färbungskonflikten ist.
Computersystem nach Anspruch 18, das weiter Folgendes umfasst: ein Färbungselement, das so konfiguriert ist, dass es einen Zerlegungsalgorithmus auf das MPL-konforme IC-Layout anwendet, um den Design-Formen in dem MPL-konformen IC-Layout drei oder mehr Farben zuzuordnen.
Computersystem nach Anspruch 19, wobei die Mehrfachstrukturierungs-Designschicht eine Dreifachstrukturierungs-Designschicht umfasst, die Design-Formen aufweist, denen während der Ausführung des Zerlegungsalgorithmus drei verschiedene Farben zugeordnet werden.