TW201539225A - 產生一可多重曝光顯影（ｍｐｌ）積體電路布局的方法 - Google Patents

產生一可多重曝光顯影（ｍｐｌ）積體電路布局的方法 Download PDF

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Abstract

一種產生一多重曝光顯影(MPL)積體電路布局的方法與裝置。該方法及裝置係在未整合的積體電路單元上進行一結構確認檢查，藉由數種設計限制，用以在整合積體電路單元後，避免發生多重曝光顯影衝突。在一些實施例中，該方法產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一多重曝光設計層。對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光顏色衝突。調整違規積體電路單元的設計形狀，用以形成複數未違規積體電路單元。然後，整合該等未違規積體電路單元，用以產生該多重曝光顯影積體電路布局。由於多重曝光顯影積體電路布局不會有顏色衝突，故可進行分解演算法，而不進行一後整合顏色衝突確認。

Description

多重圖案化無衝突積體電路設計
在半導體領域中，藉由降低積體電路內部的元件尺寸，持續改善積體電路的速度及操作電源。通常可利用蝕刻解析度(lithographic resolution)調整積體電路的內部元件尺寸。然而，在近幾年，工具製造商無法再降低光蝕刻曝光工具(如用以成功地執行EUV蝕刻)的波長，所以發展中的技術節點通常具有最小的特徵尺寸，其係小於光蝕刻工具的照明波長。為了繼續微縮元件尺寸，積體電路的製造程序利用特殊方法(如浸潤式蝕刻(immersion lithography)、雙調光阻(dual tone resist)…等)，用以改善現有的光蝕刻工具的解析度，以增加它們的使用性。
多重曝光顯影(MPL)是一種光蝕刻策略，其係用於先進製程，以降低圖案間的最小空隙。為了執行MPL，係根據演算法隔開積體電路的布局，演算法係對設計圖案的形狀施加不同的顏色，設計圖案之間的空隙係小於可顯影的臨界值。不同顏色對應不同的光罩，因此，在多道光罩中，係利用同一道光罩產生具有相同顏色的圖案。藉由不同光罩隔開積體電路的布局資料，因此，由於隔開光罩並沒有違反可顯影的臨界值，故可隔開設計的圖案，即使這些圖案之間的空隙小於可顯影的 臨界值。
第1圖係為本發明之一可能流程圖，用以顯示在未整合的積體電路單元上所進行的一結構確認檢查，用以產生一多重曝光顯影積體電路布局。
第2圖顯示在未整合的積體電路單元上進行的結構確認檢查的實施方式，用以避免緊鄰積體電路單元之間具有顏色衝突，其中緊鄰的積體電路單元具有一多重曝光設計層。
第3圖顯示在未整合的積體電路單元上進行的結構確認檢查的方法示意圖，用以產生多重曝光顯影積體電路布局。
第4~8圖顯示具有設計形狀的積體電路單元示意圖，用以說明結構確認檢查規則如何產生未違規的三重曝光顯影積體電路布局。
第9-10圖顯示如何根據一結構確認檢查的結果，改變積體電路單元的布局。
第11圖顯示一電腦系統，用以對未整合的積體電路單元執行一結構確認檢查，用以產生一多重曝光顯影積體電路布局。
下述內容將搭配圖式說明，而類似標號通常用以標示類似單元，且多種結構並未依比例繪示。在下述說明中，為了方便說明，將採用特定方式以利了解。可以理解的是，圖式中的細節並非用以侷限本發明，而應視作非侷限性的實施例。 舉例來說，對本技術領域中具有通常知識者而言，實際應用時可稍微調整下述的一或多個實施例。在其他例子中，將取方塊圖說明已知的結構與裝置以利了解。
通常藉由整合複數獨立設計的積體電路單元，以產生積體電路，獨立設計的積體電路單元具有複數設計形狀。為了增加積體電路的密度，積體電路單元可能具有複數設計形狀，該等設計形狀之間係以一最小可允許空隙隔開。然而，在積體電路的尺寸不斷縮小的情況下，光蝕刻工具無法利用單一光罩形成具有最小可允許空隙的設計形狀。因此，可利用多重曝光顯影(如雙重曝光顯影、三重曝光顯影…等)實施最小可允許空隙(即G0空隙)，其中最小可允許空隙係小於單一光罩所能形成的空隙。多重曝光顯影利用一分解演算法，分配不同的顏色予一積體電路單元裡的設計形狀，使得相鄰設計形狀具有不同顏色，其中相鄰設計形狀之間係透過一次G0空隙隔開。具有相同顏色的設計形狀係形成在同一光罩上，因此，可避免以次G0空隙隔開的設計形狀設置在同一光罩中。
雖然利用一簡單過程，就可以偵測出雙重曝光顯影(DPL)的顏色衝突，但三重曝光顯影(TPL)的顏色衝突的偵測是為複雜的問題(歸類成計算複雜理論中的一NP完全問題(NP-complete problem))，其中該簡單過程係辨識一衝突圖示(一封閉迴路具有奇數個連接)的一奇數迴路。另外，在整合所有積體電路單元前，無法發現TPL顏色衝突，故TPL顏色衝突的校正需花費時間，這是因為在單元階段調整積體電路單元，然後再重新整合並確認顏色衝突。
因此，本發明的其它目的係提供一方法與裝置，藉由在未整合的積體電路單元上，執行一結構確認檢查，用以形成一多重曝光顯影(MPL)積體電路布局，其中積體電路係各自獨立，該結構確認查具有設計限制，用以避免在整合積體電路單元後，發生MPL衝突。在一些實施例中，該方法包括，產生複數未整合的積體電路單元。每一未整合的積體電路單元具有一多重曝光設計層。根據至少一設計限制的規則，對未整合的積體電路單元進行一結構確認檢查，用以辨識出違規的積體電路單元，其中違規的積體電路單元的設計形狀具有潛在地多重曝光衝突(也就是說，可引起多重曝光衝突)。調整違規的積體電路單元的設計形狀，用以產生複數未違規積體電單元。然後，整合未違規積體電單元，用以形成一MPL積體電路布局。一分解演算法可分配顏色予MPL積體電路布局的形狀，而不需要在整合積體電路單元後，再進行顏色衝突檢查，因而不會花費多餘的時間。
第1圖係顯示一流程圖100，其係顯示在未整合的積體電路單元上進行一構造確認檢查，用以產生多重曝光顯影積體電路布局(也就是一積體電路布局，其具有無違規多重曝光顯影設計層)。
在單元設計階段102中，產生複數積體電路單元104a~104c。每一積體電路單元具有一多重曝光設計層。舉例而言，每一積體電路單元具有一半導裝置群，其提供一邏輯功能(如AND、OR、反相…等等)，或是一儲存功能(如一正反器或閂鎖器)。多重曝光設計層具有一設計層，其係利用一多重 曝光顯影方法(如三重曝光顯影、四重曝光顯影…等)所形成。多重圖案設計具有設計形狀，設計形圖之間係由空隙所隔開，設計圖案之間的空隙係小於一特定空隙，該特定空隙可利用單一光罩所印刷，也稱為G0空隙。
對未整合的積體電路單元進行一結構確認檢查106，用以找出違規的積體電路單元，違規的積體電路單元的設計形狀具有潛在的多重曝光衝突。當一違規積體電路單元與其它積體電路單元組合在一起時，潛在的多重曝光衝突就是會引起多重曝光衝突的設計形狀的圖案。舉例而言，當一第一積體電路單元104a緊鄰一第二積體電路單元104b時，由於第一積體電路單元104a與第二積體電路單元104b的設計形狀的相互影響，很可能引起多重曝光衝突。在一些實施例中，結構確認檢查106根據設計限制，可能包含一個或以上的規則，設計限制限定積體電路單元的設計形狀的位置。
若一積體電路單元包括違反確認結構確認檢查106的設計形狀(也就是被辨識成可能引起多重曝光衝突)時，流程圖100透過路徑108回到單元設計階段102。藉由路徑108，調整違規的積體電路單元，用以改變會引起多重曝光衝突的設計形狀，因此產生無違規積體電路單元。在一些實施例中，流程圖可能在單元設計階段102與結構確認檢查106之間反覆交替進行。舉例而言，改變具有潛在地多重曝光衝突的圖案可能消除原本的違規，但它可能造成其它的違規，因而需要另次執行違規消除的動作。
一旦積體電路單元104a~104c都沒有違規時，複數 未違規的積體電路單元104a’~104c’會被提供至單元整合階段110。在單元整合階段110中，整合未違規的積體電路單元104a’~104c’，用以產生一多重圖案積體電路布局112。在整合未違規的積體電路單元104a’~104c’後，未違規的積體電路單元104a’~104c’相互接觸，使得第一未違規積體電路單元(如104a’)的一單元邊界緊鄰第二未違規積體電路單元(如104b’)的一單元邊界。由於未違規積體電路單元104a’~104c’並沒有違反結構確認檢查106，故在多重圖案積體電路布局112中，沒有顏色衝突(也就是在整合積體電路單元後，在積體電路單元中或之間不具有顏色衝突)。
第2圖為積體電路單元布局200的可能實施例，其顥示結構確認檢查的應用實施例，用以避免緊鄰的積體電路單元之間具有顏色衝突，其中積體電路單元均具有一多重圖案設置層。
積體電路布局200具有一第一積體電路單元202以及一第二積體電路單元206。第二積體電路單元206緊鄰第一積體電路單元202。第一積體電路單元202具有複數設計形狀204a~204c。設計形狀204a與204b之間具有空隙S1，其係小於一G0空隙。同樣地，設計形狀204b和204c之間具有空隙S2，其係小於G0空隙。第二積體電路單元206也具有複數設計形狀208a~208c。設計形狀208a和208b之間具有空隙S3，其係小於G0空隙。
在整合第一積體電路單元202與第二積體電路單元204之前，需先進行結構確認檢查，用以判斷在整合第一積 體電路單元202與第二積體電路單元206後，第一積體電路單元202的設計形狀是否引起潛在的多重曝光衝突。若結構確認檢查發現第一積體電路單元202具有違規現象(也就是具有潛在的多重曝光衝突)時，改變第一積體電路單元202的設計形狀的位置(如增加設計形狀204a和204b之間的空隙或是移除設計形狀204a和204b之一者)，用以消除違規現象。
舉例而言，如積體電路布局210所示，在整合第一積體電路單元202和第二積體電路單元206後，設計形狀208a與208b將引起顏色衝突。這是因為如果把第一顏色分配給設計形狀204a’，並將第二顏色分配給設計形狀204b’時，就沒有其它的顏色可分配給設計形狀208a’與208b’(也就是預防一次G0空隙所分隔的設計形狀具有相同的顏色)。舉例而言，設計形狀206b’的顏色與設計形狀204a’、204b’或206a相同。由於相鄰設計形狀的顏色相同，故第一積體電路單元202的一布局圖案違反結構確認檢查。為了預防違反結構確認檢查，可改變形狀204a及/或204b的位置，使其位於不會違反結構確認檢查的位置。
應該了解的是，不同的多重圖案設置層可能具有不同數值的G0空隙(也就是在形狀之間，可印刷在單一光罩的最小空隙)。另外，在同一多重曝光設計層的設計形狀的不同結構之間可能具有不同的G0空隙。舉例而言，由於線段變短，故端對端結構的G0空隙一般係大於端對邊或邊對邊結構的G0空隙。
第3圖係為方法300的一流程圖，其係用以在一未 整合的積體電路單元中執行一結構確認檢查，用以產生MPL積體電路布局。
方法300包含一系列的動作或事件，但應理解這些動作或事件的順序並非用以侷限本發明。舉例來說，某些動作可採用不同順序進行，及/或與其他非下述之動作或事件同時進行。另外，在下述一或多個實施例中，並不必然進行所有的動作。再者，下述的一或多個動作可獨立進行。
在步驟302中，產生複數未被整合的積體電路單元，這些積體電路單元均具有一多重曝光設計層。在一些實施例中，多重曝光設計層具有一三重曝光設計層，其提供三種不同的顏色，以避免以次G0空隙隔開的形狀被置於同一光罩中。
在步驟304中，對未整合的積體電路單元執行一結構確認檢查，用以找出違規的積體電路單元，違規的積體電路單元的設計形狀具有潛在的三重曝光衝突。結構確認檢查根據設計限制，可能使用一個或許多規則，用以找出整合積體電路單元後，可能會引起三重曝光衝突的設計形狀。換句話說，在單元階段，還不知到緊鄰的單元的內容，故設計限制不允許可能會引起潛在的三圖案衝突的設計形狀(也就是為了避免相鄰設計形狀具有相同的顏色而無法分配顏色予設計形狀)。
在一些實施例中，結構確認檢查包含一個或多個設計限制，用以產生無違規的三圖案積體電路布局。舉例而言，在一些實施例中，結構確認檢查可能包含一設計限制，其禁止設計形狀之間具有G0空隙又接觸到一單元邊界(步驟306)。在其它實施例中，結構確認檢查可能包括一設計限制，其禁止設 計形狀在一單元高度方向的映射位置，與相鄰設計形狀之間具有G0空隙(步驟308)。在其它實施例中，結構確認檢查可能包括一設計限制，其禁止設計圖案與一單元邊界之間的空隙大於0並小於或等於G0空隙的一半(步驟310)。在其它實施例中，結構確認檢查可能包括一設計限制，其禁止設計形狀之間的G0空隙，其中設計形狀延著一單元高度方向交錯一單元中心(步驟312)。在其它實施例中，結構確認檢查可能包括一設計限制，其禁止設計形狀接觸一單元邊界，其中設計形狀係延著一單元高度方向，交錯單元中心(步驟314)。
在一些實施例中，結構確認檢查的設計限制可能被整合在一設計規則檢查疊中。在其它實施例中，結構確認檢查的設計限制可能被作為單獨的規則，用以在進行設計規則之前或之後執行。
在步驟316中，找出違反結構確認檢查的積體電路單元裡的設計形狀。
在步驟318中，改變違反結構確認檢查的設計形狀，用以產生一未違規的積體電路單元。
在步驟320中，整合複數未違規的積體電路單元，用以產生一多重曝光顯影(MPL)積體電路布局。在整合複數未違規的積體電路單元後，未違規的積體電路單元會彼此接觸，使得一第一未違規的積體電路單元的一單元邊界緊鄰另一未違規的積體電路單元的一單元邊界。由於未違規的積體電路單元並沒有違反結構確認檢，故在MPL積體電路布局中，不會發生顏色衝突。
在步驟322中，對MPL積體電路布局進行一分解演算法。分解演算法用以分配三種或更多的顏色予MPL積體電路布局裡的設計形狀。在一些實施例中，分解演算法包括一三圖案演算法，用以分配三種顏色予MPL積體電路布局裡的設計形狀。藉由分配不同的顏色予以次G0空隙相隔的設計形狀時，便可利用不同的光罩形成設計形狀，用以避免設計形狀設置在多光罩中的同一光罩中。
由於在MPL積體電路布局中的積體電路單元均未違規，故分解演算法可分配顏色，而不用為了判斷MPL積體電路布局是否具有顏色衝突，而花費時間進行顏色確認檢查。因此，藉由在單元整合前，對未整合的積體電路單元前進行結構確認檢查，方法300便可在一較早階段中，容易地校正顏色衝突。
第4~8圖顯示積體電路單元400~800的可能實施例，積體電路單元400~800具有設計形狀，用以說明對應步驟306~312的結構確認檢查規則。應可理解的是，雖然第4~8圖揭露了三圖案積體電路設計，但並非將本發明限制在三圖案積體電路布局。另外，此處所揭露的方法與裝置可能被應用到其它多重圖案積體電路布局。
第4圖顯示積體電路單元400的一可能實施例，積體電路單元400具有設計形狀，其係違反相對於步驟306的第一設計限制。積體電路單元400具有一單元高度402。單元高度402往第一單元邊界402a與第二單元邊界402b之間延伸，第二單元邊界402b係設置在積體電路單元400的一相對應位置，相對於 第一單元邊界402a。積體電路單元400具有複數設計形狀404~408。
第一設計限制禁止單元裡的設計形狀之間具有G0空隙以及禁止單元裡的設計形狀接觸單元邊界。由於設計形狀404與406之間的空隙S1大於G0空隙，因此，設計形狀404與406並未違反第一設計限制。然而，由於設計形狀406與408之間的空隙S2小於G0空隙，並又接觸到第一單元邊界402a，因此，設計形狀406與408違反第一設計限制。
這是因為還不知道緊鄰單元410的設計形狀，因此，在積體電路單元400與一具有設計形狀412與414的相鄰積體電路單元整合在一起時，設計形狀406和408就可能就會發生顏色衝突。舉例而言，由於設計形狀406與408之間的空隙小於G0空隙，因此，在分解設計形狀406和408時，分配不同的顏色予設計形狀406和408，設計形狀406和408係分別設置在不同的光罩中。若設計形狀412與414和設計形狀406與408之間的空隙小於G0空隙時，便無法進行分解演算法，並且產生TPL衝突。為了避免可能的TPL衝突，第4圖所顯示的設計形狀406與408的位置係被第一設計限制所禁止。
第5圖為積體電路單元500的可能實施例，積體電路單元500的設計形狀違反相對於步驟308的第二設計限制。積體電路單元500具有單元高度502。單元高度502在第一單元邊界502a與第二單元邊界502b之間延伸。第二單元邊界502b位於積體電路單元500的一側，並相對於第一單元邊界502a。積體電路單元500具有複數設計形狀504~516。
第二設計限制禁止一設計形狀在單元高度方向的垂直映射位置具有另一設計形狀，並且兩設計形狀之間具有G0空隙。由於設計形狀504與506之間的空隙S1大於G0空隙，故設計形狀504與506並未違反第二設計限制。由於設計形狀510與512之間的空隙S2小於G0空隙，並且設計形狀510與512位於彼此的垂直方向的映射位置，故設計形狀510與512違反第二設計限制。為了避免可能的TPL衝突，相對於步驟308的設計限制不允許設計形狀510與512。設計形狀514與516之間的空隙S3小於G0空隙。然而，由於設計形狀514與516並未位於彼此的垂直映射位置，故設計形狀514與516並未違反第二設計限制。
第6圖為積體電路單元600的可能實施例，其具有設計形狀，設計形狀違反對應於步驟310的第三設計限制。積體電路單元600具有一單元高度602。單元高度602在第一單元邊界602a與第二單元邊界602b之間延伸。第二單元邊界602b位於積體電路單元600的一側，並相對於第一單元邊界602a。積體電路單元600具有複數設計形狀604~610。
第三設計限制係禁止設計形狀與一單元邊界之間的空隙S大於0又小於或等於G0空隙的一半(即0<S1/2G0)。由於設計形狀604與第一單元邊界602a之間的空隙S1大於G0空隙的一半，故設計形狀604並未違反第三設計限制。由於設計形狀606緊鄰第一單元邊界602a，故設計形狀606並未違反第三設計限制。由於設計形狀608與第一單元邊界602a之間的空隙等於一半的G0空隙，故設計形狀608違反第三設計限制。由於設計形狀610與第一單元邊界602a之間的空隙小於一半的G0空隙， 故設計形狀610違反第三設計限制。
第7圖為積體電路單元700的可能實施例，其具有設計形狀，設計形狀違反對應於步驟312的第四設計限制。積體電路單元700具有一單元高度702。單元高度702在第一單元邊界702a與第二單元邊界702b之間延伸。第二單元邊界702b位於積體電路單元700的一側，並相對於第一單元邊界702a。積體電路單元700也具有一單元中心線704。單元中心線704穿過積體電路單元700的中心。積體電路單元700具有複數設計形狀706~710。
第四設計限制禁止設計形狀之間具有G0空隙，其中設計形狀延著單元高度702(也就是一單元高度方向)的方向交錯單元中心。由於設計形狀706與708之間的空隙S1大於G0空隙，故設計形狀706與708未違反第四設計限制。由於設計形狀708與710之間的空隙S2小於G0空隙，並接觸第一單元邊界702a，故設計形狀708與710違反第四設計限制。
第8圖為積體電路單元800的可能實施例，其具有設計形狀，設計形狀違反對應於步驟314的第五設計限制。積體電路單元800具有一單元高度802。單元高度802在第一單元邊界802a與第二單元邊界802b之間延伸。第二單元邊界802b位於積體電路單元800的一側，並相對於第一單元邊界802a。積體電路單元800也具有一單元中心線804。單元中心線804穿過積體電路單元800的中心。積體電路單元800具有複數設計形狀806~808。
第五設計限制禁止設計形狀接觸一單元邊界，其 中設計形狀交錯一單元中心並往一單元高度延伸。由於設計形狀806並沒有接觸一單元邊界，故設計形狀806並未違反第五設計限制。由於設計形狀808接觸第一單元邊界802a，並延著一單元高度方向交錯單元中心線804，故設計形狀808違反第五設計限制。
第9-10圖為積體電路布局，其顯示如何改變違反一結構確認檢查的積體電路單元，使其成為一三重曝光顯影積體電路布局。
第9圖所示的積體電路布局，其顯示如何改變違反步驟306所述之第一設計限制(也就是禁止積體電路單元的設計形狀之間具有G0空隙，並接觸一單元邊界)的積體電路布局。
積體電路布局900具有未整合的第一積體電路單元901與第二積體電路單元902。第一積體電路單元901具有設計形狀904a~904b。設計形狀904a~904b緊鄰一單元邊界906a。設計形狀904a與904b之間的空隙S1小於G0空隙。由於設計形狀904a與904b之間的空隙S1小於G0空隙並緊鄰一單元邊界906a，因此設計形狀904a與904b違反第一設計限制。如積體電路布局900c所示(例如，由於無法分配不同顏色予設計形狀904a~904d，故至少有兩設計形狀會分配到同一顏色，該兩設計形狀之間的空隙小於G0空隙)，在第一積體電路單元901緊鄰第二積體電路單元902時，設計形狀904a與904b將會引起顏色衝突。
藉由調整積體電路布局900，消除違反第一設計限制的現象。舉例而言，積體電路布局900’顯示一可能的調整結 果。如積體電路布局900’所示，在第一積體電路單元901’裡的設計形狀904b’的位置被改變，使得設計形狀904b’與單元邊界906之間具有G0空隙。藉由移動設計形狀904b’的位置，使其不緊鄰單元邊界906，便可進行整合並著色，用以產生TPL積體電路布局。舉例而言，如積體電路布局900c’所示，在移動設計形狀904b’後，當第一積體電路單元901’緊鄰第二積體電路單元902時，設計形狀904a與904b’可分配到不同顏色，而不會引起三重曝光衝突(也就是沒有兩設計形狀具有相同顏色，其中兩設計形狀之間的空隙小於G0空隙)。
第10圖所示的積體電路布局，其顯示如何改變違反相步驟310所述之第三設計限制(也就是禁止積體電路單元的設計形狀與一單元邊界之間的距離S大於零又小於等於G0空隙的一半)的積體電路布局。
積體電路布局1000具有未整合的第一積體電路單元1001與第二積體電路單元1002。第一積體電路單元1001具有設計形狀1004a~1004b。設計形狀1004a~1004b緊鄰一單元邊界1006a。設計形狀1004a與1004b之間的空隙S1小於G0空隙。由於設計形狀1004a與1004b之間的空隙S1小於G0空隙並緊鄰單元邊界1006a，因此設計形狀1004a與1004b違反第三設計限制。如積體電路布局1000c(例如，由於設計形狀1004a~1004d無法分配到不同顏色，故至少有兩設計形狀會分配到同一顏色，該兩設計形狀之間的空隙小於G0空隙)所示，在第一積體電路單元1001緊鄰第二積體電路單元1002時，設計形狀1004a與1004b將會引起顏色衝突。
藉由調整積體電路布局1000，消除違反第三設計限制的現象。舉例而言，積體電路布局1000’顯示一可能的調整結果。如積體電路布局1000’所示，在第一積體電路單元1001’裡的設計形狀1004b’的位置被改變，使得設計形狀1004b’與單元邊界1006之間的距離等於G0空隙。改變第二積體電路單元1002’裡的設計形狀1004c’與1004d’的位置，使得設計形狀1004c’與1004d’與單元邊界1006之間的距離等於G0空隙。藉由改變設計形狀1004b’、1004c’與1004d’與單元邊界1006之間的距離，便可進行整合並著色，用以產生MPL積體電路布局。舉例而言，積體電路布局具有不同顏色，並且未引起三重曝光衝突(也就是沒有兩設計形狀具有相同顏色，其中兩設計形狀之間的空隙小於G0空隙)。
第11圖為一電腦系統1100(如一電子設計自動化(EDA)工具)的示意圖，用以在未整合的積體電路單元上執行一結構確認檢查，用以產生一MPL積體電路布局。
電腦系統1100包括一記憶元件1102與一處理單元1114。記憶元件1102用以儲存複數未整合的積體電路單元1104、一MPL積體電路布局1106、一設計規則檢查(DRC)疊1108、一結構確認檢查(CVC)1110以及電腦可讀取指令(CRI)1112。設計規則檢查疊1108具有有關於一半導體製程的設計規則，該半導體製程與MPL積體電路布局1106有關。電腦可讀取指令1112根據一已揭露的方法(如方法300)提供操作電腦系統1110的一或多個元件的方法。在一些實施例中，記憶元件1102包括一機器可讀取儲存媒體。
未整合的積體電路單元1104具有半導體裝置群組的圖形表示(graphical representations)，例如GDSII檔案，舉例而言，半導體裝置群組提供一邏輯功能(如AND、OR、反相…等)或是一儲存功能(如正反器或閂鎖)。
處理單元1114用以接收未整合的積體電路單元1104a~1104c與結構確認檢查1110。處理單元1114根據接收到的信號，對未整合的積體電路單元1104a~1104c進行一結構確認檢查，用以辨識違規的積體電路，違規的積體電路的設計形狀具有潛在的多重曝光衝突。在整合違規積體電路單元與其它積體電路單元時，潛在的多重曝光衝突係為設計形狀的圖案，其可引起多重曝光衝突。根據設計限制，結構確認檢查可能包括一或多規則，設計限制限定一積體電路單元裡的設計形狀的位置。
在一些實施例中，藉由一輸入/輸出1122輸出違規予一輸出介面1124。輸出介面1124允許處理單元1114與外部環境交換資料。在一些實施例中，電腦系統1100更包括一或多個多輸入介面1126。輸入介面1126允許一設計者存取一設計應用1120，用以調整一違規的積體電路單元的設計形狀，用以改變具有潛在地多重曝光衝突的圖案，以產生無違規的積體電路單元1104a’~1104c’。
整合元件1118用以接收無違規的積體電路單元1104a’~1104c’，並整合無違規的積體電路單元1104a’~1104c’，用以產生多案蝕刻(MPL)積體電路布局1106。在整合無違規的積體電路單元1104a’~1104c’時，無違規的積體電路單元 1104a’~1104c’會彼此接觸，使得第一積體電路單元1104a’的一單元邊界緊鄰第二積體電路單元1104b’的一單元邊界。由於無違規的積體電路單元1104a’~1104c’並沒有違反結構確認檢查，因此，MPL積體電路布局1106(也就是在整合後的積體電路單元內或積體電路單元之間)將不會出現顏色衝突。
著色元件1116用以對MPL積體電路布局1106進行一分解演算法。分解演算法分配顏色予MPL積體電路布局1106內的設計形狀。在一些實施例中，分解演算法用以分配三種或更多的顏色予MPL積體電路布局1106內的設計形狀。藉由分配不同顏色予相鄰設計形狀，相鄰設計形狀係由不同的光罩所形成，因此，可避免設計形狀位於多光罩集合中的同一光罩中，其中該等設計形狀均被G0空隙所隔開。
本技術領域中具有通常知識者在閱讀及/或理解說明書與附圖後，應可進行等效置換及/或改良。本發明包含但不限於這些置換與改良。舉例而言，雖然上述的積體電路布局的設計形狀係為正方形或長方形，但可理解到的是，本發明並不限定設計形狀的形狀。另外，上述的方法與裝置可用以設計其它符合設計規則的幾合形狀。另外，上述的形狀可能包含於任何MPL設計層，如金屬內部連接層、多晶矽層、主動層…等。
另外，一或多個實施方式揭露的特定結構或實施例，可依需要與其他實施方式中一或多個其他結構及/或實施例隨意組合。此外，用語「包含」、「具有」，「含」、及/或其變化，可延伸解釋為包括性的意義，比如「包括」。此外，「實例」僅僅是某一實例而非最佳實例。可以理解的是，上述結構、層、 及/或單元對應另一者之特定尺寸及/或方向，僅用於簡化說明和方便理解，其實際尺寸及/或方向可能不同於上述內容。
因此，上述的實施例係有關於一種藉由對未整合的積體電路單元進行一結構確認檢查，並執行設計限制，用以形成多重曝光顯影(MPL)積體電路布局的方法與裝置，在整合積體電路單元後，可預防MPL衝突。
在一些實施例中，係有關於一種產生一多重曝光顯影(MPL)積體電路布局的方法。該方法包括，產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一多重曝光設計層。該方法更包括，對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光衝突。該方法更包括，調整違規積體電路單元的設計形狀，用以消除潛在地多重曝光衝突，並形成複數未違規積體電路單元，並整合該等未違規積體電路單元，用以產生該多重曝光顯影積體電路布局。
在其它實施例中，係有關於一種產生一三重曝光顯影(TPL)積體電路布局的方法。該方法包括，產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一三重曝光設計層，並根據設計限制，利用至少一規則各別地對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地三重曝光衝突。該方法更包括，調整違規積體電路單元的設計形狀，用以消除潛在地三重曝光衝突，並形成複數未違規積體電路單元，並整合該等未違規積體電路單元，用以產生該三重曝光顯影積 體電路布局，該三重曝光顯影積體電路布局具有至少兩未違規積體電路單元，該兩未違規積體電路單元緊鄰至少一單元邊界。
在其它實施例中，係有關於一種電腦系統，用以產生一多重曝光顯影積體電路布局，並包括一記憶元件，用以儲存複數未整合的積體電路單元，每一未整合的積體電路單元有一多重曝光設計層。電腦系統更包括，一處理單元，用以對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光衝突。電腦系統更包括，一設計應用，用以調整違規積體電路單元裡的設計形狀，用以消除潛在地多重曝光衝突，並形成複數未違規積體電路單元。電腦系統更包括，一整合元件，用以整合該等未違規積體電路單元，用以形成該多重曝光顯影積體電路布局，該多重曝光顯影積體電路布局不具有多重曝光衝突。

Claims (20)

  1. 一種產生一多重曝光顯影(MPL)積體電路布局的方法，包括：產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一多重曝光設計層；對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光衝突；調整違規積體電路單元的設計形狀，用以消除潛在地多重曝光衝突，並形成複數未違規積體電路單元；以及整合該等未違規積體電路單元，用以產生該多重曝光顯影積體電路布局。
  2. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，更包括：對該多重曝光顯影積體電路布局進行一分解演算法，用以分配三或多顏色予該多重曝光顯影積體電路布局的設計形狀。
  3. 如申請專利範圍第2項所述之產生一多重曝光顯影積體電路布局的方法，其中該多重曝光設計層包括一三重曝光設計層，該三重曝光設計層具有設計形狀，在進行該分解演算法時，分配三不同顏色予該三重曝光設計層的設計形狀。
  4. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查具有至少一設計限制， 該設計限制應用在單獨未整合的積體電路單元。
  5. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中根據該設計限制，該結構確認檢查具有至少一規則。
  6. 如申請專利範圍第5項所述之產生一多重曝光顯影積體電路布局的方法，其中根據該設計限制，該至少一規則係為一設計規則檢查的一部分。
  7. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查包括一設計限制，該設計限制禁止一未整合的積體電路單元裡的設計形狀之間的距離小於或等於一G0空隙，以及禁止設計形狀接觸一單元邊界。
  8. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查包括一設計限制，用以禁止一未整合的積體電路單元裡的設計形狀之間具有一G0空隙，該等設計形狀係延一單元高度方向延伸。
  9. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查包括一設計限制，用以禁止一未整合的積體電路單元裡的設計形狀與一單元邊界之間的空隙大於零，並且設計形狀與該單元邊界之間的空隙小於或等於一G0空隙的一半。
  10. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查包括一設計限制，用以禁止一未整合的積體電路單元裡的設計形狀之間具有一 G0空隙，設計形狀延一單元高度方向延伸，並交錯該未整合的積體電路單元一中心線。
  11. 如申請專利範圍第1項所述之產生一多重曝光顯影積體電路布局的方法，其中該結構確認檢查包括一設計限制，用以禁止一未整合的積體電路單元裡的設計形狀接觸一單元邊界，該未整合的積體電路單元裡的設計形狀交錯該未整合的積體電路單元的一中心線，並延一單元高度方向延伸。
  12. 一種產生一三重曝光顯影(TPL)積體電路布局的方法，包括：產生複數未整合的積體電路單元，每一未整合的積體電路單元具有一三重曝光設計層；根據設計限制，利用至少一規則各別地對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地三重曝光衝突；調整違規積體電路單元的設計形狀，用以消除潛在地三重曝光衝突，並形成複數未違規積體電路單元；以及整合該等未違規積體電路單元，用以產生該三重曝光顯影積體電路布局，該三重曝光顯影積體電路布局具有至少兩未違規積體電路單元，該兩未違規積體電路單元緊鄰至少一單元邊界。
  13. 如申請專利範圍第12項所述之產生一三重曝光顯影積體電路布局的方法，其中該結構確認檢查根據設計限制具有一 規則，該設計限制禁止一未整合的積體電路單元裡的設計形狀之間的距離小於或等於一G0空隙以及禁止設計形狀接觸一單元邊界。
  14. 如申請專利範圍第12項所述之產生一三重曝光顯影積體電路布局的方法，其中該結構確認檢查根據設計限制具有一規則，該設計限制禁止一未整合的積體電路單元裡的設計形狀之間具有一G0空隙，該等設計形狀係延一單元高度方向延伸。
  15. 如申請專利範圍第12項所述之產生一三重曝光顯影積體電路布局的方法，其中該結構確認檢查根據設計限制具有一規則，該設計限制禁止一未整合的積體電路單元裡的設計形狀與一單元邊界之間的空隙大於零並且設計形狀與該單元邊界之間的空隙小於或等於一G0空隙的一半。
  16. 如申請專利範圍第12項所述之產生一三重曝光顯影積體電路布局的方法，其中該結構確認檢查根據設計限制具有一規則，該設計限制禁止一未整合的積體電路單元裡的設計形狀之間具有一G0空隙，設計形狀延一單元高度方向延伸，並交錯該未整合的積體電路單元一中心線。
  17. 如申請專利範圍第12項所述之產生一三重曝光顯影積體電路布局的方法，其中該結構確認檢查根據設計限制具有一規則，該設計限制禁止一未整合的積體電路單元裡的設計形狀接觸一單元邊界，該未整合的積體電路單元裡的設計形狀交錯該未整合的積體電路單元的一中心線，並延一單元高度方向延伸。
  18. 一種電腦系統，用以產生一多重曝光顯影積體電路布局，並包括：一記憶元件，用以儲存複數未整合的積體電路單元，每一未整合的積體電路單元有一多重曝光設計層；一處理單元，用以對該等未整合的積體電路單元進行一結構確認檢查，用以找出違規積體電路單元，違規積體電路單元的設計形狀具有潛在地多重曝光衝突；一設計應用，用以調整違規積體電路單元裡的設計形狀，用以消除潛在地多重曝光衝突，並形成複數未違規積體電路單元；以及一整合元件，用以整合該等未違規積體電路單元，用以形成該多重曝光顯影積體電路布局，該多重曝光顯影積體電路布局不具有多重曝光衝突。
  19. 如申請專利範圍第18項所述之電腦系統，更包括：一著色元件，用以對該多重曝光顯影積體電路布局進行一分解演算法，用以分配三或多種顏色予該多重曝光顯影積體電路布局裡的設計形狀。
  20. 如申請專利範圍第18項所述之電腦系統，其中該多重曝光顯影積體電路布局包括一三重曝光設計層，該三重曝光設計層具有設計形狀，在進行該分解演算法時，該三重曝光設計層的設計形狀分配到三種不同顏色。
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