CN105893644A - 一种电子束和双重图案混合光刻工艺版图图案分解方法 - Google Patents

Abstract

本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal-dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。

Description

一种电子束和双重图案混合光刻工艺版图图案分解方法

技术领域

本发明属集成电路半导体制造技术领域，涉及一种以最少化电子束使用和缝合点数目作为优化目标的电子束和双重图案混合刻蚀工艺版图图案分解方法。

背景技术

随着集成电路特征尺寸的进一步缩小，传统光刻工艺曝光解析度已接近物理极限，难以生产亚22纳米特征尺寸的芯片，因此需采用超紫外线刻蚀(EUV)，电子束刻蚀(EBL)以及双重图案光刻(DPL)等下一代光刻技术。在这些技术中，超紫外线刻蚀技术和电子束刻蚀技术由于种种原因尚无法量产。双重图案光刻技术能够显著增强传统193nm光刻工艺，但即使通过将版图上的图案切割成更小的块来插入缝合点(stitch)，仍然有许多无解冲突难以被消除。对于复杂的版图这一问题尤为严重。

为了进一步消除双重图案光刻工艺技术中的无解冲突，版图压缩技术和布线后双重图案光刻层分配等版图修改技术被有关研究提出来，然而，这些技术不可避免地改变版图的原始布局，可能会破坏版图的电学特性，甚至改变电路的功能。

研究显示，单一刻蚀技术不能满足特征尺寸日益缩小和结构日益复杂的芯片。在过去的数十年中，工业界和学术界已经开始探索将不同的刻蚀工艺技术结合起来，尤其是光刻工艺和电子束刻蚀工艺的结合。光刻和电子束混合刻蚀工艺流程主要包括两个过程：(1)高吞吐量但是低解析度的光照刻蚀，用来生产芯片版图上绝大部分的图形；(2)低吞吐量但是高解析度的电子束刻蚀，用来生产芯片版图上间隙极端紧凑的图形。如果将双重图案光刻工艺应用到第一阶段的过程，那么第一阶段的光刻能力会被进一步增强，从而减少第二阶段电子束刻蚀的使用。

近几年来的研究显示，混合刻蚀技术具有十分广阔的前景。有文献介绍了将 自校准双重图案(Self-aligned Double Patterning，SADP)和电子束结合产生一维版图的方法。另有文献介绍了自校准双重图案和互补电子束混合工艺版图图案分解方法。由于在自校准双重图案工艺中，无法通过插入缝合点将版图上的图案切割成更小的块，为了解决无解冲突，更多的电子束使用在所难免。相比之下，由于可以插入缝合点，LELE(Litho-Etch-Litho-Etch)类型的多重图案和电子束混合光刻工艺具有更强的解决冲突的能力，尤其是对于随机逻辑的电路版图。

传统求解双重图案和电子束混合刻蚀工艺版图图案分解问题，采用的是直接两阶段方法，又称为双重图案分解后处理方法，该方法包含两步：(1)首先对版图的冲突图进行双着色；(2)然后在双着色后的冲突图上删除最少的点集来解决无解冲突，该点集所对应的图案将会采用电子束刻蚀来生产。该方法的优势在于可以重用已有的许多经典的双重图案版图分解方法。但是，由于双重图案缝合点数目和电子束使用的优化分别是在两个阶段内独立地进行，因而以缝合点数目和电子束使用面积加权值来衡量的求解质量较差。

针对上述不足，本发明拟提出一种将双重图案缝合点数目和电子束使用面积同时优化的电子束和双重图案混合刻蚀工艺版图图案分解方法。该方法首次应用primal-dual方法来解决电子束和双重图案混合工艺版图图案分解问题，能够在合理时间内，获得高质量的求解结果，以满足实际应用的需求。

与本发明相关的参考文献有：

[1]S.-Y.Fang，S.-Y.Chen，and Y.-W.Chang，“Native-conflict and stitch-aware wire perturbation for double patterning technology，”Computer-Aided Design of Integrated Circuits and Systems，IEEE Transactions on，vol.31，no.5，pp.703-716，2012.

[2]J.Sun，Y.Lu，H.Zhou，and X.Zeng，“Post-routing layer assignment for double patterning，”in ASP-DAC，2011，pp.793-798.

[3]S.Steen，S.McNab，L.Sekaric，I.Babich，J.Patel，J.Bucchignano，M.Rooks，D.Fried，A.Topol，J.Brancaccio et al.，“Looking into the crystal ball：future device learning using hybrid e-beam and optical lithography(keynote paper)，”in Microlithography 2005.International Society for Optics and Photonics，2005，pp.26-34.

[4]Y.Du，H.Zhang，M.D.Wong，and K.-Y.Chao，“Hybrid lithography optimization with e-beam and immersion processes for 16nm 1D gridded design，”in ASP-DAC，2012，pp.707-712.

[5]Y.Ding，C.Chu，and W.-K.Mak，“Throughput optimization for SADP and e-beam based manufacturing of 1D layout，”in DAC，2014，pp.1-6.

[6]J.-R.Gao，B.Yu，and D.Z.Pan，“Self-aligned double patteming layout decomposition with complementary e-beam lithography，”in ASP-DAC，2014，pp.143-148.

[7]H.Tian，H.Zhang，Z.Xiao，and M.D.Wong，“Hybrid lithography for triple patterning decomposition and e-beam lithography，”in SPIE Advanced Lithography.International Society for Optics and Photonics，2014，pp.90520P-90520P.

[8]M.X.Goemans and D.P.Williamson，“Primal-dual approximation algorithms for feedback problems in planar graphs，”Combinatorica，vol.18，no.1，pp.37-59，1998.

[9]J.M.Schmidt，“A simple test on 2-vertex-and 2-edge-connectivity，”Information Processing Letters，vol.113，no.7，pp.241-244，2013.

[10]N.W.Parker，A.D.Brodie，and J.H.McCoy，“High-throughput NGL electron-beam direct-write lithography system，”in Microlithography 2000.International Society for Optics and Photonics，2000，pp.713-720.

[11]A.B.Kahng，C.-H.Park，X.Xu，and H.Yao，“Layout decomposition for double patterning lithography，”in IEEE/ACM International Conference on Computer-Aided Design(ICCAD).IEEE，2008，pp.465-472.

[12]W.-S.Luk and H.Huang，“Fast and lossless graph division method for layout decomposition using SPQR-tree，”in ICCAD，2010，pp.112-115.

[13]G.Ausiello and et al，Complexity and Approximability Properties：Combinatorial Optimization Problems and Their Approximability Properties.Springer，1999.

[14]F.Hadlock，“Finding a maximum cut of a planar graph in polynomial time，”SIAM Journal on Computing，vol.4，no.3，pp.221-225，1975.

[15]H.-A.Choi，K.Nakajima，and C.S.Rim，“Graph bipartization and via minimization，”SIAM Journal on Discrete Mathematics，vol.2，no.1，pp.38-47，1989.

[16]J.Hopcroft and R.Tarjan，“Efficient planarity testing，”Journal of the ACM (JACM)，vol.21，no.4，pp.549-568，1974.

[17]Y.F.Yang，W.S.Luk，H.Zhou，C.H.Yan，and X.Zeng，“Layout decomposition co-optimization for hybrid e-beam and multiple patterning lithography，”in ASP-DAC，2015.

发明内容

本发明的目的是针对传统的两阶段方法存在的不足，提出一种将双重图案缝合点数目和电子束使用面积同时进行优化的电子束和双重图案混合刻蚀工艺版图分解方法。该方法根据给定的冲突距离对输入版图建立冲突图，将版图分解问题建模成冲突图上删点两划分(Vertex Deletion Bipartition，VDB)问题。由于这一问题是NP难问题，求解最优解的时间复杂度极高，无法满足实际应用的需要。本发明方法首次应用primal-dual方法来解决电子束和双重图案混合光刻版图分解问题，能够在合理时间内，获得高质量的求解结果。本发明方法充分利用同一问题两种形式的对偶性，通过求解对偶(dual)问题来改进原始(primal)问题，从而有效控制算法复杂度，同时显著改进求解质量，能够更好地满足实际应用的需要。

由于同一个多边形若用两种不同的工艺技术来生产会导致较高的生产代价，引起良率降低，本发明中，假定同一个多边形只能用一种工艺技术(即电子束刻 蚀或双重图案刻蚀)来生产；本发明采用传统的可变形状矩形电子束(VSB)，且不同于现有技术中以VSB数目作为优化目标，本发明中以VSB的总面积作为优化目标，这是由于在给定电子束电流和剂量情况下，电子束的刻写时间是由VSB的总面积决定，而电子束刻蚀的主要困难在于吞吐量不足。

本发明中，对于给定的冲突图G＝(V，E_c∪E_s)，其中顶点集合V中的一个点v代表版图上的一个矩形，E_c代表候选冲突边集合，E_s代表候选缝合点边集合；权重函数A：V→R，A_v通常表示顶点v所代表的矩形面积；求解V的一个子集使得由V′中的顶点构成的子图G′＝(V′，E′)是一个二分图(即不含有奇数环的图)，其中G′为仅含有顶点集合V′及相应的边(去掉悬边)的子图，以及相应的两着色颜色分配结果c：V′→[1，2]；另外，对于v∈V\V′，则对于所有(u，v)∈E_s，u也必须在点集V\V′中，这是由于u，v属于同一个多边形；使得电子束吞吐量和双重图案缝合点数目加权成本最小化，也即：

min∑_{v ∈ V\V ′}αA_v+∑_{(u ， v) ∈ E ′ s}β， (1)

其中，α和β是给定的权重常数，E′_s＝{(u，v)|(u，v)∈E_s，u∈V′，v∈V′，c_u≠c_v}，代表有效的候选缝合点边集合；通常情况下α＞＞β，这是由于电子束工艺的成本远大于双重图案光刻中引入的缝合边。

如上述，已经将电子束和双重图案混合光刻工艺版图分解问题形式化为一种删点两划分问题；一般情况下，该问题是一个NP问题，需要注意的是，单纯的双重图案光刻工艺版图分解问题是一个删边两划分(Edge Deletion Bipartition)问题；求解删点两划分问题比求解删边两划分问题更为困难，这是因为在平面图上删边两划分问题存在多项式复杂度的最优算法，但是对于删点两划分问题来说，在最大顶点度不小于4的平面图上，获得删点两划分问题最优解仍然是NP难问题。

具体的，本发明的一种电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，其包括步骤：

输入参数：版图文件、冲突距离B、电子束面积权重α和缝合边权重β；

输出结果：版图图案的电子束和双重图案层分配方案；

步骤1：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；

步骤2：将电子束和双重图案混合光刻工艺版图图案分解问题转化为奇数环覆盖问题；

步骤3：用primal-dual方法求解奇数环覆盖问题；

步骤4：将删除的非平面边加回冲突图G，然后删除最小的点集来解决剩余冲突边，算法结束。

更具体的，本发明方法步骤1中，通过下述子步骤构建含虚拟点的冲突图：

步骤1.1：根据文献[11][12]中的方法，将版图上的多边形切割成矩形；所述矩形可被进一步切割成更小的块以解决冲突，每个矩形构成冲突图G中一个顶点(如图2.b所示，其中显示了一个版图上的多边形被切割成矩形的具体例)；

步骤1.2：构建冲突图中的冲突边和候选缝合点边；即如果两个矩形来自于不同的多边形并且它们的最小间距小于冲突距离B，则它们在冲突图中对应的顶点之间存在一条冲突边；如果两个矩形来自于相同的多边形并且它们相互靠近，则它们在冲突图中对应的顶点之间存在一条候选缝合点边；

例如，图2.c中给出了一个在切割后的矩形上构建冲突图的具体例，其中：实线为冲突边，虚线为候选缝合点边；在图2.c中，矩形21、22、23来自相同的多边形，21与22相靠近，22与23相靠近，则在21与22之间，在22与23之间各存在一条候选缝合点边；矩形1和矩形21来自不同的多边形，并且它们之间的最小间距小于冲突距离，因而它们之间存在一条冲突边；

步骤1.3：用一个虚拟点和相对应的两条虚拟边来替换一条候选缝合边；重复步骤1.3直至所有候选缝合边被替换。

为了用删点的方式来统一考虑电子束使用面积和缝合点数目的最小化，本发明用一个虚拟点和相对应的两条虚拟边来替换一条候选缝合边，这种替换不会改变原冲突图二分特性；例如，图3.a显示了一个偶数环(不计缝合边)，在图3.b中替换缝合边后仍然是偶数环；图3.c显示了一个奇数环(不计缝合边)，在图3.d中替换缝合边后仍然是奇数环；每个虚拟点的权重通常设置为对应的缝合边的权重，虚拟点的度数总是为2；虚拟点和候选缝合边之间存在一一对应的关系， 即在删点两划分问题中，如果一个虚拟点仅当其存在会导致奇数环情况下被删除，则保留一个虚拟点等价于使得相应候选缝合边无效，删除一个虚拟点等价于使得相应候选缝合边有效；

本发明方法的步骤2中，通过下述子步骤将版图图案分解问题转化为奇数环覆盖问题：

步骤2.1：将原始冲突图平面化，具体步骤如下：

步骤2.1.1：将冲突图中的所有边按其权重排序；

步骤2.1.2：找到一个最大平面子图，即先将冲突图中边集删除，将已经排好序的边再逐个加回冲突图中，并进行平面性检测，如果加回该条冲突边不会导致非平面图出现，则保留该边；否则，删除该边；

步骤2.2：使用链式分解的方法[9]，找到并删除冲突图中非环边；

步骤2.3：将冲突图上删点两划分问题转化为奇数环覆盖问题，具体步骤如下：

步骤2.3.1：奇数环覆盖问题的原始(primal)形式描述如下：

min∑_{v ∈ V}w_v·x_v， (2.1)

$s.t.{\mathrm{\Σ}}_{v\∈C}{x}_v\≥1,\∀C\∈O,---\left(2.2\right)$

$x_v\∈\left\{\mathrm{0,1}\right\},\∀v\∈V,---\left(2.3\right)$

其中，C是一个奇数环，v是奇数环上的一个顶点，O是所有奇数环集合，w_v是顶点v的权重，x是一个m维的向量，它的每个元素x_v为1时表示v是一个覆盖，即v被删除，x_v为0时表示v被保留，式(2.2)表示每个奇数环被至少一个顶点覆盖；

通过松弛整数约束x_v∈{0，1}为x_v≥0，可将奇数环覆盖问题的原始形式转化为如下线性规划的形式：

min w^Tx， (3)

s.t.A·x≥p，

$x_v\≥0,\∀v\∈V,$

其中，奇数环数目n＝|O|，冲突图顶点数目m＝|V|，n×1维的单位向量p^T＝(1，...，1)，w是顶点权重向量，奇数环矩阵A的元素a_ij定义如下：

步骤2.3.2：获得问题的对偶(dual)形式，可以证明文献[17]，问题(3)的对偶问题可以表示成如下的形式，

min p^Ty， (4)

s.t.A^T·y≤w，

y≥0，

其中，y为对偶变量；

问题(3)是原始形式，问题(4)是其对偶形式，在原始式和对偶式之间存在互补松弛关系，即如果一组可行的原始-对偶对x，y是最优解，则可以得到如下的结论：

·原始松弛： $x_j>0\⇒y^T{a}^j=w_j,$

·对偶松弛： $y_i>0\⇒a_{i}x=p_i,$

其中，a^j是矩阵A中第j列的向量，a_i是矩阵A中第i行的向量；

通过上述步骤2.3.1和步骤2.3.2，可以将冲突图上删点两划分问题转化为奇数环覆盖问题；

本发明方法步骤3中，通过下述步骤利用primal-dual方法求解奇数环覆盖问题：

在本发明中，通过计算冲突图中的面环(Face Cycle)来寻找所有奇数环集合的一个子集，对于这些奇数度的面环寻找一个最小权重的顶点覆盖，在删除这个部分奇数环覆盖后，本发明迭代地再计算一次面环并且寻找另一个部分奇数环覆盖直到不存在奇数环为止；本发明中，应用primal-dual方法求解奇数环覆盖 问题包含两层迭代，即外层迭代和内层迭代，包括如下子步骤，其流程图如图1.b所示：

步骤3.1：初始化冲突图中需要删除的顶点集合

步骤3.2：外层迭代开始，如果去除点集S后冲突图中没有奇数环，则点集S已经覆盖所有奇数环，外层迭代结束，转入步骤3.8；如果去除点集S后冲突图中仍有奇数环，说明点集S还没有覆盖所有奇数环，算法进入步骤3.3；

步骤3.3：删除冲突图中的非环边，计算没有被覆盖的奇数环集合FS；

在平面图上，本发明方法通过追踪首尾相连的边集来计算图上的面环(由一组首尾依次连接的边集构成的封闭区域)，如果某一面环的边数为奇数，则其度为奇数度，并将其加入奇数环集合FS中，直到计算完所有不相交的奇数环(即部分奇数环集合)；

步骤3.4：初始化每个奇数环所对应的对偶变量：

对于FS中每一个奇数环，都有一个相应的对偶变量y_C，初始化所有对偶变量为0，即 $y_C=0,\∀C\∈\mathrm{FS};$

步骤3.5：内层迭代开始，如果冲突图中没有未被覆盖的奇数环，表明算法满足约束，内层迭代结束，转入步骤3.7；如果冲突图中还有未被覆盖的奇数环，算法进入步骤3.6；

步骤3.6：计算未被覆盖的奇数环对偶变量的间隙gap(C_i)，找到间隙最紧凑的奇数环C_tight和对应的顶点v_tight，并加入S，更新所有奇数环的对偶变量，然后转入步骤3.5；

令F表示所有未被覆盖的奇数环集合，为了追踪来自同一个多边形上的顶点，定义如下的映射，

令Cyc(VP(v))表示经过点集VP(v)中任意一点的奇数度面环集合，令Q(v)＝Cyc(VP(v))∩F，表示Cyc(VP(v))中还没有被覆盖的奇数度面环子集合；本 发明通过寻找间隙最紧凑的的奇数环来逐渐改变所有未被覆盖奇数环的对偶变量，即：

$C_{\mathrm{tight}}=\arg \min \left\{\mathrm{gap}\left(C_i\right)\right\},\∀C_i\∈F---\left(8\right)$

gap(C_i)＝min{w_v-∑_{C ∈ Q(v)}y_C}，v∈C_i， (9)

以及相应的顶点，

v_tight＝argmin{w_v-∑_{C ∈ Q(v)}y_C}，v∈C_tight， (10)

更新所有的对偶变量，即然后扩大集合S＝S∪VP(v_tight)；

步骤3.7：从冲突图G中删除点集S及其相关的边，并转入步骤3.2；

步骤3.8：对求解结果进行局部改进，即将点集S中的点根据权重按降序顺序排序，对于任意顶点v∈S，如果S\VP(v)是一个可行的奇数环覆盖，则S＝S\VP(v)；

本发明步骤4中将步骤2.1中删除的非平面边加回冲突图，然后删除最小的点集来解决剩余冲突边的具体过程如下：在最大平面子图上解决最小权重奇数环覆盖问题之后，本发明方法重新加回在步骤2中被删除的非平面边；如果加回一个非平面边不会导致冲突，则该边将被保留；对于所有的会导致冲突的非平面边，本方法中再建立一个剩余冲突图，然后再删除一个最小权重的顶点集合来解决该图中的冲突边；

本发明中，最后输出冲突图上删除的点集和剩余顶点集合二着色结果，根据这一结果可得到版图上对应图案的电子束和双重图案光刻层分配结果，即最终版图图案分解结果。

本发明版图图案分解方法具有以下优点：

1.本发明首次将电子束和双重图案混合刻蚀版图分解问题转化为一类特殊的覆盖线性规划问题，该问题是NP难问题；提出一种基于primal-dual方法的多项式时间复杂度的启发式算法；对于冲突图是平面图的特殊情况(仍然是NP难问题)，该类问题形式保证了该类问题存在多项式时间复杂度的近似算法；

2.本发明对电子束使用面积和双重图案缝合点数目同时进行优化，与传统两阶段方法相比，求解结果更接近全局最优解；

3.本发明先松弛变量，然后通过求解对偶问题来改进原始问题，能够有效控制算法复杂度，本发明算法复杂度为O(n²)，n为冲突图顶点数目。

附图说明

图1.a为本发明的混合工艺版图图案分解方法流程图。

图1.b为应用primal-dual求解奇数环覆盖问题流程图。

图2.a为一个未切割的原始版图。

图2.b为将多边形切割成矩形后的版图。

图2.c为在切割为矩形后的版图上构建的冲突图。

图3.a中a，b，c，d和g为一个偶数环(缝合边不计)示意图。

图3.b为用一个虚拟点h及两条虚拟边(h，g)、(h，d)来代替缝合边(d，g)不改变图的二分性质示意图。

图3.c中a，c，d和g为一个奇数环(缝合边不计)示意图。

图3.d为用一个虚拟点h及两条虚拟边(h，g)、(h，d)来代替缝合边(d，g)不改变图的二分性质示意图。

图4.a为本发明实施例一中双重图案光刻工艺版图图案分解结果示意图。

图4.b为本发明实施例一中电子束和双重图案混合刻蚀工艺版图图案分解结果示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面通过具体实施例和附图进一步说明本发明。

实施例1

本发明第一实施例用来说明混合刻蚀比双重图案光刻具有更强的刻蚀能力。 本实施例测试版图为一个45nm单元库单元，冲突距离设为200nm。双重图案光刻工艺版图分解结果和混合刻蚀工艺版图分解结果如图4所示；

图4.a显示了，在双重图案光刻工艺条件下，版图分解后仍然有许多无法消除的冲突，由于这些无解冲突的存在，该版图在双重图案光刻工艺条件下是无法生产的，需要重新修改版图直至能够消除所有无解冲突为止；图4.b所示为电子束和双重图案混合刻蚀示意图，在这种混合刻蚀工艺条件下，版图无需修改，版图上有冲突但可以被分解到两个不同掩膜版上的多边形图案可以用双重图案光刻来生产，版图上有冲突并且无法通过分解到两个不同掩膜版上来解决的多边形图案可以用电子束直接刻写；本实施例可以清楚地说明混合刻蚀具有比双重图案光刻更强的刻蚀能力。

实施例2

本发明第二实施例用来表明本方法能够在合理运行时间内获得较高的求解质量。

本实施例中测试版图的最小线宽和最小线间距分别为30nm和50nm。权重常数α，β分别设为100和1；其中将冲突距离设为120nm；本实施例中用两阶段方法作为比较基准，两阶段方法即先进行一次双重图案版图分解，接着删除一个最小权重的点集来解决无法消除的冲突边；本实施例中采用文献[12]中的方法作为第一阶段中双重图案版图分解求解器；

本实施例中用C++程序设计语言实现，并在一台64位3.00GHz中央处理器和4GB内存的linux机器上运行，试版图来自于ISCAS-85&89测试算例中的第一层金属层版图，测试用例的统计信息如表1所示，#Polygon表示多边形的数目，#Conf表示初始冲突数目，#Node和#Edge分别表示冲突图中顶点和边的数目，#NPE表示本发明方法求得的非平面边的数目，ratio表示非平面边百分比，即ratio＝#NPE/#Edge；

本实施例实验结果如表2所示，A代表可变矩形电子束(VSB)总面积，#VSB代表可变矩形电子束的总数目，#S代表双重图案缝合点总数目，time代表版图分解所消耗的时间，two-stage-num代表以VSB总数目为优化目标的两阶段方法， two-stage-area代表以VSB总面积为优化目标的两阶段方法；与two-stage-num方法相比，two-stage-area方法能够平均减少37.3％的电子束使用量，尽管VSB的总数目略有所增加；与two-stage-area方法相比，平均来看，本发明方法能够将电子束总面积降低64.4％；本发明运行时间比两阶段方法略有增加，但基本相当，本发明方法求得的双重图案缝合点总数目#S比两阶段方法的结果要大一些，这些增加的缝合点是为了解决双重图案冲突；由于电子束的使用成本远大于双重图案缝合点的生产成本，因此版图分解的首要目标是减少电子束的总面积A；实验结果验证了本发明方法的有效性。

表1 测试版图统计信息

版图	#Polygon	#Conf	#Node	#Edge	#NPE	ratio
							C432	1033	2937	2883	4787	273	5.70％
C499	2134	6494	5536	9896	681	6.88％
							C1355	2963	8390	8915	14342	610	4.25％
C3540	9910	25026	26274	41390	1899	4.59％
							C5315	14235	37184	38523	61472	3541	5.76％
C7552	20490	52846	55677	88034	4153	4.72％
							S38417	66182	142127	144501	220465	6942	3.15％
S35932	150137	354564	342529	546956	20957	3.83％
							S38584	162792	346718	355001	538932	17626	3.27％
S15850	155508	347250	349210	540952	19340	3.58％

[0120]

Claims (7)

1.一种电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，其包括步骤：

输入参数：版图文件、冲突距离B、电子束面积权重α和缝合边权重β；

输出结果：版图图案的电子束和双重图案层分配方案；

步骤1：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；

步骤2：将电子束和双重图案混合光刻工艺版图图案分解问题转化为奇数环覆盖问题；

步骤3：用primal-dual方法求解奇数环覆盖问题；

步骤4：将删除的非平面边加回冲突图G，然后删除最小的点集解决剩余冲突边，算法结束。

2.如权利要求1所述的电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，所述步骤1中通过下述子步骤构建含虚拟点的冲突图：

步骤1.1：将版图上的多边形切割成矩形；

步骤1.2：构建冲突图中的冲突边和候选缝合点边；

步骤1.3：用一个虚拟点和相对应的两条虚拟边替换一条候选缝合边；重复步骤1.3直至所有候选缝合边被替换。

3.如权利要求1所述的电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，所述步骤2中通过如下子步骤将版图图案分解问题转化为奇数环覆盖问题：

步骤2.1：将原始冲突图平面化；

步骤2.2：使用链式分解的方法，找到并删除冲突图中非环边；

步骤2.3：将冲突图上删点两划分问题转化为奇数环覆盖问题。

4.按权利要求3所述的方法，其特征是，所述的步骤2.1中将原始冲突图平面化包括如下步骤：

步骤2.1.1：将冲突图中的所有边按其权重排序；

步骤2.1.2：找到一个最大平面子图，即先将冲突图中边集删除，将已经排好序的边再逐个加回冲突图中，并进行平面性检测，如果加回该条冲突边不会导致非平面图出现，则保留该边；否则，删除该边。

5.按权利要求3所述的方法，其特征是，所述的步骤2.3中将冲突图上删点两划分问题转化为奇数环覆盖问题包括如下步骤：

步骤2.3.1：奇数环覆盖问题的原始(primal)形式描述如下：

min ∑_v∈V w_v·x_v， (2.1)

$\begin{array}{cc}s.t.& {\mathrm{\Σ}}_{v\∈C}\end{array},x_v>1,\∀C\∈O,---\left(2.2\right)$

$x_v\∈\left\{\mathrm{0,1}\right\},\∀v\∈V,---\left(2.3\right)$

其中，C是一个奇数环，v是奇数环上的一个顶点，O是所有奇数环集合，w_v是顶点v的权重；x是一个m维的向量，它的每个元素x_v为1时表示v是一个覆盖，即v被删除，x_v为0时表示v被保留；式(2.2)表示每个奇数环被至少一个顶点覆盖；

通过松弛整数约束x_v∈{0，1}为x_v≥0，可将奇数环覆盖问题的原始形式转化为如下线性规划的形式：

min w^Tx， (3)

s.t.A·x≥p，

$x_v\≥0,\∀v\∈V,$

其中，奇数环数目n＝|O|，冲突图顶点数目m＝|V|，n×1维的单位向量p^T＝(1，...，1)，w是顶点权重向量，奇数环矩阵A的元素a_ij定义如下：

步骤2.3.2：获得问题的对偶(dual)形式；证明文献[17]，问题(3)的对偶问题表示成如下的形式，

min p^Ty， (4)

s.t. A^T·y≤w，

y≥0，

其中，y为对偶变量。

6.如权利要求1所述的电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，所述步骤3中用primal-dual方法求解奇数环覆盖问题，包含两层迭代，即外层迭代和内层迭代，包括如下子步骤：

步骤3.1：初始化冲突图中需要删除的顶点集合

步骤3.2：外层迭代开始，如果去除点集S后冲突图中没有奇数环，则点集S已经覆盖所有奇数环，外层迭代结束，转入步骤3.8；如果去除点集S后冲突图中仍有奇数环，说明点集S还没有覆盖所有奇数环，算法进入步骤3.3；

步骤3.3：删除冲突图中的非环边，计算没有被覆盖的奇数环集合FS；

步骤3.4：初始化每个奇数环所对应的对偶变量；

步骤3.5：内层迭代开始，如果冲突图中没有未被覆盖的奇数环，表明算法满足约束，内层迭代结束，转入步骤3.7；如果冲突图中还有未被覆盖的奇数环，算法进入步骤3.6；

步骤3.6：计算未被覆盖的奇数环对偶变量的间隙gap(C_i)，找到间隙最紧凑的奇数环C_tight和对应的顶点v_tight，并加入S，更新所有奇数环的对偶变量，然后转入步骤3.5；

步骤3.7：更新所有奇数环的对偶变量，扩大集合S，从G中删除点集S，并转入步骤3.2；

步骤3.8：对求解结果进行局部改进，即将点集S中的点根据权重按降序顺序排序，对于任意顶点v∈S，如果S\VP(v)是一个可行的奇数环覆盖，则S＝S\VP(v)。

7.如权利要求1所述的电子束和双重图案混合光刻工艺版图图案分解方法，其特征在于，所述步骤4中对步骤2.1中删除的非平面边处理方式为：如果加回一个非平面边不会导致冲突，则该边将被保留；对于所有的会导致冲突的非平面边，则再建立一个剩余冲突图，然后再删除一个最小权重的顶点集合解决该图中的冲突边。