TWI748005B - 電路佈局著色方法及系統、製造半導體裝置的方法、微影方法以及微影製程系統 - Google Patents

電路佈局著色方法及系統、製造半導體裝置的方法、微影方法以及微影製程系統 Download PDF

Info

Publication number
TWI748005B
TWI748005B TW106140715A TW106140715A TWI748005B TW I748005 B TWI748005 B TW I748005B TW 106140715 A TW106140715 A TW 106140715A TW 106140715 A TW106140715 A TW 106140715A TW I748005 B TWI748005 B TW I748005B
Authority
TW
Taiwan
Prior art keywords
nodes
node
network
link
color
Prior art date
Application number
TW106140715A
Other languages
English (en)
Other versions
TW201915793A (zh
Inventor
江嘉評
池明輝
許志瑋
吳秉杰
張雅婷
王琮瑜
鄭文立
鄞暉恩
黃文俊
劉如淦
高蔡勝
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201915793A publication Critical patent/TW201915793A/zh
Application granted granted Critical
Publication of TWI748005B publication Critical patent/TWI748005B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本揭露之實施例提供了一種著色方法，藉由座標對多重圖案化技術(MPT)相容的佈局設計中，G0鏈接網路的節點進行排序及預著色，在一實施例中，一種方法識別一電路佈局中的目標網路，每一目標網路具有表示電路圖案的二或多個鏈接節點，並且每一目標網路係呈現在一虛擬X-Y座標平面中，將一第一特徵分配給每一目標網路中的一第一節點，使用一基於座標的方法確定該第一節點，以及以交替的方式將該第一特徵及一第二特徵分配給每一目標網路中的其餘節點，使每一目標網路中任意兩個緊鄰的鏈接節點具有不同特徵。

Description

電路佈局著色方法及系統、製造半導體裝置的方 法、微影方法以及微影製程系統
本揭露係有關於一種電路佈局著色方法，特別是有關於雙重或多重圖案化技術電路佈局的著色方法。
積體電路晶片係由包括設計階段及隨後的製造階段的流程所製造。在設計階段中，積體電路晶片(integrated chip，IC)的佈局(layout)係生成為一電子檔案。該佈局包括幾何形狀，其對應於將在晶片上所製造的結構。在製造階段中，該佈局係形成在一半導體工件上。
傳統的微影工具可以實現的解析度限於45奈米(nm)半間距(half pitch)。為了繼續使用現有的微影工具以解析更小的空間，已經開發了雙重圖案化方法。雙重圖案化方法涉及將目標電路圖案分割(例如，分割或分離)為兩個分開的圖案。接著使用兩個獨立的光罩，先後在一基板的單層上，分別地形成兩個分離的圖案。通過將一佈局拆分成多個不同的 光罩，合成圖案中的最小線間距係減小的，且同時保有良好的解析度。
為了使用雙重圖案化方法，目標電路圖案必須是相容雙重圖案化的，這表示目標電路圖案能夠被分解成兩個分離的圖案，而每一圖案可以使用傳統微影工具，在單層光阻中形成。為了便於可視化，分配給用於曝光相同層的相同或不同光罩之圖案，通常以不同的顏色繪製。然而，這種顏色分配過程已經被觀察到可能是有問題的。舉例而言，在電路圖案的分解處理期間，用於形成第一分解圖案的第一光罩在電子設計自動化(Electronic Design Automation，EDA)佈局工具中，隨機地以第一顏色表示(例如，黑色)，而用於形成第二分解圖案的第二光罩在電路設計工具中，可能以第二不同顏色表示(例如，灰色)。然而，在相同電路圖案的下一個分解處理期間，用於形成第一分解圖案的第一光罩在電路設計工具中，隨機地以第二顏色表示(例如，灰色)，而用於形成第二分解圖案的第二光罩在EDA佈局工具中，可能以第一顏色表示(例如黑色)。換句話說，即使分析相同的電路圖案，EDA佈局工具也可能不時地產生不同的著色結果(即，不同的光罩分配)。
由於設計改變或由不同客戶/晶片設計者適用不同的資料庫層級，著色結果可能因晶片而異。基於相同原因，著色結果也可能在同一晶片內因位置而異。著色結果的不一致，會導致半導體元件製造的不確定性。
本發明根據一些實施例提供一種電路佈局著色方 法，包括識別一電路佈局中的多個目標網路，每一目標網路具有代表電路圖案的至少二個鏈接節點，並且每一目標網路係呈現在一虛擬X-Y座標平面中；將一第一特徵分配給每一目標網路中的一第一節點；使用一基於座標的方法確定第一節點，以及以交替的方式將第一特徵及一第二特徵分配給每一目標網路中的其餘節點，使每一目標網路中任意兩個緊鄰的鏈接節點具有不同特徵。
100:佈局
102、104、106、108、110、112:電路圖案
114、116、118、120、122、124:節點
126、128、130、132:鏈接
200:DPT相容佈局設計
202、204、206:G0鏈接網路
202a、202b、202c、204a、204b、204c、206a、206b、206c、206d:節點
300:著色方法
302、304、306、308、310、312:操作
400:電路佈局
402、403、404、405、406、407、408、409、410、411、412、413:節點
414、416、418、420:G0鏈接網路
500:電路佈局
502、503、504、505、506、507:節點
514、516:G0鏈接網路
600:電路佈局
600A:區域
602:第一組線
604:第二組線
606、608、610、612、614、616、618:方塊
700:電路佈局
700A、700B:區域
800:系統
802:設計規則檢查器
804:設計資料庫
806:電子設計自動化工具
808:儲存媒體
810:著色指紋資料庫
812:程式指令
814:光罩分配工具
816:光罩分配資料
818:非暫態機器可讀取儲存媒體
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。
第1A~1D圖描繪在顏色分配之後，具有六個電路圖案佈局其中一部分的四種不同著色結果。
第2A及2B圖描繪根據本揭露之一個實施例的著色方法，應用該方法之前及之後的DPT相容佈局設計的一部分。
第3圖描繪根據本揭露之實施例的示例性著色方法流程圖。
第4A~4D圖係根據第3圖的流程圖，描繪處於不同階段的積體電路晶片1的DPT相容電路佈局之一部分。
第5A~5D圖係根據第3圖的流程圖，描繪在不同階段的積體電路晶片2的DPT相容電路佈局之一部分。
第6圖係根據本揭露的著色方法，描繪已被著色的複數G0鏈接網路的示例性電路佈局的區域。
第7A圖描繪具有與第6圖的區域匹配的G0鏈接網路的電路 佈局的區域。
第7B圖描繪該G0鏈接網路在光罩分配後，已被著色。
第8圖描繪可用來實施本揭露的各種實施例之系統。
以下公開許多不同的實施方法或是實施例來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本揭露提供了一種新穎著色方法，用於電子設計自動化(EDA)佈局工具中，用以調節雙重圖案化技術DPT (Double-Patterning Technology，DPT)相容佈局，使得在分解過程後，所有或目標G0鏈接網路(G0-linked network)係被排序，並遵循預定的著色方法被指定顏色。G0鏈接網路的著色結果從晶片到晶片係一致的或在同一晶片內位置到位置係一致的。與G0鏈接網路相關的獨特著色結果，可以被儲存在系統中，並用作識別和分配相同或重複的G0鏈接網路的光罩的指紋。應該理解的是，在本揭露中討論與DPT相關的各種實施例，係為了便於解釋這些概念。本揭露的方法和概念可應用於具有更多光罩的三重圖案化技術(Triple-Patterning Technology，TPT)或多重圖案化技術(Multiple-Patterning Technology，MPT)。
一種DPT光罩分配方法通常包括：(1)識別佈局是否具有一原生的DPT衝突(native DPT conflict)，其會妨礙佈局分解成要使用的預定數量的光罩；(2)必要時修改佈局，以消除該DPT衝突；以及(3)將佈局中的電路圖案，分配給預定數量的光罩。如下所述，對於使用二或更多個光罩來圖案化單層的DPT，可以系統地實現步驟(1)。
第1A圖顯示具有六個電路圖案102、104、106、108、110及112的佈局100之一部分。初始佈局可以由放置和路線工具(place and route tool)所生成。該佈局可以是計算機輔助設計格式(例如，GDSII)、晶片設計或從一設計資料庫中取得。在一些實施例中，該佈局包括一積體電路之一個層上的所有電路圖案。在其他實施例中，該佈局包括在該積體電路之該層的一區域內之電路圖案的子集。電路圖案可以是線路後端(back end of line，BEOL)的互連層的互連(線路層)圖案或主動元件(線路前端)層圖案。舉例而言，電路圖案可以是任何特徵(部件)，例如“線”、“塊”、“通孔”、“開口”、“孔”、“通道”、“凹陷”、“插頭”等等，適合用以提供可以在一結構內水平及/或垂直延伸的接觸路徑(contact path)。
第1圖所示者為代表多個電路圖案的圖形，其係重疊在該佈局上。該圖形包括分別代表電路圖案102、104、106、108、110及112的四個節點114、116、118、120、122及124。儘管參考了下面的節點，但可以理解的是，該些節點係為電路圖案的集總表示(lumped representations)。該些節點便於繪圖，並且用於使用EDA佈局工具分析和分配電路圖案到各種光罩的目的。因此，該些節點可以是任何形式的多邊形。
對於一既定的IC技術(例如，65nm、45nm、28nm等)，定義相應的最小間隔距離(縮寫為G0)，使得彼此距離比G0距離更近的兩個圖案，不能使用單一光罩以良好的解析度進行圖案化及曝光。任意兩個以小於該最小間隔距離的距離分開的節點，係以鏈接(link)(在此稱為“G0間隔(G0-space)”)表示，這意味著，與這些節點相關聯的圖案太過於接近以至於無法在相同的光罩中。在第1A圖中，節點114及116、節點116及118、節點118及120，以及節點122及124之間的距離小於該最小間隔距離，因此分別以鏈接126、128、130、130及132表示。第1A圖顯示節點114、116、118及120係鏈接在一起，以形成一網路，其在本文中被稱為“G0鏈接網路1”。同樣地，節點122及124被鏈接在一起以形成另一個網路，這裡被稱為“G0 鏈接網路2”。
諸如設計規則檢查器(design rule checker，DRC)軟體等適當的軟體，可用於系統化地檢查佈局設計，並顯示佈局設計中之所有G0鏈接網路或G0間隔。EDA佈局工具或任何合適的自動化工具，接著使用該資訊來對該佈局設計中的一或多個節點預先著色，使得與預著色節點相關聯的圖案由相同的光罩形成。例如，在第1A圖的佈局100中，節點114及124可以被預著色成對應於第一光罩的第一顏色(例如，黑色)。在預著色後，分解演算法將以交替的方式將顏色分配給節點116、118、120及122，使得任意兩個緊鄰的鏈接節點被分配不同的顏色。也就是說，節點118將被分配為第一顏色(黑色)，而節點116、120及122被分配為第二顏色(例如，灰色)，其對應於第二光罩。利用這組分配，在每一曝光步驟中所形成的圖案，可以清晰地圖案化。若可以將一佈局中的電路圖案分解，並分配給兩個不同的光罩，則可使得在每一光罩內，沒有一對相鄰圖案彼此比最小間隔距離更接近，故該佈局係相容於雙重圖案化技術(DPT)。相似地，若可將一佈局中的一電路圖案分解，並分配給N個不同的光罩(N>2)，則可使得對於每一光罩沒有一對相鄰圖案彼此比最小間隔距離更接近，那麼該佈局係相容於多重圖案化技術(MPT)。
已經觀察到，儘管在DPT相容佈局中的大多數電路圖案可被分成兩個光罩，但EDA佈局工具可能在預著色階段，有時向相同的節點分配不同的顏色，導致在分解電路圖案之後有著各種著色組合。舉例而言，對於第1A圖的佈局100而言， EDA佈局工具可能分配具有第一顏色(例如，黑色)的節點114及124、具有第二顏色(例如，灰色)的節點114及124、具有第一顏色節點114及122(例如，黑色)或者具有第二顏色(例如，灰色)的節點114及122。分解演算法接著以一交替方式，將顏色分配給預著色節點之間的節點，導致總共四種不同的著色結果(或所謂的解決方案)，如第1A至1D圖所示。如前所討論的，由於設計改變或由不同的客戶端/晶片設計者調整的不同資料庫層次結構，著色結果可能因晶片而異。出於同樣的原因，同一晶片內的著色結果也可能因位置而異。換句話說，即使分析出非常相同的G0鏈接網路，EDA佈局工具也可能產生四種不同的著色結果(即，解決方案)。
不同的著色結果可能導致在各種環境中，對特定的節點(圖案)進行不同的處理。舉例而言，對於第1B圖所示的解決方案而言，節點116、120及124被分配為第二顏色(例如，灰色)，這意味著電路圖案104、108及112係由第二光罩所形成。當電路圖案104、108及112首先形成在一IC的一個層或該層的一區域時，因為電路圖案102、106及110尚未由第一光罩所形成，因此在該IC的該層或該層的區域上不存在其它電路圖案。該G0鏈接網路2的節點124，可以“看到”該IC的該層或該層的區域中的節點116及120。仔細而言，節點124看到鄰近節點124的節點120。在這種情況下，第1B圖中G0鏈接網路2的節點124被稱為“光罩B密集(mask B dense)”環境。
相似地，對於第1C圖中所示的解決方案而言，節點116、120及124被分配為第一顏色(例如，黑色)，這意味著 電路圖案104、108及112係由第一光罩所形成。當電路圖案104、108及112首先形成在一IC的一個層或該層的一區域時，因為電路圖案102、106及110尚未由第二光罩所形成，因此在該IC之該層或該層的區域上不存在其它電路圖案。該G0鏈接網路2的節點124可以“看到”該IC的該層或該層的區域中的節點116及120。仔細而言，節點124看到接近節點124的節點120。在這種情況下，第1C圖中G0鏈接網路2的節點124被稱為“光罩A密集”環境。
另一方面，對於第1A圖所示的解決方案而言，節點114、118及124被分配為第一顏色(例如，黑色)，這意味著電路圖案102、106及112係由第一光罩所形成。當電路圖案102、106及112首先形成在一IC的一個層或該層的一區域時，因為電路圖案104、108及110尚未由第二光罩所形成，因此在該IC的該層或該層的區域上不存在其它電路圖案。對於G0鏈接網路2的節點124，它“看不到”該IC的該層或該層的區域中的其他節點，而是看到也在該第一光罩所形成的節點114及118。仔細而言，節點124看不到節點120，否則若節點120處於“光罩A密集”的環境下，其將看到節點120。在這種情況下，第1A圖中的G0鏈接網路2的節點124被稱為“光罩A隔離(mask A isolated)”環境。
相似地，對於第1D圖所示的解決方案而言，節點114、118及124被分配為第二顏色(例如，灰色)，這意味著電路圖案102、106及112係由第二光罩所形成。當電路圖案102、106及112首先形成在一IC的一個層或該層的一區域時，因為電 路圖案104、108及110尚未由第一光罩所形成，因此在該IC的該層或該層的區域上不存在其它電路圖案。對於G0鏈接網路2的節點124，它“看不到”該IC的該層或該層的區域中的其他節點，而是看到也在該第二光罩所形成的節點114及118。仔細而言，節點124看不到節點120，否則若節點120處於“光罩B密集”的環境下，其將看到節點120。在這種情況下，第1D圖中的G0鏈接網路2的節點124被稱為“光罩B隔離”環境。
從第1A~1D圖中可以看出，由於在分解過程中產生不同的著色結果，G0鏈接網路2的節點124可以處於四種不同的環境(即，“光罩A隔離”、“光罩B隔離”、“光罩A密集”及“光罩B密集”)。基於相同的原因，G0鏈接網路2的節點122以及G0鏈接網路1的其他節點，也可以處於隔離及/或密集的環境中。用於形成電路圖案的製程條件，可以在不同的環境中變化。舉例而言，當G0鏈接網路2的節點124處於如第1C圖所示的“光罩A密集”環境中，用於形成圖案112(例如，通孔)的蝕刻劑量，可以不同於若G0鏈接網路2的節點124處於如第1A圖所示的“光罩A隔離”環境中，因為節點120係由與節點124相同的光罩所形成，並且非常接近節點124(即節點124看的到節點120)。在這種情況下，考慮到圖案112及圖案108兩者係同時形成在附近，與在“光罩A隔離”環境中形成的圖案112所使用的量相比，用於形成圖案108及112的蝕刻劑量可以相對較少(即，節點124看不到節點120)。不僅是蝕刻劑量可能在不同的環境中，針對每一節點而變化，所用於形成特定節點的蝕刻劑接收量(etchant receipt)也可能不時地改變，因為設計改變或 不同客戶/晶片設計者調整不同的資料庫，該特定節點可能被分配到不同的顏色(不同的光罩)。
不同的著色組合可導致在微影製程中，製程接收量(process receipts)的各種變化，以及半導體元件製造中的不確定性，因為在分解過程期間，著色結果的不一致性，造成每一G0鏈接網路的每一節點可能處於各種環境中。然而，先進節點的製程限制(例如，微影、蝕刻或CMP等)，不能容忍在臨界點或熱區意外的著色組合，這可能包括由臨界尺寸的橋接或收縮所形成的製程弱點區域，可能有很大的機率導致缺陷。這些問題尤在目標區域的G0鏈接網路的數量增加時變得更糟。
本揭露的示例性著色方法可應用於DPT相容佈局(即，佈局中的電路圖案可以被分成兩個光罩，並因此是可著二色的(2-colorable))，用以避免因著色結果的不一致而導致製程問題。第2A及2B圖描繪根據本揭露之一個實施例的著色方法，其應用前及應用後的DPT相容佈局設計200的一部分。在第2A圖中，藉由諸如設計規則檢查器(DRC)軟體等軟體來識別DPT相容佈局設計200中的三個G0鏈接網路202、204及206(“目標網路”)。可以理解的是，為了說明目的，這裡示出三個G0鏈接網路。該DPT相容佈局設計200可具有其他的G0鏈接網路。此外，本揭露的實施例適用於多重圖案化技術(MPT)相容的佈局設計。
第2A圖中所示的每一G0鏈接網路202、204、206包括三個或更多節點。例如，G0鏈接網路202具有節點202a、202b、202c，而G0鏈接網路204具有節點204a、204b、204c， 以及G0鏈接網路206具有節點206a、206b、206c、206d。如前所述，節點用以表示電路圖案，其可以是線路後端(back end of line，BEOL)的互連層的互連(線路層)圖案或主動元件(線路前端)層圖案。每一G0鏈接網路202、204、206中的節點係鏈接在一起的，因為對於一既定的IC技術(例如，45nm、20nm、16nm等)，它們以小於最小間隔距離(即，G0間隔)的距離分隔。對於193nm的微影製程而言，最小間隔距離可以是約70nm至120nm，例如大約100nm。
在G0鏈接網路202、204及206已被識別後，執行該著色方法以預著色每一G0鏈接網路中的節點。該著色方法可由EDA佈局工具或任何適合的自動化工具來執行。在一個實施例中，該著色方法是一基於座標的著色方法，其藉由座標對每一G0鏈接網路202、204、206中的節點進行排序和預著色。舉例而言，可在EDA佈局工具中的虛擬X-Y座標平面中，呈現具有所有G0鏈接網路或感興趣的G0鏈接網路(例如，G0鏈接網路202、204、206)的DPT相容佈局設計200。因此，每一G0鏈接網路中的節點被呈現在該虛擬X-Y座標平面中。在一個實施例中，藉由EDA佈局工具，將每一G0鏈接網路中，最接近Y軸(即，最小X座標的節點)的節點，指定為第一顏色(顏色1)。如果發現G0鏈接網路中的兩個或更多個節點具有相同的X座標，則最接近X軸的節點(即，最小Y座標的節點)將被指定為該第一顏色。換句話說，每一G0鏈接網路中，最小X座標以及最小Y座標的節點將被分配為該第一顏色。
舉例來說，在第2A圖所示的實施例中，G0鏈接網 路202具有三個節點202a、202b、202c。節點202a具有座標(x1，y6)，而節點202b具有座標(x1，y4)。雖然節點202a及節點202b具有相同的X座標，但因為節點202b更接近X軸，節點202b將被指定為第一顏色。相似地，G0鏈接網路204具有三個節點204a、204b、204c，節點204a具有座標(x4，y9)，將被指定為第一顏色，因為它比節點204b(x6，y9)及節點204c(x5，y7)最接近Y軸。G0鏈接網路206具有四個節點206a、206b、206c、206d，節點206c具有座標(x6，y3)將被指定為第一顏色，因為它比節點206a(x9，y7)、節點206b(x8，y5)及節點206d(x8，y1)是最接近於Y軸的節點。
在每一G0鏈接網路中的第一節點已被指定為第一顏色後，EDA佈局工具執行分解演算法，以交替的方式將第一和第二顏色分配給每一G0鏈接網路中的其餘節點，使得每一G0鏈接網路中，任意兩個緊鄰的鏈接節點指定不同的顏色。舉例而言，在第2A圖所示的實施例中，G0鏈接網路202的節點202b已被指定為第一顏色，因此節點202a及202c將被指定為第二顏色(顏色2)，如第2B圖所示。相似地，G0鏈接網路204的節點204a已被指定為第一顏色，因此節點204c將被指定為第二顏色，而節點204b將被指定為第一顏色，如第2B圖所示。類似地，G0鏈接網路206的節點206c已被指定為第一顏色，因此節點206b及206d將被指定為第二顏色，且節點206a將被指定為第一顏色，如第2B圖所示。
一旦每一G0鏈接網路中的所有節點都已被著色，則執行光罩分配程序。例如，指定為顏色1的節點將被分配給 一第一光罩，而指定顏色2的節點將被分配給一第二光罩，反之亦然。
應被注意的是，雖然本文中討論的著色方法係基於“最小X座標先，接著最小Y座標”規則(即，具有最小X座標及最小Y座標的節點)，向每一G0鏈接網路中的節點指定顏色。然而，本揭露的概念同樣適用於“最小X座標先，接著最大Y座標”規則(即，具有最小X座標及最大Y座標的節點)、“最大X座標先，接著最小Y座標”規則(即，具有最大X座標及最小Y座標的節點)、或者“最大X座標先，接著最大Y座標”規則(即，具有最大X座標及最大Y座標的節點)。只要是一個統一的規則，適用於DPT相容佈局設計中的所有G0鏈接網路，其他規則也可使用。此外，雖然在本揭露中討論的是術語“顏色”，但可以預期，顏色可被任何適合的區別特徵所代替，例如形狀，數字，圖像(icon)，符號等等。
對於那些非DPT相容的佈局設計，例如，違反最小間隔要求(spacing requirement)的G0間隔的總數是奇數(即，奇數循環(odd-cycle loop))，該佈局設計需在應用該著色方法前被改變。在這種情況下，該佈局設計需要被改變，使得G0間隔形成偶數循環(even-cycle loop)，這表示電路圖案可被分成兩個光罩，且可著二色的。迴路係指在形成循環序列的多個節點(或多邊形)間的G0間隔。
第3圖係描繪根據本揭露之實施例的示例性著色方法300流程圖。第4A至4D圖係根據第3圖的流程圖，描繪處於不同階段的積體電路晶片1的DPT相容電路佈局400之一部 分。儘管在圖式中，繪示出了各種操作並且描述在此，但並不意味著對於這些步驟的順序或者中間步驟的存在或不存在進行限制。而被描述為依序的操作除非是明確指明，否則僅僅出於解釋的目的，至少部分(如果不是全部)不排除各個步驟實際上以並行或重疊的方式執行的可能性。
著色方法300從操作302開始，其接收一電路佈局，例如第4A圖所示的電路佈局400。初始的電路佈局400可藉由一放置及佈線工具產生。該電路佈局可以是計算機輔助設計格式(例如，GDSII)、晶片設計、或從一設計資料庫中取得。該電路佈局400具有代表多個電路圖案的複數節點402~413。在一些實施例中，節點402~413表示該IC的單一層中的電路圖案。該節點402~413可以是任何形式的多邊形。電路圖案可以是線路後端(BEOL)互連層的互連(線路層)圖案或主動元件(線路前端)層圖案。在一個實施例中，該電路佈局400可包括一IC的一個層上的所有電路圖案。在一個實施例中，該電路佈局可包括該IC的該層之一區域內電路圖案的一子集。
在操作304，根據設計規則，例如間隔規則，檢查電路佈局400，以識別所有具有G0間隔的G0鏈接網路(“目標網路”)。設計規則可以使用設計規則檢查器(DRC)軟體或任何適合的軟體來系統化地檢查，以顯示電路佈局400中所有G0鏈接網路或G0間隔。如前所述，，G0間隔是指節點以小於一既定的IC技術(例如，45nm、20nm、16nm等等)之最小間隔距離的距離來分隔。對於193nm微影製程而言，最小間隔距離可以是大約70nm至大約120nm，例如大約100nm。第4B圖顯 示四個G0鏈接網路414、416、418、420已被識別。
在操作306，使每一G0鏈接網路414、416、418、420，受如上述第2A及2B圖的基於座標的著色方法所支配。如前所討論的，該基於座標的著色方法係藉由EDA佈局工具或任何適合的自動化工具執行，以對每一G0鏈接網路414、416、418、420中的節點進行排序及預著色，使得每一G0鏈接網路中，最接近Y軸(即，具有最小X座標的節點)的節點指定為第一顏色(顏色1)。若G0鏈接網路中的二或更多節點具有相同的X座標，那麼最接近X軸兩個或更多個節點的節點(即，具有最小Y座標的節點)將被指定為該第一顏色。換句話說，每一G0鏈接網路中具有最小X座標及最小Y座標的節點將被分配為該第一顏色。第4C圖顯示每一G0鏈接網路414、416、418、420已使用基於座標的著色方法被排序及預著色。在第4C圖的實施例中，G0鏈接網路414的節點402、G0鏈接網路416的節點406、G0鏈接網路418的節點408以及G0鏈接網路420的節點412已被指定為第一顏色(顏色1)。
在操作308，在每一G0鏈接網路414、416、418、420中的節點已被預著色後，藉由EDA工具執行分解演算法，以交替的方式將顏色分配給每一G0鏈接網路414、416、418、420中的其餘節點，使每一G0鏈接網路414、416、418、420中任意兩個緊鄰的節點，彼此具有不同顏色。第4D圖顯示在該分解過程(decomposition process)後，G0鏈接網路414、416、418、420的顏色分配，其中G0鏈接網路414的節點403及405被指定為第二顏色(顏色2)、節點404被指定為第一種顏色、G0 鏈接網路416的節點407被指定為第二顏色、G0鏈接網路418的節點409和411被指定為第二顏色、節點410被指定為第一顏色；以及G0鏈接網路420的節點413被指定為第二顏色。
在操作310，一旦每一G0鏈接網路中的所有節點都已被著色，則執行一光罩分配程序。例如，每一G0鏈接網路414、416、418、420中，被指定為顏色1的節點(例如，節點402、404、406、408、410、412)將被分配給第一光罩，而被指定為顏色2的節點(例如，節點403、405、407、409、411、413)將被分配給第二光罩，反之亦然。接著，將光罩分配資料輸出至可讀取儲存媒體，以供微影製程使用。
在操作312，一旦光罩分配程序完成，則使用分配的光罩，執行一微影製程，以圖案化半導體基板。
第5A~5D圖係根據第3圖的流程圖，描繪在不同階段的積體電路晶片2的DPT相容電路佈局500之一部分。類似於第4A~4D圖，接收的電路佈局500具有多個用以代表多個電路圖案的節點502~507，如第5A圖所示。節點502~507具有實質上與第4A圖的節點402~413相同的配置。根據設計規則，例如間隔規則，系統地檢查電路佈局500，用以識別出所有具有G0間隔的G0鏈接網路。第5B圖顯示兩個G0鏈接網路514及516已被識別。接著，使每一G0鏈接網路514、516，受如上述第2A及2B圖的基於座標的著色方法所支配。第5C圖顯示每一G0鏈接網路514、516已使用基於座標的著色方法，被排序及預著色。在第5C圖的實施例中，G0鏈接網路514的節點502及G0鏈接網路516的節點506已被指定為第一顏色(顏色1)。
在每一G0鏈接網路514、516中的節點已被預著色後，執行分解演算法，以交替的方式將顏色分配給每一G0鏈接網路514、516中的其餘節點，使每一G0鏈接網路514、516中，任意兩個緊鄰的鏈接節點分配為彼此不同的顏色。第5D圖顯示在分解過程之後，G0鏈接網路514、516的顏色指定，其中G0鏈接網路514的節點503及505指定為第二顏色(顏色2)、節點504指定為第一顏色，而G0鏈接網路516的節點507指定為第二顏色。
一旦每一G0鏈接網路514、516中的所有節點皆已被著色，則執行光罩分配程序。例如，每一G0鏈接網路514、516中，指定為顏色1的節點(例如，節點502、504、506)，將被分配給第一光罩，而指定為顏色2的節點(例如，節點503、505、507)將被分配給第二光罩，反之亦然。
第4D及5D圖所示的著色結果證明，即使來自不同的電路佈局400、500並且被設計用於不同的積體電路晶片，相同或相似的G0鏈接網路也將具有相同的著色結果/序列。換句話說，在佈局設計中，無論客戶/晶片設計人員採用哪種資料庫，或者已經做出或將要做出多少設計變更，在一或多個DPT相容的佈局設計中，所有G0鏈接網路將具有一致的著色結果/組合。因此，無論G0鏈接網路中的節點係處於密集或隔離的環境中，都可避免半導體元件製造中的不確定性。
此外，既然DPT相容佈局設計中的每一G0鏈接網路的著色結果是可預測的，且從一個位置到另一個位置或從一個晶片到另一個晶片是一致的，因此這種著色唯一性可用來構 建著色指紋資料庫，用以即時為重複G0鏈接網路分配光罩。舉例而言，第4D圖所示的G0鏈接網路414、416、418、420的唯一佈置，可作為指紋區域儲存在非暫態機器可讀取儲存媒體中，以用於光罩分配過程。接著，可使用EDA工具、圖案匹配工具或任何適合的圖案識別工具，來搜尋/分析任何IC佈局設計中的形狀。若EDA工具或圖案匹配工具發現一G0鏈接網路，其具有與儲存在機器可讀取儲存媒體中的G0鏈接網路414、416、418、420相同或實質上相似的佈置，則與G0鏈接網路414、416、418、420相關聯的唯一著色組合(即，光罩分配)，將被自動地或手動地分配給新的G0鏈接網路。這麼一來，與指紋區域匹配的圖案，將被分配與指紋區域中的G0鏈接網路相同的著色結果。
第6圖係描繪根據本揭露的示例性著色方法，已被著色的複數G0鏈接網路的示例性電路佈局600的區域600A。電路佈局600的區域600A具有代表各種長度金屬線的第一組線(統一顯示為602)以及代表各種長度金屬線的第二組線(統一顯示為604)。第一組線602已被分配給第一光罩(以灰色表示)，第二組線604已被分配給第二光罩(以白色表示)。電路佈局600的區域600A也具有代表通孔的複數方塊(統一顯示為606)。該等金屬線可以設置在IC中，該等通孔之上及/或之下的不同層上。具有G0間隔的方塊606被鏈接並標識為G0鏈接網路，為了說明目的，其中僅顯示方塊608、610、612、614、616及618。
可以看出，使用上述關於第2A~5D圖的著色方法， 每一G0鏈接網路已經被著色(即，被分配給不同的光罩)。在一個實施例中，在區域600A中顯示的一或多個G0鏈接網路以及其唯一的著色組合，可被儲存在機器可讀取儲存媒體中並且被用作指紋，用以將唯一的著色組合識別/分配給出現在不同的電路佈局或相同電路佈局的不同區域中，相同/相似的G0鏈接網路。例如，EDA工具可找到具有與區域600A匹配的相同的G0鏈接網路的電路佈局700(第7A圖)的區域700A。因此，EDA工具可立即將與區域600A相關聯的著色組合，分配給出現在區域700A的G0鏈接網路，使得區域700A的G0鏈接網路具有與區域600A相同的著色組合。EDA工具可繼續將著色方法應用在電路佈局700的區域700B中，G0鏈接網路的其餘部分。第7B圖描繪G0鏈接網路在光罩分配之後已被著色。因此，在用於DPT相容佈局設計的重複G0鏈接網路中，著色指紋資料庫允許即時且一致的著色結果。
第8圖描繪可用來實施本揭露的各種實施例之系統800。系統800包括設計規則檢查器(DRC)802，其可從設計資料庫804中檢查計算機輔助設計格式的電路佈局。如第3圖的操作304所述，DRC 802根據設計規則，例如間隔規則，識別出具有G0間隔的所有G0鏈接網路。系統800還包括電子設計自動化(EDA)工具806及儲存媒體808，其被提供用來儲存EDA工具806使用的輸入資料。EDA工具806從DRC 802接收資料，例如顯示電路佈局中，所有G0鏈接網路或G0間隔的資料。
儲存媒體808可以是非暫態電腦可讀取儲存媒體，例如動態隨機存取記憶體(RAM)、SDRAM、唯讀記憶體 (ROM)、EEPROM、硬碟驅動器(HDD)、光碟驅動器(CD-ROM、DVD-ROM或BD-ROM)或快閃記憶體等。輸入資料可包括來自著色指紋資料庫810的資料，該著色指紋資料庫810儲存如第6、7A及7B圖所述的，與G0鏈接網路相關聯的一或多個唯一著色組合(即，光罩指派)。該輸入資料還可包括來自程式指令812的用於執行各種指令的設計資訊或設計規則的資料。例如，該程式指令可包括在非DPT相容佈局設計中，將發現的奇數循環迴路(例如，違反最小間隔要求的G0間隔總數是奇數)改變為偶數循環迴路的指令。
EDA工具806可以是特殊用途電腦，用以在如第2A、2B及3圖所討論的藉由DRC 802所識別的G0鏈接網路中，執行一基於座標的著色方法及分解過程。系統800還包括光罩分配工具814，用以將光罩分配給已著色的G0鏈接網路。如第3圖的操作310所述，光罩分配工具814輸出光罩分配資料816至非暫態機器可讀取儲存媒體818，以供微影製程使用。
本揭露之實施例提供一種新穎的著色方法，其透過座標在DPT相容的佈局設計中，對G0鏈接網路的節點進行排序和預著色。透過“最小X座標先，接著最小Y座標”規則的基礎上，為每一G0鏈接網路的節點指定顏色。EDA佈局工具或任何適合的自動化工具可保證為DPT相容佈局設計中，任意G0鏈接網路產生一致的著色組合，即使它們位於佈局設計的不同區域，或被其他不相似的G0鏈接網路所隔開。特別的是，無論客戶/晶片設計人員採用哪種資料庫，或者已經做出或將要做出多少設計變更，在DPT相容的佈局設計中，所有G0鏈接網路 將具有唯一且一致的著色結果。無論IC的哪個區域或哪一(些)層被分析，唯一的著色組合將保持一致。更進一步地，具有唯一著色組合的G0鏈接網路可被用來構建著色指紋資料庫，用於重複的G0鏈接網路即時分配光罩。本發明實施例的著色方法及著色指紋資料庫，可最小化在分解過程中，著色結果的不一致而可能發生的任何製程問題。因此，避免了製造半導體元件的任何不確定性。
本發明根據一些實施例提供一種電路佈局著色方法，包括識別一電路佈局中的多個目標網路，每一目標網路具有代表多個電路圖案的至少二個鏈接節點，並且每一目標網路係呈現在一虛擬X-Y座標平面中；將一第一特徵分配給每一目標網路中的一第一節點；使用一基於座標的方法確定第一節點，以及以交替的方式將第一特徵及一第二特徵分配給每一目標網路中的其餘節點，使每一目標網路中任意兩個緊鄰的鏈接節點具有不同特徵。
在一些實施例中，電路佈局中的電路圖案可分到兩個光罩中，且每一目標網路中任意兩個緊鄰的鏈接節點之間的距離小於一最小間隔距離。
在一些實施例中，最小間隔距離約為70nm至約120nm。
在一些實施例中，第一節點具有最小X座標及最小Y座標。
在一些實施例中，第一節點具有最小X座標及最大Y座標。
在一些實施例中，第一節點具有最大X座標及最小Y座標。
在一些實施例中，第一節點具有最大X座標及最大Y座標。
在一些實施例中，電路佈局著色方法更包括：將一第一光罩分配給被分配該第一區別特徵的節點；將一第二光罩分配給被分配該第二區別特徵的節點；以及使用第一光罩及第二光罩，執行一微影製程，以圖案化一基板。
在一些實施例中，第一特徵及第二特徵係顏色、形狀、數字、圖像、符號等。
本發明亦根據一些其他實施例提供一種電路佈局著色方法，包括接收一多重圖案化技術(MPT)相容的電路佈局，此電路佈局具有複數節點，且每一節點代表一電路圖案；識別以小於一最小間隔距離的距離所分開的節點作為目標網路，這些目標網路係呈現在一虛擬X-Y座標平面中；使用一基於座標的方法，識別每一目標網路中的一第一節點，將一第一顏色分配給每一目標網路的第一節點；以及以交替的方式將第一顏色及一第二顏色分配給這些目標網路中的其餘節點，使每一目標網路中任意兩個緊鄰的節點具有不同顏色。
在一些實施例中，電路佈局著色方法更包括：將一第一光罩分配給被分配第一顏色的節點；將一第二光罩分配給被分配第二顏色的節點；以及使用第一光罩及第二光罩，執行一微影製程，以圖案化一基板。
在一些實施例中，電路佈局著色方法更包括：將 具有一唯一著色組合的一或多個目標網路，儲存在一儲存媒體中；在不同的電路佈局或相同電路佈局的不同區域中，識別具有與該儲存的目標網路相同或相似的節點佈置之網路；以及將唯一著色組合分配給已識別的網路。
本發明亦根據一些實施例提供一種電路佈局著色系統，包括一設計規則檢查器，其被配置為檢查一電路佈局並識別在電路佈局中，具有一G0間隔的G0鏈接網路，每一G0鏈接網路具有至少二個代表多個電路圖案的鏈接節點；以及一電腦，其被配置為從設計規則檢查器接收資料，用以使用一基於座標的著色方法，識別每一G0鏈接網路的一第一節點，每一G0鏈接網路係呈現在電腦的一虛擬XY座標平面中，將一第一顏色分配給每一G0鏈接網路中已識別的第一節點，以及以交替的方式將第一顏色及一第二顏色分配給每一G0鏈接網路中的其餘節點，使每一G0鏈接網路中任意兩個緊鄰的鏈接節點具有不同顏色。
在一些實施例中，電路佈局著色系統更包括：一光罩分配工具，被配置為將第一光罩及第二光罩分別分配給被分配第一顏色及第二顏色的節點；以及一非暫態電腦可讀取儲存媒體，被配置為儲存由電腦使用的輸入資料，輸入資料包括一或多個G0鏈接網路，其具有對一或多個G0鏈接網路唯一的一著色組合。
在一些實施例中，基於座標的著色方法用以識別具有最小X座標及最小Y座標、最小X座標及最大Y座標、最大X座標及最小Y座標、或最大X座標及最大Y座標的第一節點。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。
300:著色方法
302、304、306、308、310、312:操作

Claims (10)

  1. 一種電路佈局著色方法，包括：識別一電路佈局中的多個目標網路，每一該目標網路具有表示複數電路圖案的至少二個鏈接節點，並且每一該目標網路係呈現在一虛擬X-Y座標平面中；使用一基於座標的方法決定在每一該目標網路的一開始節點；將一第一特徵分配給該開始節點以作為每一該目標網路中的一第一節點；以及將該第一特徵及一第二特徵分配給每一該目標網路中的其餘節點，使每一該目標網路中任意兩個緊鄰的鏈接節點具有不同特徵。
  2. 如申請專利範圍第1項之電路佈局著色方法，其中該電路佈局中的該等電路圖案可分到兩個光罩中，且每一該目標網路中任意兩個緊鄰的該等鏈接節點之間的距離小於一最小間隔距離。
  3. 一種電路佈局著色方法，包括：接收一多重圖案化技術相容的一電路佈局，而該電路佈局具有複數節點，且每一該節點代表一電路圖案；識別以小於一最小間隔距離的距離所分開的節點作為複數目標網路，且該等目標網路呈現在一虛擬X-Y座標平面中；使用一基於座標的方法將該等節點分類；使用分類的該等節點去識別在每一該目標網路中的一第一節點； 將一第一顏色分配給每一該目標網路的該第一節點；以及將該第一顏色及一第二顏色分配給該目標網路中的其餘該等節點，使每一該目標網路中任意兩個緊鄰的該等節點具有不同顏色。
  4. 如申請專利範圍第3項之電路佈局著色方法，更包括：將具有一唯一著色組合的一或多個目標網路，儲存在一儲存媒體中；在不同的電路佈局或相同電路佈局的不同區域中，識別具有與儲存的該目標網路相同或相似的節點佈置之網路；以及將唯一著色組合分配給已識別的網路。
  5. 一種電路佈局著色系統，包括：一設計規則檢查器，配置為檢查一電路佈局並識別在該電路佈局中，具有一G0間隔的複數G0鏈接網路，其中每一該G0鏈接網路具有代表多個電路圖案的至少二個鏈接節點；以及一電腦，配置為從該設計規則檢查器接收資料，用以：使用一基於座標的著色方法，識別在每一該G0鏈接網路的一開始節點以作為一第一節點，其中每一該G0鏈接網路是呈現在該電腦的一虛擬XY座標平面中；將一第一顏色分配給每一該G0鏈接網路中已識別的該第一節點，以及將該第一顏色及一第二顏色分配給每一該G0鏈接網路中的其餘節點，使每一該G0鏈接網路中任意兩個緊鄰的該等鏈接節點具有不同顏色， 其中在該G0鏈接網路中，該第一節點的相對位置至給定的該G0鏈接網路中其餘該等節點是相同的。
  6. 如申請專利範圍第5項之的電路佈局著色系統，更包括：一光罩分配工具，配置為將該第一光罩及該第二光罩分別分配給被分配該第一顏色及該第二顏色的該等節點；以及一非暫態電腦可讀取儲存媒體，配置為儲存由該電腦所使用的輸入資料，而該輸入資料包括一或多個G0鏈接網路，其具有對一或多個該G0鏈接網路唯一的一著色組合。
  7. 一種製造半導體裝置的方法，包括：識別一電路佈局中的一目標網路，其中該目標網路具有表示電路圖案的至少兩個鏈接節點，並且該目標網路呈現一個虛擬X-Y坐標平面中；使用一基於座標的方法決定在該目標網路的一開始節點；(i)將一第一特徵分配給該目標網路中的一第一節點；(ii)將分配有該第一特徵的該第一節點分配給一第一光罩；(iii)將一第二特徵分配給該目標網路中的一第二節點；(iv)將分配有該第二特徵的該第二節點分配給一第二光罩；對該目標網路中的其餘節點重複步驟(ii)-(v)，直到該目標網路中任何兩個緊鄰的該等鏈接節點具有不同的特徵；基於該目標網路中的該等節點，製造該第一光罩和該第二光罩；以及 使用該第一光罩和該第二光罩製造一半導體裝置。
  8. 如申請專利範圍第7項之的製造半導體裝置的方法，其中該第一特徵及該第二特徵是從選自包含有顏色、形狀、數字、圖像與符號之群組。
  9. 一種微影方法，包括：接收一多重圖案化技術相容的一電路佈局，而該電路佈局具有複數節點，且每一該節點代表一電路圖案；識別以小於一最小間隔距離的距離所分開的該等節點作為複數目標網路，且該等目標網路呈現在一虛擬X-Y座標平面中；使用一基於座標的方法去識別在每一該目標網路中的一第一節點；將一第一顏色分配給每一該目標網路的該第一節點；以交替的方式將該第一顏色及一第二顏色分配給該目標網路中的其餘該等節點，使每一該目標網路中任意兩個緊鄰的該等節點具有不同顏色；將分配有該第一顏色的該等節點分配給一第一光罩，並製造該第一光罩；將分配有該第二顏色的該等節點分配給一第二光罩，並製造該第二光罩；以及執行一微影製程，以使用該第一光罩和該第二光罩對一基底進行圖案化。
  10. 一種微影製程系統，包括： 一非暫態電腦可讀取記憶體，配置為儲存一程式以及一設計規則檢查器；以及一處理器，可操作地耦接於該非暫態電腦可讀取記憶體，其中當該程式由該處理器執行時，使該處理器從該設計規則檢查器接收資料，用以：使用一基於座標的著色方法，識別在一G0鏈接網路的一第一節點，其中該G0鏈接網路是呈現在該處理器的一虛擬XY座標平面中；將一第一特徵分配給該G0鏈接網路中已識別的該第一節點；以及以交替的方式將該第一特徵及一第二特徵分配給該G0鏈接網路中的其餘節點，使得該G0鏈接網路中任意兩個緊鄰的鏈接節點具有不同顏色。
TW106140715A 2017-09-28 2017-11-23 電路佈局著色方法及系統、製造半導體裝置的方法、微影方法以及微影製程系統 TWI748005B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/718,522 US10509881B2 (en) 2017-09-28 2017-09-28 Method for coloring circuit layout and system for performing the same
US15/718,522 2017-09-28

Publications (2)

Publication Number Publication Date
TW201915793A TW201915793A (zh) 2019-04-16
TWI748005B true TWI748005B (zh) 2021-12-01

Family

ID=65807526

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106140715A TWI748005B (zh) 2017-09-28 2017-11-23 電路佈局著色方法及系統、製造半導體裝置的方法、微影方法以及微影製程系統

Country Status (3)

Country Link
US (5) US10509881B2 (zh)
CN (1) CN109582991A (zh)
TW (1) TWI748005B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10509881B2 (en) * 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for coloring circuit layout and system for performing the same
CN114169279A (zh) * 2020-11-03 2022-03-11 台湾积体电路制造股份有限公司 集成电路设计方法、系统和计算机程序产品

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9158885B1 (en) * 2014-05-15 2015-10-13 GlobalFoundries, Inc. Reducing color conflicts in triple patterning lithography

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7657372B2 (en) * 2002-03-29 2010-02-02 Panasonic Corporation Map matching method, map matching device, database for shape matching, and shape matching device
US6968532B2 (en) * 2003-10-08 2005-11-22 Intel Corporation Multiple exposure technique to pattern tight contact geometries
JP2005251057A (ja) * 2004-03-08 2005-09-15 Matsushita Electric Ind Co Ltd レイアウト検証装置および検証方法
US7275014B1 (en) * 2005-02-10 2007-09-25 At&T Corporation Distributed graph layout for sensor node networks
CN101799836B (zh) * 2009-02-11 2014-09-17 益华公司 电路模拟和分析中的自适应网格分解
TWI397828B (zh) * 2009-07-06 2013-06-01 Univ Nat Taiwan 應用於雙圖案微影技術的佈局分解方法
US8782586B2 (en) * 2009-07-16 2014-07-15 Cadence Design Systems, Inc. Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning
US8239806B2 (en) * 2009-11-17 2012-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Routing system and method for double patterning technology
US8631379B2 (en) * 2010-02-09 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Decomposing integrated circuit layout
US8365102B2 (en) 2010-05-27 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for checking and fixing double-patterning layout
US8375348B1 (en) * 2010-12-29 2013-02-12 Cadence Design Systems, Inc. Method, system, and program product to implement colored tiles for detail routing for double pattern lithography
US8671368B1 (en) * 2010-12-29 2014-03-11 Cadence Design Systems, Inc. Method, system, and program product to implement detail routing for double pattern lithography
US8560998B1 (en) * 2010-12-29 2013-10-15 Cadence Design Systems, Inc. Method, system, and program product to implement C-routing for double pattern lithography
US8799844B2 (en) * 2011-01-28 2014-08-05 International Business Machines Corporation Layout decomposition method and apparatus for multiple patterning lithography
US8473874B1 (en) * 2011-08-22 2013-06-25 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8473873B2 (en) * 2011-09-02 2013-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8707223B2 (en) * 2011-09-19 2014-04-22 Texas Instruments Incorporated Method for ensuring DPT compliance with autorouted metal layers
US8468470B2 (en) 2011-09-21 2013-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method
US8495548B2 (en) * 2011-09-29 2013-07-23 International Business Machines Corporation Multi-patterning lithography aware cell placement in integrated circuit design
US8601408B2 (en) 2011-10-10 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for replacing a pattern in a layout
US9152039B2 (en) * 2011-10-18 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple patterning technology method and system for achieving minimal pattern mismatch
CN102819626A (zh) * 2011-11-23 2012-12-12 北京工业大学 3d集成电路自动布局中tsv的中间区域定位方法
US8726200B2 (en) 2011-11-23 2014-05-13 Taiwan Semiconductor Manufacturing Co., Ltd. Recognition of template patterns with mask information
US20130205266A1 (en) * 2012-02-03 2013-08-08 Taiwan Semiconductor Manufacturing Co.,Ltd. Coloring/grouping patterns for multi-patterning
US8601411B2 (en) * 2012-03-29 2013-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-colored methodology of multiple patterning
US8782570B1 (en) * 2012-05-07 2014-07-15 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical electronic circuit design with multiple-patterning techniques
US9268897B2 (en) * 2012-05-07 2016-02-23 GlobalFoundries, Inc. Method for increasing the robustness of a double patterning router used to manufacture integrated circuit devices
US8745556B2 (en) * 2012-06-28 2014-06-03 Taiwan Semiconductor Manufacturing Co., Ltd. Layout method and system for multi-patterning integrated circuits
US8719737B1 (en) * 2012-06-29 2014-05-06 Cadence Design Systems, Inc. Method and apparatus for identifying double patterning loop violations
US8935639B1 (en) * 2012-08-29 2015-01-13 Atoptech, Inc. Natively color-aware double patterning technology (DPT) compliant routing
US9165104B1 (en) * 2012-12-21 2015-10-20 Cadence Design Systems, Inc. Method and apparatus for identifying double patterning color-seeding violations
US8949747B1 (en) * 2012-12-21 2015-02-03 Cadence Design Systems, Inc. Double patterning coloring with color balancing
US8661371B1 (en) * 2012-12-21 2014-02-25 Cadence Design Systems, Inc. Method and apparatus for fixing double patterning color-seeding violations
JP6598421B2 (ja) * 2013-02-22 2019-10-30 キヤノン株式会社 マスクパターンの決定方法、プログラム、情報処理装置
US9141752B2 (en) * 2013-03-14 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. EDA tool and method for conflict detection during multi-patterning lithography
KR102224518B1 (ko) * 2013-06-24 2021-03-08 삼성전자주식회사 더블 패터닝 레이아웃 설계 방법
US8959460B1 (en) * 2013-07-31 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layout decomposition method
US9384319B2 (en) * 2013-08-15 2016-07-05 Synopsys, Inc. Detecting and displaying multi-patterning fix guidance
EP2854050A1 (en) * 2013-09-27 2015-04-01 Synopsys, Inc. Method for legalizing a multi-patterning integrated circuit layout and system thereof
US9223924B2 (en) 2013-10-02 2015-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for multi-patterning layout decomposition
US10013520B2 (en) * 2013-10-03 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of determining if layout design is N-colorable
US9335624B2 (en) * 2013-10-30 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning system and method using pre-coloring or locked patterns
US9026971B1 (en) * 2014-01-07 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning conflict free integrated circuit design
US20150302129A1 (en) * 2014-04-17 2015-10-22 Qualcomm Incorporated Mask assignment technique for m1 metal layer in triple-patterning lithography
US9465907B2 (en) * 2014-07-25 2016-10-11 Globalfoundries Inc. Multi-polygon constraint decomposition techniques for use in double patterning applications
US9658538B2 (en) * 2014-12-19 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. System and technique for rasterizing circuit layout data
KR102257031B1 (ko) * 2015-03-13 2021-05-27 삼성전자주식회사 반도체 집적 회로 설계 방법
US9652581B2 (en) * 2015-03-30 2017-05-16 Mentor Graphics Corporation Directed self-assembly-aware layout decomposition for multiple patterning
US10670973B2 (en) * 2015-05-20 2020-06-02 Asml Netherlands B.V. Coloring aware optimization
US10175571B2 (en) * 2015-06-19 2019-01-08 Qualcomm Incorporated Hybrid coloring methodology for multi-pattern technology
CN105488269A (zh) * 2015-11-29 2016-04-13 国家电网公司 一种基于cim模型的输配电网自动成图系统
US10078718B2 (en) * 2015-12-30 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning method for semiconductor devices
US9971863B2 (en) * 2016-03-01 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Rule checking for multiple patterning technology
US10162929B2 (en) * 2016-05-03 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for using multiple libraries with different cell pre-coloring
US10489547B2 (en) * 2016-09-08 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple patterning method, system for implementing the method and layout formed
US10274829B2 (en) * 2016-12-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning decomposition and manufacturing methods for IC
US10394116B2 (en) * 2017-09-06 2019-08-27 International Business Machines Corporation Semiconductor fabrication design rule loophole checking for design for manufacturability optimization
US10509881B2 (en) * 2017-09-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for coloring circuit layout and system for performing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9158885B1 (en) * 2014-05-15 2015-10-13 GlobalFoundries, Inc. Reducing color conflicts in triple patterning lithography

Also Published As

Publication number Publication date
US20200050725A1 (en) 2020-02-13
US11790145B2 (en) 2023-10-17
US20220335192A1 (en) 2022-10-20
US20210019464A1 (en) 2021-01-21
CN109582991A (zh) 2019-04-05
US10509881B2 (en) 2019-12-17
US10796055B2 (en) 2020-10-06
TW201915793A (zh) 2019-04-16
US11392742B2 (en) 2022-07-19
US20230367942A1 (en) 2023-11-16
US20190095569A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
US8468470B2 (en) Multi-patterning method
US8601409B1 (en) Compression method and system for use with multi-patterning
US20230367942A1 (en) Method for coloring circuit layout and system for performing the same
US8549458B2 (en) Method, system, and program product for routing an integrated circuit to be manufactured by sidewall-image transfer
CN107025320B (zh) 考虑复杂着色规则的多重图案化布局分解
US9141752B2 (en) EDA tool and method for conflict detection during multi-patterning lithography
US11171089B2 (en) Line space, routing and patterning methodology
US9390223B2 (en) Method of determining whether a layout is colorable
US20080189672A1 (en) Method and System For a Pattern Layout Split
US8601408B2 (en) Method and system for replacing a pattern in a layout
TW201810096A (zh) 積體電路元件之多重圖案化方法
KR102338365B1 (ko) 레이아웃 분리 방법 및 레이아웃 분리 시스템
CN110931481A (zh) 集成电路元件设计的制备方法
CN107017246A (zh) 确定电路的电迁移em合规性的方法
US10770304B2 (en) Hybrid double patterning method for semiconductor manufacture
CN115630212B (zh) 一种全体冲突路径图形搜索方法、装置及存储介质
TWI690049B (zh) 孔柱結構及其製造的方法
CN115983190A (zh) 一种满足多重掩膜约束的集成电路版图布线方法、装置及存储介质
US20180217505A1 (en) Method for inspecting mask pattern, method for manufacturing mask, and method for manufacturing semiconductor device
US8959460B1 (en) Layout decomposition method
US9104831B2 (en) Semiconductor overlay production system and method
TW201918793A (zh) 製造用於半導體製程之光罩的方法
CN115600547B (zh) 一种最短冲突路径搜索方法、装置及存储介质